KR20010063516A - 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 230000009977 dual effect Effects 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 31
- 239000011229 interlayer Substances 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 20
- 229910052751 metal Inorganic materials 0.000 abstract description 11
- 239000002184 metal Substances 0.000 abstract description 11
- 238000001312 dry etching Methods 0.000 abstract description 2
- 239000011248 coating agent Substances 0.000 abstract 2
- 238000000576 coating method Methods 0.000 abstract 2
- 239000000463 material Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속배선 형성 공정에 적용되는 듀얼 대머신(dual damscene) 공정에 관한 것이며, 더 자세히는 비아 퍼스트 듀얼 대머신(via first dual damscene) 공정에 관한 것이다. 본 발명은 비아 퍼스트 듀얼 대머신 공정을 진행함에 있어서, 버티컬한 비아홀 및 라인용 트렌치 프로파일을 확보할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자 제조방법은, 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자 제조방법에 있어서, 소정의 전도층이 형성된 하부층 상에 제1 층간절연막, 제1 하드 마스크층, 제2 층간절연막 및 제2 하드 마스크층을 차례로 적층하는 제1 단계; 상기 제2 하드 마스크층 상에 비아홀 영역이 정의된 제1 포토레지스트 패턴을 형성하는 제2 단계; 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 하드 마스크층 및 상기 제2 층간절연막을 선택 식각하는 제3 단계; 상기 제3 단계 수행 후, 상기 제2 층간절연막 상에 라인용 트렌치 영역이 정의된 제2 포토레지스트 패턴을 형성하는 제4 단계; 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 상기 제1 및 제2 하드 마스크층을 선택 식각하는 제5 단계; 및 상기 제5 단계 수행 후, 노출된 제1 및 제2 층간절연막을 선택 식각하여 라인용 트렌치 및 상기 비아홀을 형성하는 제6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중금속배선 형성 공정에 적용되는 듀얼 대머신(dual damscene) 공정에 관한 것이며, 더 자세히는 비아 퍼스트 듀얼 대머신(via first dual damscene) 공정에 관한 것이다.
반도체 소자의 고집적화에 따라 디자인 룰(design rule)의 축소가 가속되고 있으며, 이에 따라 금속배선의 피치(pitch)가 줄어들고 있어 통상적인 금속배선 공정을 적용할 경우에는 고단차비를 가지는 금속배선의 형성시 금속배선의 CD(critical dimension) 균일도(uniformity), 라인 식각 프로파일(line etch profile) 및 포토레지스트의 식각 선택비 등에서 만족할만한 결과를 얻기 힘들게 되었다. 이를 개선하기 위해서는 하드 마스크(hard mask) 등을 사용하여야 하며, 이에 따른 제조비용의 증가와 소자 개발 일정의 지연이라는 문제점이 도출된다.
한편, 대머신 공정은 특히, 듀얼 대머신 공정은 상기의 문제점을 해결할 수 있는 기술로 차세대 초고집적 소자에의 적용이 유망하다. 한편, 듀얼 대머신 공정에서는 통상적으로 금속배선간의 용량을 감소시키기 위하여 저유전율(low-k) 산화막을 층간절연막으로 적용하는데, 저유전율 산화막으로는 폴리머계 산화막이 대표적이다.
듀얼 대머신 식각 방법으로는 비아홀을 먼저 디파인하고 이후 라인용 트렌치 영역을 디파인하는 비아 퍼스트 식각법과 라인용 트렌치 영역을 먼저 디파인한 상태에서 비아홀을 디파인하는 트렌치 퍼스트 식각법 등이 있는데, 통상 비아 퍼스트 식각법을 가장 많이 사용하고 있다.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 비아 퍼스트 듀얼 대머신식각 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따른 듀얼 대머신 식각 공정은, 우선 도 1a에 도시된 바와 같이 하부 금속배선(11) 형성 공정을 마친 소정의 하부층(10) 상에 제1 저유전율 산화막(12), 제1 하드 마스크 질화막(Si3N4)(13), 제2 저유전율 산화막(14) 및 제2 하드 마스크 질화막(15)을 차례로 적층시킨 다음, 포토레지스트를 전체 구조 상부에 도포하고 비아홀 마스크를 사용한 마스크 공정을 통해 제1 포토레지스트 패턴(16)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 제1 포토레지스트 패턴(16)을 식각 마스크로 사용하여 제2 하드 마스크 질화막(15), 제2 저유전율 산화막(14), 제1 하드 마스크 질화막(13) 및 제1 저유전율 산화막(12)을 차례로 건식 식각하고, 잔류하는 제1 포토레지스트 패턴(16)을 제거한다. 이때, 비아홀의 깊이가 깊고 서로 다른 물질이 적층된 구조를 식각하기 때문에 제1 및 제2 저유전율 산화막(12, 14)의 프로파일이 악화된다.
계속하여, 도 1c에 도시된 바와 같이 다시 포토레지스트를 도포하고 라인용 트렌치 마스크를 사용한 마스크 공정을 통해 제2 포토레지스트 패턴(17)을 형성한다. 이때, 깊은 비아홀 영역에도 제2 포토레지스트 패턴(17)이 잔류되어 하부 금속배선(11)을 보호하게 된다.
이어서, 도 1d에 도시된 바와 같이 제2 포토레지스트 패턴(17)을 식각 마스크로 사용하여 제2 하드 마스크 질화막(15) 및 제2 저유전율 산화막(14)을 선택 식각하여 라인용 트렌치 영역을 디파인하고, 잔류하는 제2 포토레지스트 패턴(17)을제거한다. 이때, 제1 하드 마스크 질화막(13)의 손실이 유발되며, 제1 층간절연막(12)의 언더컷(under-cut)이나 보우잉(bowing)이 유발된다. 도면 부호 'A'는 상기의 문제점이 유발된 부분을 나타낸 것이다.
이러한 프로파일을 가지는 비아홀 및 라인용 트렌치 영역에서는 후속 금속 매립시 우수한 스텝 커버리지를 확보하기 힘들다.
본 발명은 비아 퍼스트 듀얼 대머신 공정을 진행함에 있어서, 버티컬한 비아홀 및 라인용 트렌치 프로파일을 확보할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 비아 퍼스트 듀얼 대머신 식각 공정도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 비아 퍼스트 듀얼 대머신 식각 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 하부층 21 : 하부 금속배선
22 : 제1 저유전율 산화막 23 : 제1 하드 마스크 질화막
24 : 제2 저유전율 산화막 25 : 제2 하드 마스크 질화막
26 : 제1 포토레지스트 패턴 27 : 제2 포토레지스트 패턴
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자 제조방법에 있어서, 소정의 전도층이 형성된 하부층 상에 제1 층간절연막, 제1 하드 마스크층, 제2 층간절연막 및 제2 하드 마스크층을 차례로 적층하는 제1 단계; 상기 제2 하드 마스크층 상에 비아홀 영역이 정의된 제1 포토레지스트 패턴을 형성하는 제2 단계; 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 하드 마스크층 및 상기 제2 층간절연막을 선택 식각하는 제3 단계; 상기 제3 단계 수행 후, 상기 제2 층간절연막 상에 라인용 트렌치 영역이 정의된 제2 포토레지스트 패턴을 형성하는제4 단계; 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 상기 제1 및 제2 하드 마스크층을 선택 식각하는 제5 단계; 및 상기 제5 단계 수행 후, 노출된 제1 및 제2 층간절연막을 선택 식각하여 라인용 트렌치 및 상기 비아홀을 형성하는 제6 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 비아 퍼스트 듀얼 대머신 식각 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 비아 퍼스트 듀얼 대머신 식각 공정은, 우선 도 2a에 도시된 바와 같이 하부 금속배선(21) 형성 공정을 마친 소정의 하부층(20) 상에 2000∼20000Å 두께의 제1 저유전율 산화막(22), 300∼10000Å 두께의 제1 하드 마스크 질화막(Si3N4)(23), 2000∼20000Å 두께의 제2 저유전율 산화막(24) 및 300∼10000Å 두께의 제2 하드 마스크 질화막(25)을 차례로 적층시킨 다음, 포토레지스트를 전체 구조 상부에 도포하고 비아홀 마스크를 사용한 마스크 공정을 통해 제1 포토레지스트 패턴(26)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이 제1 포토레지스트 패턴(26)을 식각 마스크로 사용하여 제2 하드 마스크 질화막(25) 및 제2 저유전율 산화막(24)을 차례로 건식 식각하고, 잔류하는 제1 포토레지스트 패턴(26)을 제거한다.
계속하여, 도 2c에 도시된 바와 같이 다시 포토레지스트를 도포하고 라인용 트렌치 마스크를 사용한 마스크 공정을 통해 제2 포토레지스트 패턴(27)을 형성한다. 이때, 제2 포토레지스트 패턴(27)은 제2 하드 마스크 질화막(25) 상에만 형성되도록 한다.
이어서, 도 2d에 도시된 바와 같이 제2 포토레지스트 패턴(27)을 식각 마스크로 사용하여 노출된 제1 및 제2 하드 마스크 질화막(25) 및 제2 저유전율 산화막(24)을 선택 식각한다.
다음으로, 도 2e에 도시된 바와 같이 제2 포토레지스트 패턴(27) 또는 제1 및 제2 하드 마스크 질화막(23, 25)을 식각 마스크로 사용하여 노출된 제1 및 제2 저유전율 산화막(22, 24)을 건식 식각하여 라인용 트렌치 영역과 비아홀을 한꺼번에 디파인하고, 잔류하는 제2 포토레지스트 패턴(27)을 제거한다.
참고적으로, 식각 타겟을 제외한 건식 식각 레시피(recipe)는 기존과 동일하게 적용한다.
상기와 같은 공정을 진행하는 경우, 비아홀 식각을 1차 및 2차로 나누어 진행함으로써 비아홀 깊이에 대한 부담을 줄일 수 있으며, 이로 인하여 제1 하드 마스크 질화막(23)의 손실과, 언더컷이나 보우잉과 같은 프로파일의 열화 없이 버티컬한 라인용 트렌치 영역 및 비아홀 프로파일을 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 층간절연막으로 저유전율 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 통상의 실리콘산화막계 절연막을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 하드 마스크 물질로 질화막(Si3N4)을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 대신하여 실리콘산화막(SiO2), 실리콘산화질화막(SiON) 등과 같이 층간절연막으로 사용된 물질과 식각 선택비를 가지는 절연막을 적용할 수 있다.
전술한 본 발명은 언더컷이나 보우잉과 같은 프로파일의 열화 없이 버티컬한 라인용 트렌치 영역 및 비아홀 프로파일을 확보할 수 있으며, 이로 인하여 후속 금속 매립시 양호한 스텝 커버리지를 확보할 수 있는 효과가 있다.
Claims (3)
- 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자 제조방법에 있어서,소정의 전도층이 형성된 하부층 상에 제1 층간절연막, 제1 하드 마스크층, 제2 층간절연막 및 제2 하드 마스크층을 차례로 적층하는 제1 단계;상기 제2 하드 마스크층 상에 비아홀 영역이 정의된 제1 포토레지스트 패턴을 형성하는 제2 단계;상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 하드 마스크층 및 상기 제2 층간절연막을 선택 식각하는 제3 단계;상기 제3 단계 수행 후, 상기 제2 층간절연막 상에 라인용 트렌치 영역이 정의된 제2 포토레지스트 패턴을 형성하는 제4 단계;상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 상기 제1 및 제2 하드 마스크층을 선택 식각하는 제5 단계; 및상기 제5 단계 수행 후, 노출된 제1 및 제2 층간절연막을 선택 식각하여 라인용 트렌치 및 상기 비아홀을 형성하는 제6 단계를 포함하여 이루어진 반도체 소자 제조방법.
- 제1항에 있어서,상기 제1 및 제2 층간절연막은,실리콘산화막계 절연막 또는 폴리머계 저유전율 산화막인 것을 특징으로 하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 제1 및 제2 하드 마스크층은,실리콘질화막, 실리콘산화막, 실리콘산화질화막 중 어느 하나인 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0060629A KR100373358B1 (ko) | 1999-12-22 | 1999-12-22 | 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0060629A KR100373358B1 (ko) | 1999-12-22 | 1999-12-22 | 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010063516A true KR20010063516A (ko) | 2001-07-09 |
| KR100373358B1 KR100373358B1 (ko) | 2003-02-25 |
Family
ID=19628350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0060629A KR100373358B1 (ko) | 1999-12-22 | 1999-12-22 | 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100373358B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818046B1 (ko) * | 2007-05-02 | 2008-03-31 | 동부일렉트로닉스 주식회사 | 금속 배선 형성 방법 |
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| US9613862B2 (en) | 2015-09-02 | 2017-04-04 | International Business Machines Corporation | Chamferless via structures |
| CN113517182A (zh) * | 2021-06-29 | 2021-10-19 | 上海华力集成电路制造有限公司 | 硬掩膜层的图形结构的形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
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1999
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| US10032668B2 (en) | 2015-09-02 | 2018-07-24 | International Business Machines Corporation | Chamferless via structures |
| US10388565B2 (en) | 2015-09-02 | 2019-08-20 | International Business Machines Corporation | Chamferless via structures |
| US10903118B2 (en) | 2015-09-02 | 2021-01-26 | International Business Machines Corporation | Chamferless via structures |
| US10937694B2 (en) | 2015-09-02 | 2021-03-02 | International Business Machines Corporation | Chamferless via structures |
| US10957588B2 (en) | 2015-09-02 | 2021-03-23 | International Business Machines Corporation | Chamferless via structures |
| CN113517182A (zh) * | 2021-06-29 | 2021-10-19 | 上海华力集成电路制造有限公司 | 硬掩膜层的图形结构的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100373358B1 (ko) | 2003-02-25 |
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