CN104112702A - 在半导体制造中降低超低k介电层损伤的方法 - Google Patents

Abstract

本发明提供一种在半导体制造中降低超低k介电层损伤的方法，该方法通过在超低k介电层中预制低k介电层，然后在所述低k介电层上进行刻蚀形成用于互连的沟槽和通孔。由于所述通孔和沟槽的形成是对所述第一介电层刻蚀形成的，而该第一介电层的材质为致密低k介电材料，对致密低k介电材料的刻蚀以及CMP等工艺对其介电常数的影响较小，从而等效地降低了对多孔超低k介电层的损害，提高了器件的可靠性。

Description

在半导体制造中降低超低k介电层损伤的方法

技术领域

本发明涉及半导体器件的制作领域，特别是涉及一种在半导体制造中降低超低k介电层损伤的方法。

背景技术

随着集成电路技术的发展，半导体工业已进入亚微米时代（小于0.35μm）。特征尺寸不断减小和金属连线高宽比增加导致互连电容快速上升，然后引起串扰问题。另一方面，层数增加引起的层间寄生电容的加大并产生额外的互连延时，这成了提高电路速度的主要障碍，同时寄生电容还增加了功耗。所有这些问题限制了电路性能的改进。因此，传统介质材料SiO₂已不能满足提高集成电路性能的需要，寻找和开发新的低k材料作为介质已是技术关键。

ULSI用的新介电材料不仅要有低介电常数，还要具备的特征包括：足够高的击穿电压（达4MV/cm）、高杨氏模量、高机械强度、热稳定性好（达450℃）、足够低的漏电流、低吸湿性、薄膜应力小、热膨胀系数小、粘着强度高以及与CMP工艺有兼容性等等。因此，通过在介质层上增加低介电常数层来降低寄生电阻值，该低介电常数层采用低介电常数材料，例如含有硅、氧、碳和氢元素的类似氧化物的黑钻石等，这样就可以降低整个介质层的寄生电阻值。

为了更进一步地降低整个介质层的寄生电阻值，在低介电常数层的基础上出现了超低介电常数层，也就是对低介电常数层进行紫外线照射后，形成多孔结构的超低介电常数层。但是，将超低介电常数层作为层间介质，在后续制作金属连线的过程中，常常会引起介电常数材料的迁移，从而会提高寄生电阻值。

图1a至图1d是现有技术中制作超低介电常数半导体结构的工艺截面图，下面对该方法进行详细说明：

在步骤一中，如图1a所示，提供一基片1，该基片包括金属扩散阻挡层10以及位于该金属扩散阻挡层10上表面的第一介电层11，该第一介电层11为低k介电层。在本步骤之前，已经在硅片上制作了器件层，然后在器件层之上制作一层或多层互连结构，在互连结构上制作了本基片1。由于本步骤之前与本发明无关，图中没有体现。

在步骤二中，如图1b所示，在一定温度下对所述基片1上的第一介电层11进行紫外线照射，以形成具有多孔结构的超低k介电层作为第二介电层14；然后依次在所述第二介电层14表面形成第三介电层17、第一硬掩膜层12、第二硬掩膜层13、底部抗反射层15以及光刻胶16。所述第一介电层11为致密的低k介电材料，所述第一硬掩膜层12的材质为TEOS基体氧化物，所述第二硬掩膜层13的材质为金属硬掩膜材料，例如TiN。接着对所述光刻胶16进行曝光和显影，在光刻胶16上形成用于互连的通孔图形160′。

在步骤三中，如图1c所示，以具有所述通孔图形160′的光刻胶16为掩膜，从上向下刻蚀穿整个结构，并去除残留的所述第三介电层17、第一硬掩膜层12、第二硬掩膜层13、底部抗反射层15以及光刻胶16，从而在所述超低k介电层中形成通孔18。在该步骤中，由于所述第二介电层14为多孔材料，所以在刻蚀过程中会引起介电常数值的迁移。

在步骤四中，如图1d所示，利用物理气相沉积PVD(Physical Vapor Deposition)工艺在所述通孔18中填充导电金属20，最后采用化学机械研磨（CMP）工艺做平坦化处理。经湿法清洗后，在所述第二介电层14及导电金属20表面沉积金属扩散阻挡层10。在该步骤中，由于超低k介电层材料的多孔性，在利用PVD沉积金属和CMP平坦化过程中也会引起超低k介电层材料的介电常数值迁移。

由上述工艺过程可知，由于超低k介电材料具有多孔性，结构疏松，在刻蚀和CMP工艺中对超低k介电层的影响比较大，造成介电常数值的迁移，从而又引起超低介电层的寄生电阻值升高，最终降低了半导体器件的性能。

鉴于此，如何提供一种在半导体制造中降低超低k介电层损伤的方法，来克服现有技术中不足成为目前亟待解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种在半导体制造中降低超低k介电层损伤的方法，用于解决现有技术中对超低k介电材料刻蚀、CMP等工艺时引起介电常数值迁移的问题。

为实现上述目的及其他相关目的，本发明提供一种在半导体制造中降低超低k介电层损伤的方法，所述方法至少包括：

1）提供一基片，该基片具有金属扩散阻挡层以及位于该金属扩散阻挡层上表面的第一介电层，然后在所述第一介电层表面形成第一硬掩膜层；

2）利用光刻工艺在所述第一硬掩膜层上形成开口，接着在所述开口中及残余的所述第一硬掩膜层表面沉积第二硬掩膜层，最后利用化学机械研磨工艺抛光该第二硬掩膜层；

3）以所述开口中的第二硬掩膜层为掩膜，利用干法刻蚀依次除去所述第一硬掩膜层和第一介电层直至露出下方的所述金属扩散阻挡层；

4）利用旋涂工艺在所述步骤3）中刻蚀形成的结构中填充第二介电材料以形成第二介电层；然后利用化学机械研磨工艺抛光该第二介电层直至除去所述第二硬掩膜层；

5）在所述第一介电层和第二介电层表面沉积第三介电层，然后在所述第三介电层表面自下而上再次沉积第三硬掩膜层和第四硬掩膜层；

6）利用光刻及刻蚀工艺依次除去所述第四硬掩膜层、第三硬掩膜层、第三介电层、第一介电层以及金属扩散阻挡层以形成用于互连的通孔及沟槽；

7）用导电材料填充所述通孔及沟槽并进行平坦化处理，然后在经过平坦化的半导体表面形成金属扩散阻挡层。

可选地，所述第一介电层和第三介电层的材质为致密低k介电材料；所述第二介电层的材质为多孔的超低k介电材料；所述第一硬掩膜层和第三硬掩膜层的材质为四已氧基硅烷基体氧化物HMTEOS；所述第二硬掩膜层和第四硬掩膜层的材质为TiN。

可选地，所述步骤2）中的平坦化处理同时除去所述第一硬掩膜层表面的第二硬掩膜层；所述步骤7）中平坦化处理同时除去残留的第三电介质层。

可选地，所述步骤2）和步骤6）中的光刻工艺都包括先形成一层底部抗反射层，然后在该底部抗反射层表面涂覆具预制图形的光致抗蚀剂掩膜；进一步地，所述步骤2）中光致抗蚀剂掩膜的图形为用于互连的通孔与沟槽对照图形，所述步骤6）中光致抗蚀剂掩膜的图形为用于互连的通孔与沟槽图形，且所述步骤2）与步骤6）中的图形具有相同的形状；更近一步地，所述步骤2）中的通孔与沟槽对照图形的尺寸大于所述步骤6）中的通孔与沟槽图形的尺寸。

可选地，所述步骤3）中的干法刻蚀是采用F等离子体刻蚀工艺。

可选地，所述步骤6）中的通孔和沟槽侧壁上具有一层残留的所述第一介电层材料。

可选地，所述步骤7）中的通孔及沟槽中填充的导电材料为Cu。

可选地，在每次刻蚀及平坦化工艺后，采用湿法工艺进行清洗。

如上所述，本发明的一种在半导体制造中降低超低k介电层损伤的方法，具有以下有益效果：

该方法通过在超低k介电层中预制低k介电层，然后在所述低k介电层上进行刻蚀形成用于互连的沟槽和通孔，同时在所述沟槽和通孔侧壁上形成有一薄层低k介电层。由于所述通孔和沟槽的形成是对所述第一介电层刻蚀形成的，而该第一介电层的材质为致密低k介电材料，对致密低k介电材料的刻蚀以及CMP等工艺对其介电常数的影响较小，从而等效地降低了对多孔超低k介电层的损害。此外，形成于所述沟槽和通孔侧壁的低k介电层又可以阻止填充的导电金属向多孔超低k介电层的扩散，提高了器件的可靠性。

附图说明

图1a～1d显示为现有技术中的基于超低k介电层的半导体结构的制作工艺截面示意图。

图2a～2m显示为本发明的一种在半导体制造中降低超低k介电层损伤的工艺流程截面示意图。

元件标号说明

1                        基片

10                       金属扩散阻挡层

11                       第一介电层

12                       第一硬掩膜层

12′                     第三硬掩膜层

13                       第二硬掩膜层

13′                     第四硬掩膜层

14                       第二介电层

15                       底部抗反射层

16                       光刻胶

160                      通孔对照图形

161                      沟槽对照图形

160′                    通孔图形

161′                    沟槽图形

17                       第三介电层

18                       通孔

19                       沟槽

20                       导电金属

S1-S7                    步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2a至图2m。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图所示，本发明提供一种在半导体制造中降低超低k介电层损伤的方法，包括以下步骤：

在步骤S1中，如图2a所示，提供一基片1，该基片1包括金属扩散阻挡层10以及位于该金属扩散阻挡层10上表面的第一介电层11，该第一介电层11为低k介电材料，在后续工艺中作为制作沟槽和通孔的虚设材料；所述金属扩散阻挡层10为氮化硅、氮氧化硅、或氮化钽等，本实施例中暂选为氮化钽。在本步骤之前，已经在硅片上制作了器件层，然后在器件层之上制作一层或多层互连结构，接着在互连结构上制作了本基片1。由于本步骤之前与本发明无关，图中2a没有体现。

在后续工艺中，利用化学气相沉淀（CVD）工艺在所述第一介电层11表面形成第一硬掩膜层12，该第一硬掩膜层12的材质为四已氧基硅烷基体氧化物HMTEOS。

在步骤S2中，如图2b至图2d所示，在所述第一硬掩膜层12表面依次形成底部抗反射层15和光刻胶16，利用传统的光刻工艺（曝光、显影等）在所述光刻胶16上形成通孔对照图形160和沟槽对照图形161；以图形化的光刻胶16为掩膜进行干法刻蚀将通孔对照图形160和沟槽对照图形161转移至所述底部抗反射层15和第一硬掩膜层12上形成开口120，并露出下方的第一介电层11，最后利用灰化工艺去除所述光刻胶16和底部抗反射层15。

在步骤S3中，如图2e至图2f所示，对所述步骤S2中形成的结构进行湿法清洗后，以除去在干法刻蚀中的残留物；利用CVD工艺在所述步骤S2中的开口中填充第二硬掩膜材料形成第二硬掩膜层13，该第二硬掩膜层13的材质为金属化合物，本实施例中暂选为TiN。然后利用化学机械研磨（CMP）工艺在该第二硬掩膜层13进行抛光并将所述第一硬掩膜层12表面的TiN去除；接着以所述开口中的第二硬掩膜层13为掩膜，采用氟等离子体选择性地依次对所述第一硬掩膜层12和第一介电层11进行刻蚀，直至露出所述金属扩散阻挡层10。

该步骤中以所述第二硬掩膜层13为掩膜，保留了其下方的第一介电层11，在后续工艺中，在该保留的第一介电层11上制作用于互连的沟槽19和通孔18。

在步骤S4中，如图2g至图2h所示，利用旋涂工艺在所述步骤S3刻蚀出来的结构中填充第二介电材料形成第二介电层14，并将这个结构覆盖，该第二介电层14为多孔的超低k介电材料。然后利用CMP工艺对所述第二介电层14进行抛光直至除去所述第二硬掩膜层13使所述第一介电层11和第二介电层14上表面持平。

在步骤S5中，如图2i至图2j所示，利用CVD工艺在上述第一介电层11和第二介电层14表面沉积第三介电层17，该第三介电层17的材质为低k介电材料，可以为氧化物材料等，在本实施例中所述第三介电层17是用来保护其下方的多孔超低k介电层在刻蚀以及CMP工艺过程中不受损害；接着依次在所述第三介电层17上再沉积第三硬掩膜层12′、第四硬掩膜层13′、底部抗反射层15以及光刻胶16。在前述内容中已知所述第三硬掩膜层12′的材质为TEOS基氧化物，所述第四硬掩膜层13′的材质选为为TiN，因此，TEOS基氧化物和金属化合物组成的双硬掩膜层形式在后续刻蚀工艺中具有良好的刻蚀选择性。

在后续的工艺中，利用传统光刻工艺在所述光刻胶16上形成用于互连的通孔图形160′和沟槽图形161′，该图形与所述步骤S2中形成的通孔对照图形160和沟槽对照图形161形状相同，但是本步骤中形成的通孔图形160′和沟槽图形161′的尺寸略小于步骤S2中对照图形的尺寸。然后以光刻胶16为掩膜，利用干法刻蚀工艺依次刻蚀去除所述底部抗反射层15、第四硬掩膜层13′、第三硬掩膜层12′、第三介电层14、第一介电层11以及金属扩散阻挡层10以形成通孔18和沟槽19；最后先利用灰化工艺去除残余的光刻胶16，再利用干法刻蚀去除剩余的所述底部抗反射层15、第三硬掩膜层12′和第四硬掩膜层13′。

需要说明的是，由于该步骤中通孔图形160′和沟槽图形161′尺寸小于剩余的第一介电层11的尺寸，因此最终形成的通孔18和沟槽19内侧壁上残留一层第一介电层11，而残余的第一介电层11又可以阻止后续工艺填充的导电金属向多孔超低介电层的扩散。此外，由于所述通孔18和沟槽19的形成是对所述第一介电层11刻蚀形成的，而该第一介电层11的材质为致密低k介电材料，对致密低k介电材料的刻蚀以及CMP等工艺对其介电常数的影响较小，从而等效地降低了对多孔超低k介电层的损害。

在步骤S6中，如图2k至图2l所示，利用电镀工艺在所述通孔18和沟槽19中填充导电金属20并将整个结构覆盖，所述导电金属20的材质可以为Cu、W、Ag、Ta或TaN等。由于铜互连线可以降低互连层的厚度，使得互连层间的分布电容降低，从而使频率提高成为可能，在器件密度进一步增加的情况下还会出现由电子迁移引发的可靠性问题，而铜在这方面具有优越性，因此，本实施例中暂选为Cu。然后利用化学机械研磨工艺进行平坦化处理直至除去所述第三介电层14。

在步骤S7中，如图2m所示，对所述步骤S6中的结构进行湿法清洗后，在经过平坦化的半导体表面形成金属扩散阻挡层10，所述金属扩散阻挡层10为氮化硅、氮氧化硅、或氮化钽等，本实施例中暂选为氮化钽，以阻止导电金属扩散至其它介电层。

综上所述，本发明提供的一种在半导体制造中降低超低k介电层损伤的方法，该方法通过在超低k介电层中预制低k介电层，然后在所述低k介电层上进行刻蚀形成用于互连的沟槽和通孔，同时在所述沟槽和通孔侧壁上形成有一薄层低k介电层。由于所述通孔和沟槽的形成是对所述第一介电层刻蚀形成的，而该第一介电层的材质为致密低k介电材料，对致密低k介电材料的刻蚀以及CMP等工艺对其介电常数的影响较小，从而等效地降低了对多孔超低k介电层的损害。此外，形成于所述沟槽和通孔侧壁的低k介电层又可以阻止填充的导电金属向多孔超低介电层的扩散，提高了器件的可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种在半导体制造中降低超低k介电层损伤的方法，其特征在于，所述方法至少包括：

1）提供一基片，该基片具有金属扩散阻挡层以及位于该金属扩散阻挡层上表面的第一介电层，然后在所述第一介电层表面形成第一硬掩膜层；

2）利用光刻工艺在所述第一硬掩膜层上形成开口，接着在所述开口中及残余的所述第一硬掩膜层表面沉积第二硬掩膜层，最后利用化学机械研磨工艺抛光该第二硬掩膜层；

3）以所述开口中的第二硬掩膜层为掩膜，利用干法刻蚀依次除去所述第一硬掩膜层和第一介电层直至露出下方的所述金属扩散阻挡层；

4）利用旋涂工艺在所述步骤3）中刻蚀形成的结构中填充第二介电材料以形成第二介电层；然后利用化学机械研磨工艺抛光该第二介电层直至除去所述第二硬掩膜层；

5）在所述第一介电层和第二介电层表面沉积第三介电层，然后在所述第三介电层表面自下而上再次沉积第三硬掩膜层和第四硬掩膜层；

6）利用光刻及刻蚀工艺依次除去所述第三硬掩膜层、第四硬掩膜层、第三介电层、第一介电层以及金属扩散阻挡层以形成用于互连的通孔及沟槽；

7）用导电材料填充所述通孔及沟槽并进行平坦化处理，然后在经过平坦化的半导体表面形成金属扩散阻挡层。

2.根据权利要求1所述的在半导体制造中降低超低k介电层损伤的方法，其特征在于：所述第一介电层和第三介电层的材质为致密低k介电材料；所述第二介电层的材质为多孔的超低k介电材料；所述第一硬掩膜层和第三硬掩膜层的材质为四已氧基硅烷基体氧化物HMTEOS；所述第二硬掩膜层和第四硬掩膜层的材质为TiN。

3.根据权利要求1所述的在半导体制造中降低超低k介电层损伤的方法，其特征在于：所述步骤2）中的平坦化处理同时除去所述第一硬掩膜层表面的第二硬掩膜层；所述步骤7）中平坦化处理同时除去残留的第三电介质层。

4.根据权利要求1所述的在半导体制造中降低超低k介电层损伤的方法，其特征在于：所述步骤2）和步骤6）中的光刻工艺都包括先形成一层底部抗反射层，然后在该底部抗反射层表面涂覆具预制图形的光致抗蚀剂掩膜。

5.根据权利要求4所述的在半导体制造中降低超低k介电层损伤的方法，其特征在于：所述步骤2）中光致抗蚀剂掩膜的图形为用于互连的通孔与沟槽对照图形，所述步骤6）中光致抗蚀剂掩膜的图形为用于互连的通孔与沟槽图形，且所述步骤2）与步骤6）中的图形具有相同的形状。

6.根据权利要求5所述的在半导体制造中降低超低k介电层损伤的方法，其特征在于：所述步骤2）中的通孔与沟槽对照图形的尺寸大于所述步骤6）中的通孔与沟槽图形的尺寸。

7.根据权利要求1所述的在半导体制造中降低超低k介电层损伤的方法，其特征在于：所述步骤3）中的干法刻蚀是采用F等离子体刻蚀工艺。

8.根据权利要求1所述的在半导体制造中降低超低k介电层损伤的方法，其特征在于：所述步骤6）中的通孔和沟槽侧壁上具有一层残留的所述第一介电层材料。

9.根据权利要求1所述的在半导体制造中降低超低k介电层损伤的方法，其特征在于：所述步骤7）中的通孔及沟槽中填充的导电材料为Cu。

10.根据权利要求1所述的在半导体制造中降低超低k介电层损伤的方法，其特征在于：在每次刻蚀及平坦化工艺后，采用湿法工艺进行清洗。