CN102543845A - 半导体器件及其制作方法 - Google Patents

Abstract

本发明公开了一种半导体器件及其制作方法，所述半导体器件制作方法包括：在半导体衬底表面依次形成第一介质层、第一阻挡层和第一硬掩膜层；刻蚀所述第一硬掩膜层、第一阻挡层和第一介质层形成第一沟槽；在所述第一沟槽内以及第一硬掩膜层表面形成第一金属层；执行第一次化学机械研磨工艺，去除所述第一硬掩膜层和部分第一金属层，保留部分或全部的第一阻挡层，以形成第一金属互连线。由于形成了第一阻挡层，可防止第一介质层的介电常数发生变化，提高半导体器件的可靠性。

Description

半导体器件及其制作方法

技术领域

本发明涉及集成电路制造领域，特别是涉及一种半导体器件及其制作方法。

背景技术

目前，半导体器件的制造技术飞速发展，半导体器件已经具有深亚微米结构，集成电路中包含巨大数量的半导体元件。随着半导体器件制作技术的进一步发展，半导体器件之间的高性能、高密度连接不仅在单个互连层中进行，而且要在多层之间进行互连。因此，通常提供多层金属互连线结构，其中多个互连层互相堆叠，并且介质层置于其间，用于连接半导体器件。通常来说，介电常数(k)值低于3.0的介质薄膜被半导体制造业称为低介电常数介质薄膜。为了降低金属互连线之间的寄生电容，降低信号的RC延迟和金属互连线之间的干扰，目前普遍采用低介电常数(low k)材料作为介质层。

详细的，请参考图1A～1G，其为现有的半导体器件制作方法的各步骤相应结构的剖面示意图。

如图1A所示，首先，在半导体衬底100表面依次形成第一介质层110和第一硬掩膜层120，所述第一介质层110通常是由低介电常数材料制成。

如图1B所示，然后，依次刻蚀所述第一硬掩膜层120和第一介质层110，以形成第一沟槽111，所述第一沟槽111暴露半导体衬底100的表面。

如图1C所示，随后，在第一沟槽111内以及第一硬掩膜层120表面形成第一金属层130，所述第一金属层130的材料优选为铜。

如图1D所示，接着，执行第一次化学机械研磨工艺，直至第一硬掩膜层120被完全去除，暴露出第一介质层110的表面，即形成了第一金属互连线131。

如图1E所示，接下来，在第一金属互连线131表面形成第一金属帽层(metal-cap)140，所述第一金属帽层140的材料例如是CoWP、CoSnP、CoInP中的一种。所述第一金属帽层140覆盖在第一金属互连线131表面，以降低第一金属互连线131对电迁移、氧化、应力空洞的敏感性，从而改善器件的可靠性和成品率。可利用无电金属淀积的方法形成第一金属帽层140，具体内容可参见申请号为00810831.5的中国专利。

如图1F所示，接下来，在第一介质层110和第一金属帽层140表面形成中间阻挡层150，所述中间阻挡层150的材料例如为掺氮的碳化硅。

接下来，即可形成与第一金属互连线131电连接的第二金属互连线131’，形成第二金属互连线131’的步骤与形成第一金属互连线131类似。

如图1G所示，首先，在中间阻挡层150表面依次形成第二介质层110’和第二硬掩膜层；然后，刻蚀第二硬掩膜层和部分厚度的第二介质层，形成第二沟槽111’；接着，刻蚀第二沟槽111’底部的第二介质层，再刻蚀第二沟槽111’底部的中间阻挡层，以形成通孔151，所述通孔151的截面宽度小于第一沟槽111和第二沟槽111’的截面宽度；接着，在第二沟槽111’和通孔151内以及第二硬掩膜层120’表面形成第二金属层；最后，执行第二次化学机械研磨工艺，直至去除第二硬掩膜层，以形成与第一金属互连线131电连接的第二金属互连线131’。如此，重复上述步骤，即可形成多层金属互连线。

然而，上述制作方法存在以下几个缺点：

首先，第一介质层110表面直接覆盖了第一硬掩膜层120，在进行第一次化学机械研磨工艺时，需去除所有的第一硬掩膜层120，暴露出第一介质层110的表面，而第一介质层110的材料通常为密度较低、多孔渗水的低介电常数材料，经本申请发明人长期研究发现，所述化学机械研磨工艺使用的研磨液(slurry)会损伤低介电常数材料，导致第一介质层110的介电常数发生变化，对后续形成的金属互连线的性能产生不利影响；

其次，所述第一金属帽层140通常是利用无电金属淀积的方法形成的，所述无电淀积过程也需要使用到化学试剂。由于在形成第一金属帽层140时，第一介质层110的表面是暴露出来的，因此该无电淀积过程使用的化学试剂也会损伤到第一介质层110，并且极易在第一介质层110表面形成金属沾污，从而影响第一介质层110的介电常数；

同样，在第二次化学机械研磨工艺以及形成第二金属帽层时，所使用的化学试剂同样会影响到第二介质层的介电常数，进而影响半导体器件的可靠性。

发明内容

本发明提供一种半导体器件及其制作方法，以防止介质层的介电常数发生变化，提高半导体器件的可靠性。

为解决上述技术问题，本发明提供一种半导体器件制作方法，包括：在半导体衬底表面依次形成第一介质层、第一阻挡层和第一硬掩膜层；刻蚀所述第一硬掩膜层、第一阻挡层和第一介质层形成第一沟槽；在所述第一沟槽内以及第一硬掩膜层表面形成第一金属层；执行第一次化学机械研磨工艺，去除所述第一硬掩膜层和部分第一金属层，保留部分或全部的第一阻挡层，以形成第一金属互连线。

可选的，在所述的半导体器件制作方法中，形成所述第一金属互连线之后，还包括：在所述第一金属互连线表面形成第一金属帽层。在所述第一阻挡层和第一金属帽层表面形成中间阻挡层。

可选的，在所述的半导体器件制作方法中，在所述第一阻挡层和第一金属帽层表面形成中间阻挡层之后，还包括：在所述中间阻挡层表面依次形成第二介质层、第二阻挡层和第二硬掩膜层；刻蚀所述第二硬掩膜层、第二阻挡层和部分第二介质层形成第二沟槽；刻蚀所述第二沟槽底部的第二介质层；刻蚀所述第二沟槽底部的中间阻挡层以形成通孔，所述通孔的截面宽度小于所述第一沟槽和第二沟槽的截面宽度；在所述第二沟槽和通孔内以及第二硬掩膜层表面形成第二金属层；执行第二次化学机械研磨工艺，去除第二硬掩膜层和部分第二金属层，保留部分或全部第二阻挡层，以形成与第一金属互连线电连接的第二金属互连线。

可选的，在所述的半导体器件制作方法中，所述第一阻挡层、中间阻挡层和第二阻挡层的材料为掺氮的碳化硅。所述第一阻挡层、中间阻挡层和第二阻挡层是利用化学气相沉积的方式形成的。

可选的，在所述的半导体器件制作方法中，所述第一金属帽层的材料为CoWP、CoSnP、CoInP中的一种或其任意组合，所述第一金属帽层是利用无电淀积的方式形成的。

可选的，在所述的半导体器件制作方法中，所述第一介质层的材料为掺氟的氧化硅或掺碳的氧化硅。

可选的，在所述的半导体器件制作方法中，执行第一次化学机械研磨工艺之后，形成所述第一金属帽层之前，还包括：执行预清洗工艺。

相应的，本发明还提供了一种半导体器件，包括：半导体衬底；形成于所述半导体衬底上的第一介质层和第一阻挡层；贯穿所述第一阻挡层和第一介质层的沟槽；形成于所述第一沟槽内的第一金属互连线，所述第一互连线的表面与所述第一阻挡层的表面齐平。

可选的，在所述的半导体器件中，还包括：形成于所述第一金属互连线表面的第一金属帽层；形成于所述第一阻挡层和第一金属帽层表面的中间阻挡层；依次形成于所述中间阻挡层表面的第二介质层和第二阻挡层；贯穿所述第二阻挡层和部分第二介质层的第二沟槽；与所述第二沟槽连通的通孔，所述通孔暴露所述第一金属帽层的表面，所述通孔的截面宽度小于所述第一沟槽和第二沟槽的截面宽度；形成于所述第二沟槽和通孔内的第二金属互连线，所述第二金属互连线与所述第一金属互连线电连接。

由于采用了以上技术方案，与现有技术相比，本发明具有以下优点：

本发明在第一介质层表面覆盖了第一阻挡层，在执行第一次化学机械研磨工艺时，仅去除第一硬掩膜层，而保留部分或全部的第一阻挡层，即第一介质层的表面不会暴露出来，因此，研磨液不会损伤到所述第一介质层，可防止第一介质层的介电常数发生变化；其次，所述第一阻挡层也可防止形成第一金属帽层时所使用的化学试剂损伤第一介质层，并可避免第一介质层表面出现金属沾污，进一步确保第一介质层的介电常数不会受影响。

附图说明

图1A～1G为现有的半导体器件制作方法的各步骤相应结构的剖面示意图；

图2为本发明实施例的半导体器件制作方法的流程图；

图3A～3G为本发明实施例的半导体器件制作方法的各步骤相应结构的剖面示意图。

具体实施方式

如背景技术所述，在执行化学机械研磨工艺时，所使用的研磨液会导致第一介质层的介电常数发生变化，对后续形成的金属互连线的性能产生不利影响。因此，本发明通过在第一介质层表面覆盖了第一阻挡层，在执行第一次化学机械研磨工艺时，仅去除第一硬掩膜层和部分第一金属层，而保留部分或全部的第一阻挡层，即第一介质层的表面不会暴露出来，因此，研磨液不会损伤到所述第一介质层，可防止第一介质层的介电常数发生变化；其次，所述第一阻挡层也可防止形成第一金属帽层时所使用的化学试剂损伤第一介质层，并可避免第一介质层表面出现金属沾污，进一步确保第一介质层的介电常数不会受影响。

请参考图2，其为本发明实施例的半导体器件制作方法的流程图，结合该图，该方法包括以下步骤：

步骤S210，在半导体衬底表面依次形成第一介质层、第一阻挡层以及第一硬掩膜层；

步骤S220，刻蚀第一硬掩膜层、第一阻挡层和第一介质层形成第一沟槽；

步骤S230，在所述第一沟槽内以及第一硬掩膜层表面形成第一金属层；

步骤S240，执行第一次化学机械研磨工艺，去除第一硬掩膜层和部分第一金属层，保留部分或全部的第一阻挡层，以形成第一金属互连线。

下面将结合剖面示意图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。

如图3A所示，并结合步骤S210，首先，在半导体衬底300表面依次形成第一介质层310、第一阻挡层360和第一硬掩膜层320。

所述半导体衬底300可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)。所述半导体衬底300中也可以形成有一层或多层的金属互连线，所述金属互连线的材料可以为铝、银、铬、钼、镍、钯、铂、钛、钽、铜中的一种或者几种，所述金属互连线的材料优选用铜。

所述第一介质层310的材料优选为低介电常数材料，以降低金属互连线的寄生电容，从而降低RC延迟，并缓解金属互连线之间的干扰，进而改善器件的操作的速度。所述低介电常数介质层310材料可以是掺氟的氧化硅(FSG)或掺碳的氧化硅等无机材料，或者是聚芳香烯醚(flare)、芳香族碳氢化合物(SILK)以及二甲苯塑料等有机聚合物。在本实施例中，所述第一介质层310的材料采用应用材料(Applied Materials)公司的商标为黑钻石(black diamond)的掺碳的氧化硅，其可通过化学气相沉积等方式形成。所述第一硬掩膜层320的材料优选为二氧化硅，其可通过化学气相沉积的方式形成。

所述第一阻挡层360的材料优选为掺氮的碳化硅(NDC)，其可通过化学气相沉积的方式形成。所述掺氮的碳化硅相比于第一介质层310的材料而言更为致密，可保护第一介质层310不受化学试剂的损伤。因此，在后续进行的化学机械研磨工艺过程中，研磨液不会损伤到第一介质层310，可防止第一介质层310的介电常数发生变化；此外，所述第一阻挡层360也可防止形成第一金属帽层时所使用的化学试剂损伤到第一介质层310，并可避免出现金属沾污。

可以理解的是，本发明的第一阻挡层360的材料并不局限于掺氮的碳化硅，也可以是其它较为致密、且与第一介质层310的介电常数较为接近的材料，例如其它掺氮的硅化物。

如图3B所示，并结合步骤S220，接着，在第一硬掩膜层320上形成三层掩膜结构(Tri-layer)，较佳的，所述三层掩膜结构由依次形成的底部抗反射涂层(BARC)、低温氧化层(LTO)以及光阻层构成。相比于单独形成一层光阻层而言，利用三层掩膜结构共同做掩膜，可以降低光阻层的厚度，提高光刻分辨率，有利于形成尺寸较小的图形。详细的，首先利用光刻工艺，图形化所述光阻层；然后以图形化的光阻层为掩膜，依次刻蚀低温氧化层和底部抗反射涂层；最后，再刻蚀第一硬掩膜层320、第一阻挡层360和第一介质层310，形成第一沟槽311，所述第一沟槽311暴露半导体衬底300的表面。

如图3C所示，并结合步骤S230，接着，在第一沟槽311内以及第一硬掩膜层320表面形成第一金属层330。所述第一金属层330的材料例如是金属铜，可通过物理气相沉积或电镀的方式形成第一金属层330。

如图3D所示，并结合步骤S240，接下来，执行第一次化学机械研磨工艺，去除第一硬掩膜层320和部分厚度的第一金属层，而保留部分或全部的第一阻挡层360，以形成第一金属互连线331，即，完成了一层金属互连线的制作工艺。本发明实施例由于保留了部分或全部的第一阻挡层360，使第一介质层310的表面不会暴露出来，因此，研磨液不会损伤到第一介质层310，可防止第一介质层310的介电常数发生变化。

在本发明的一个具体实施例中，所述第一阻挡层360的厚度较薄(优选为

～

)，在执行第一次化学机械研磨工艺时，可保留全部的第一阻挡层360，也就是说，去除第一硬掩膜层320后即停止研磨，此较薄厚度的第一阻挡层可确保最终形成的介质层的介电常数值稳定。

在本发明的另一个具体实施例中，也可先形成较厚的第一阻挡层(例如大于

)，执行第一次化学机械研磨工艺时，再去除部分厚度的第一阻挡层，而仅保留预定厚度(如

～

)的第一阻挡层，也可在减小工艺控制难度的前提下，确保第一阻挡层不会由于厚度过大而影响整体的介质层的介电常数，确保最终的电性测试结果符合要求。

优选的，在执行第一次化学机械研磨工艺之后，形成第一金属帽层之前，还可以先执行预清洗(Pre-clean)工艺，所述预清洗工艺有利于去除第一阻挡层360表面的各种沾污，提高器件的性能。

如图3E所示，在形成第一金属互连线331之后，可在所述第一金属互连线331表面形成第一金属帽层340，所述第一金属帽层340的材料例如是CoWP、CoSnP、CoInP中的一种或其任意组合，所述第一金属帽层340覆盖在第一金属互连线331表面，以降低其对电迁移、氧化、应力空洞的敏感性，从而改善可靠性和成品率。可利用无电金属淀积的方法形成第一金属帽层340，由于第一阻挡层360的存在，形成第一金属帽层340时所使用的化学试剂不会损伤到第一介质层310，并可避免第一介质层310表面出现金属沾污，进一步确保第一介质层310的介电常数不受影响。

如图3F所示，形成第一金属帽层340之后，还可在第一介质层310和第一金属帽层340表面形成中间阻挡层350。所述中间阻挡层350的材料和第一阻挡层360的材料相同，可利用化学气相沉积的方式形成中间阻挡层350。

形成所述中间阻挡层350之后，即可进行下一层的金属互连线制作工艺，即，形成于与第一金属互连线电连接的第二金属互连线。

如图3G所示，首先，可在中间阻挡层350表面依次形成第二介质层310’、第二阻挡层360’和第二硬掩膜层(未图示)；然后，依次刻蚀第二硬掩膜层、第二阻挡层360’和部分厚度的第二介质层310’，以形成第二沟槽311’，此时第二沟槽311’并未暴露出中间阻挡层350的表面；接着，刻蚀第二沟槽311’底部的第二介质层，直至暴露出中间阻挡层350的表面，即利用中间阻挡层350作为刻蚀停止层；随后，刻蚀第二沟槽311’底部的中间阻挡层，以形成与第二沟槽311’连通的通孔351，所述通孔351的截面宽度小于第一沟槽311和第二沟槽311’的截面宽度；其后，在第二沟槽311’和通孔351内以及第二硬掩膜层表面形成第二金属层；接下来，再执行第二次化学机械研磨工艺，去除第二硬掩膜层和部分厚度的第二金属层，保留部分或全部第二阻挡层360’，以形成与第一金属互连线331电连接的第二金属互连线331’。

可以得知，本发明由于形成了第二阻挡层360’，在执行第二化学机械研磨工艺时，研磨液不会损伤到第二介质层320’，可防止第二介质层320’的介电常数不会发生变化；其次，所述第二阻挡层360’也可防止形成第二金属帽层340’时使用的化学试剂损伤到第二介质层320’，并可避免第二介质层310’表面出现金属沾污，进一步确保第二介质层320’的介电常数不会受影响；另外，在形成通孔351的过程中，利用所述中间阻挡层350作为刻蚀停止层，可减小刻蚀工艺的控制难度，减小晶圆的图形密集区域和图形稀疏区域的刻蚀速率差异，确保整片晶圆的刻蚀精度一致。

相应的，本发明还提供一种半导体器件。参考图3G所示，基于上述半导体器件制造方法形成的半导体器件包括：半导体衬底300；形成于半导体衬底300上的第一介质层310和第一阻挡层360；贯穿第一阻挡层360和第一介质层310的沟槽311；形成于第一沟槽311内的第一金属互连线331，所述第一互连线331的表面与第一阻挡层360的表面齐平。由于第一阻挡层360的存在，可确保第一介质层310不会被损伤，避免其介电常数发生变化。

继续参考图3G，所述半导体器件还包括：形成于第一金属互连线331表面的第一金属帽层340；形成于第一阻挡层360和第一金属帽层340表面的中间阻挡层350；依次形成于中间阻挡层350表面的第二介质层310’和第二阻挡层360’；贯穿第二阻挡层360’和部分厚度的第二介质层310’的第二沟槽311’；与第二沟槽311’连通的通孔351，所述通孔351暴露第一金属帽层340的表面，所述通孔351的截面宽度小于第一沟槽311和第二沟槽311’的截面宽度；以及形成于第二沟槽311’和通孔351内的第二金属互连线331’，所述第二金属互连线331’与第一金属互连线311电连接。

可以理解的是，由于第一阻挡层360的存在，在形成第一金属互连线311和第二金属互连线331’之后，上述金属互连线两侧的第一阻挡层360和中间阻挡层350共同构成的阻挡层类似于楔形结构，可更加有效地防止电迁移，提高半导体器件的性能。

需要说明的是，上述实施例仅以形成两层金属互连线(第一金属互连线和第二金属互连线)为例，但是本发明并不限制于此，上述实施例还可以是形成更多层的金属互连线，本领域技术人员可以根据上述实施例，对本发明进行修改、替换和变形。

Claims (12)

1.一种半导体器件制作方法，包括：

在半导体衬底表面依次形成第一介质层、第一阻挡层和第一硬掩膜层；

刻蚀所述第一硬掩膜层、第一阻挡层和第一介质层形成第一沟槽；

在所述第一沟槽内以及第一硬掩膜层表面形成第一金属层；

执行第一次化学机械研磨工艺，去除所述第一硬掩膜层和部分第一金属层，保留部分或全部的第一阻挡层，以形成第一金属互连线。

2.如权利要求1所述的半导体器件制作方法，其特征在于，形成所述第一金属互连线之后，还包括：

在所述第一金属互连线表面形成第一金属帽层。

在所述第一阻挡层和第一金属帽层表面形成中间阻挡层。

3.如权利要求2所述的半导体器件制作方法，其特征在于，在所述第一阻挡层和第一金属帽层表面形成中间阻挡层之后，还包括：

在所述中间阻挡层表面依次形成第二介质层、第二阻挡层和第二硬掩膜层；

刻蚀所述第二硬掩膜层、第二阻挡层和部分第二介质层形成第二沟槽；

刻蚀所述第二沟槽底部的第二介质层；

刻蚀所述第二沟槽底部的中间阻挡层以形成通孔，所述通孔的截面宽度小于所述第一沟槽和第二沟槽的截面宽度；

在所述第二沟槽和通孔内以及第二硬掩膜层表面形成第二金属层；

执行第二次化学机械研磨工艺，去除第二硬掩膜层和部分第二金属层，保留部分或全部第二阻挡层，以形成与第一金属互连线电连接的第二金属互连线。

4.如权利要求3所述的半导体器件制作方法，其特征在于，所述第一阻挡层、中间阻挡层和第二阻挡层的材料为掺氮的碳化硅。

5.如权利要求3或4所述的半导体器件制作方法，其特征在于，所述第一阻挡层、中间阻挡层和第二阻挡层是利用化学气相沉积的方式形成的。

6.如权利要求3所述的半导体器件制作方法，其特征在于，所述第一金属帽层的材料为CoWP、CoSnP、CoInP中的一种或其任意组合。

7.如权利要求3或6所述的半导体器件制作方法，其特征在于，所述第一金属帽层是利用无电淀积的方式形成的。

8.如权利要求1所述的半导体器件制作方法，其特征在于，所述第一介质层的材料为掺氟的氧化硅或掺碳的氧化硅。

9.如权利要求1所述的半导体器件制作方法，其特征在于，执行第一次化学机械研磨工艺之后，形成所述第一金属帽层之前，还包括：执行预清洗工艺。

10.一种半导体器件，其特征在于，包括：

半导体衬底；

形成于所述半导体衬底上的第一介质层和第一阻挡层；

贯穿所述第一阻挡层和第一介质层的沟槽；

形成于所述第一沟槽内的第一金属互连线，所述第一互连线的表面与所述第一阻挡层的表面齐平。

11.如权利要求10所述的半导体器件，其特征在于，还包括：形成于所述第一金属互连线表面的第一金属帽层。

12.如权利要求11所述的半导体器件，其特征在于，还包括：

形成于所述第一阻挡层和第一金属帽层表面的中间阻挡层；

依次形成于所述中间阻挡层表面的第二介质层和第二阻挡层；

贯穿所述第二阻挡层和部分第二介质层的第二沟槽；

与所述第二沟槽连通的通孔，所述通孔暴露所述第一金属帽层的表面，所述通孔的截面宽度小于所述第一沟槽和第二沟槽的截面宽度；

形成于所述第二沟槽和通孔内的第二金属互连线，所述第二金属互连线与所述第一金属互连线电连接。

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