CN117410269A - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了本发明提供了一种半导体结构及其制造方法，其中半导体结构包括：半导体层；第一金属层，与半导体层电性连接；第二介电层，设置在第一金属层上；第一类型沟槽，设置在第二介电层上，第一类型沟槽在第一金属层上的正投影与第一金属层部分重合；预埋柱，设置在第一金属层上，预埋柱的一端穿过第二介电层与第一金属层连接，预埋柱的另一端穿过第一类型沟槽并伸出第一类型沟槽；以及硬掩膜层，设置在第二介电层上，硬掩膜层的顶面与预埋柱的顶面齐平，且硬掩膜层包括蚀刻窗口，蚀刻窗口与第一类型沟槽的槽口对应设置。本发明提供了一种半导体结构及其制造方法，能够提升集成电路的电学性能，并提升半导体制程良率。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
集成电路是依靠平面工艺一层一层堆叠制备而成。在后段工艺（Back End ofLine，BEOL）中，形成互连金属层时，若要连接相邻的两层金属层，必不可少地会涉及到蚀刻的制程。而在蚀刻制程中，很容易损伤原有的金属层，不仅会导致原先的金属层被过度蚀刻，还会导致金属层发生溅射。最后形成的互连金属层中，相邻金属层之间的电性连接是不稳定的，并且会影响电流通道的宽度，改变金属层的实际电阻，从而使形成的半导体器件不符合预期性能。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，能够提升集成电路的电学性能，并提升半导体制程良率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体结构，至少包括：
半导体层；
第一金属层，与所述半导体层电性连接；
第二介电层，设置在所述第一金属层上；
第一类型沟槽，设置在所述第二介电层上，所述第一类型沟槽在所述第一金属层上的正投影与所述第一金属层部分重合；
预埋柱，设置在所述第一金属层上，所述预埋柱的一端穿过所述第二介电层与所述第一金属层连接，所述预埋柱的另一端穿过所述第一类型沟槽并伸出所述第一类型沟槽；以及
硬掩膜层，设置在所述第二介电层上，所述硬掩膜层的顶面与所述预埋柱的顶面齐平，且所述硬掩膜层包括蚀刻窗口，所述蚀刻窗口与所述第一类型沟槽的槽口对应设置。
在本发明一实施例中，所述半导体结构包括蚀刻停止层，所述蚀刻停止层设置在所述第二介电层和所述第一金属层之间，以及所述半导体层上。
在本发明一实施例中，所述半导体结构包括氧化层，所述氧化层设置在所述蚀刻停止层上，以及所述第二介电层和所述硬掩膜层之间。
在本发明一实施例中，沿着靠近所述半导体层的方向，所述第一类型沟槽的宽度递减。
本发明提供了一种半导体结构的制造方法，包括以下步骤：
提供一半导体层，并在所述半导体层上形成第一金属层，其中所述第一金属层与所述半导体层电性连接；
形成预埋柱于所述第一金属层上；
形成第二介电层与所述第一金属层上；
形成硬掩膜层于所述第二介电层上，其中所述硬掩膜层包括蚀刻窗口；以及
刻蚀位于所述蚀刻窗口下的所述第二介电层，形成第一类型沟槽，其中所述第一类型沟槽在所述第一金属层上的正投影与所述第一金属层部分重合；
其中，在形成所述第一类型沟槽时，保留所述预埋柱，所述预埋柱的一端穿过所述第二介电层与所述第一金属层连接，所述预埋柱的另一端穿过所述第一类型沟槽并伸出所述第一类型沟槽。
在本发明一实施例中，在形成所述硬掩膜层前，形成氧化层于所述第二介电层上。
在本发明一实施例中，形成所述硬掩膜层的步骤包括：蚀刻所述硬掩膜层和部分所述氧化层，形成蚀刻窗口。
在本发明一实施例中，形成所述第一类型沟槽后，以所述第一类型沟槽的槽底面为蚀刻停止面，蚀刻部分所述预埋柱，形成第二类型沟槽。
在本发明一实施例中，在形成所述第二类型沟槽后，去除所述预埋柱，形成第三类型沟槽于所述第二介质层中，其中所述第三类型沟槽延伸至所述第一金属层的表面。
在本发明一实施例中，在形成所述第三类型沟槽后，填充所述第三类型沟槽，同步形成预设接触柱和第二金属层。
在本发明一实施例中，在形成所述预设接触柱和所述第二金属层前，形成阻挡层于所述第三类型沟槽的槽壁上。
如上所述，本发明提供了一种半导体结构及其制造方法，本发明意想不到的技术效果在于：在形成互连金属层时，能够避免在形成接触柱时损伤到底部的金属层表面，从而确保每一层金属层的电阻值符合集成电路设计，保障了集成电路的电流通量。并且根据本发明提供的半导体结构，能在同一步骤中形成接触柱和接触柱上的金属层，且既不会产生空洞也不会影响每层金属的形状。根据本发明提供的半导体结构的制造方法，能够保证不损伤到金属层的形状，也不会导致金属提前溅射到接触柱所在的槽壁上，还能提升后段工艺中形成互连金属层的制程效率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中互连金属层的结构示意图。
图2为现有技术中金属层和接触柱连接处的电镜放大图。
图3为本发明一实施例中半导体层的截面结构示意图。
图4为本发明一实施例中第一介电层的截面结构示意图。
图5为本发明一实施例中布线沟槽的截面结构示意图。
图6为本发明一实施例中沉积形成第一阻挡层和第一金属层的半导体截面结构示意图。
图7为本发明一实施例中第一金属层的截面结构示意图。
图8为本发明一实施例中沉积形成预埋柱的截面结构示意图。
图9为本发明一实施例中蚀刻后预埋柱的截面结构示意图。
图10为本发明一实施例中沉积形成第二介电层以及硬掩膜层的半导体截面结构示意图。
图11为本发明一实施例中图案化硬掩膜层的截面结构示意图。
图12为本发明一实施例中第一类型沟槽的截面结构示意图。
图13为本发明一实施例中第一类型沟槽的俯视结构示意图。
图14为本发明一实施例中第二类型沟槽的截面结构示意图。
图15为本发明一实施例中第二类型沟槽的俯视结构示意图。
图16为本发明一实施例中去除硬掩膜层和第三氧化层后的半导体截面结构示意图。
图17为本发明一实施例中第三类型沟槽的截面结构示意图。
图18为本发明一实施例中沉积形成预设接触柱和第二金属层的半导体截面结构示意图。
图19为本发明一实施例中半导体结构的示意图。
图中：10、下级金属层；20、上级金属层；30、接触柱；100、半导体层；101、衬底；102、半导体器件结构；201、第一蚀刻停止层；202、第一氧化层；203、第一介电层；204、布线沟槽；205、第一阻挡层；206、第一金属层；207、预埋柱；208、掩膜层；209、第二蚀刻停止层；210、第二氧化层；211、第二介电层；212、第三氧化层；2121、凹槽；213、硬掩膜层；214、第一类型沟槽；215、第二类型沟槽；216、第三类型沟槽；216a、上段沟槽；216b、下段沟槽；217、第二阻挡层；218、预设接触柱；219、第二金属层；300、第一光阻图案；301、第一蚀刻窗口；400、第二光阻图案；401、第二蚀刻窗口。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1和图2所示，在半导体制造的后段工艺中，在形成互连金属层时，多采用金属铜作为互连金属。铜本身导电性能优异，并且质地偏软。在本实施例中，互连金属层包括多个金属层和接触柱。以例如2层金属层为例，互连金属层包括下级金属层10和上级金属层20，其中下级金属层10和上级金属层20之间连接接触柱30。在后段工艺下，接触柱30形成在下级金属层10上。如图2所示，后段工艺会损伤下级金属层10的表面，在下级金属层10的表面造成损伤和凹陷。在形成接触柱30时，易出现空洞。并且，下级金属层10的凹陷处为后填充的金属，电阻和下级金属层10的原有区域出现电阻差别。本发明不限金属层的面积和金属层的层数。
请参阅图3所示，本发明提供了一种半导体结构的制造方法，首先提供一半导体层100。在本实施例中，半导体层100包括衬底101和半导体器件结构102，其中半导体器件结构102设置在衬底101上。其中衬底101例如为形成半导体结构的硅基材。衬底101可以包括基材以及设置在基材上方的硅层，基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体基板材料，硅层形成于基材上方。在本实施例中，可以在硅层中植入磷离子或砷离子，形成掺杂区，以形成半导体结构的源极或漏极区域。本发明并不限制衬底101的材料以及厚度。在本实施例中，衬底101可以是本征半导体，也可以在衬底101中注入离子，形成N型半导体或P型半导体，本发明对此不作具体限定。其中半导体器件结构102可以包括栅极结构和导电栓塞。其中栅极结构与源极和漏极，以及其他多种掺杂区可以形成半导体器件。其中半导体器件可以是场效应管（Field Effect Transistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET）、互补金属氧化物半导体（Complementary Metal OxideSemiconductor，CMOS）、绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（FighEfficiency Diode，HED）、定压二极管、高频二极管、发光二极管（Light-Emitting Diode，LED）、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（Light TriggeredThyristor，LTT）、晶闸管（Thyristor）、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（Photo Relay）或微处理器（Micro Processor）等半导体器件中的一种或几种。在本实施例中，通过中段工艺可以形成导电栓塞和半导体器件，其中导电栓塞为金属柱，且导电栓塞用于连接半导体器件和互连金属层，从而将半导体器件接入集成电路中。
请参阅图3和图4所示，在本发明一实施例中，在半导体层100上形成第一蚀刻停止层201，在第一蚀刻停止层201上形成第一氧化层202，在第一氧化层202上形成第一介电层203。在本实施例中，通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）等方式在半导体器件结构102上沉积硅碳氮（SiCN），形成第一蚀刻停止层201，以作为蚀刻时的停止层，避免蚀刻难以停止而损伤到位于第一蚀刻停止层201下的半导体结构。接着通过化学气相沉积在第一蚀刻停止层201上沉积氧化物，例如沉积氧化硅，形成第一氧化层202，以利于后续介电材料的附着。接着通过化学气相沉积在第一氧化层202上沉积高介电材料，形成第一介电层203。其中高介电材料可以是氧化铝、氧化锆和氧化镁组成的三元复合材料，以提升所形成半导体结构的电容。在本实施例中，第一介电层203的厚度大于第一氧化层202和第一蚀刻停止层201的厚度之和。并且，第一介电层203、第一氧化层202和第一蚀刻停止层201的厚度之和大于预备形成的金属层厚度。
请参阅图4和图5所示，在本发明一实施例中，蚀刻第一蚀刻停止层201、第一氧化层202和第一介电层203，形成布线沟槽204。在本实施例中，先在第一介电层203上设置第一光阻图案300。具体的，在第一介电层203上旋涂光刻胶，形成光阻层，并通过曝光蚀刻等方式图案化所述光阻层，形成第一光阻图案300。其中第一光阻图案300包括第一蚀刻窗口301。其中第一蚀刻窗口301与金属层的位置对应。并且第一蚀刻窗口301的宽度大于金属层的预设宽度。接着以第一光阻图案300为掩膜，蚀刻去除第一蚀刻窗口301下的第一介电层203、第一氧化层202和第一蚀刻停止层201，形成布线沟槽204。本发明不限定布线沟槽204的形状。如图5所示，布线沟槽204可以呈梯形。
请参阅图5至图7所示，在本发明一实施例中，在布线沟槽204中形成第一阻挡层205，并填充布线沟槽204，形成第一金属层206。在本实施例中，形成布线沟槽204后去除第一光阻图案300。通过物理气相沉积（Physical Vapor Deposition，PVD）在布线沟槽204的槽壁上和第一介电层203上沉积氮化钽，形成第一阻挡层205。接着通过溅镀或电镀等方式在布线沟槽204中积累金属材料，直到填满布线沟槽204，从而形成第一金属层206。其中填充布线沟槽204的金属材料可以是金属铜。在形成第一金属层206时，为保证填满布线沟槽204，可以溢出部分金属材料，从而在第一介电层203的表面也形成金属材料的覆盖层。接着可以通过化学机械抛光（Chemical Mechanical Polishing，CMP）去除第一介电层203上的第一阻挡层205和金属材料的多余覆盖层，仅保留位于布线沟槽204中的第一阻挡层205和第一金属层206，使第一金属层206和第一介电层203的表面齐平。需要说明的是，在本实施例中，第一金属层206设置在半导体器件结构102上，即第一金属层206为第一层金属层。在本发明的其他实施例中，第一金属层206可以任一层金属层。本发明提供的半导体制造方法也适用于顶层金属层的制造，可根据集成电路布线设计确定是否需要在金属层上设置接触柱。
请参阅图7至图9所示，在本发明一实施例中，形成第一金属层206后，在第一介电层203上和第一金属层206上形成层状的预埋柱207，接着蚀刻去除部分预埋柱207，形成截面呈柱状的预埋柱207。其中预埋柱207可以是非晶碳，且可以通过化学气相沉积的方法子第一介电层203上沉积层碳膜，从而形成预埋柱207。在本实施例中，预埋柱207的厚度大于接触柱的高度，以弥补制程损失。在本实施例中，在预埋柱207上形成掩膜层208，其中掩膜层208为氮化物，例如四氮化三硅。其中掩膜层208在第一金属层206上的正投影位于第一金属层206内，且具体的掩膜层208的位置与后续预备形成接触柱的位置一致。在小尺寸蚀刻时，蚀刻制程可能会导致关键尺寸偏大。而在本实施例中，蚀刻针对的是除去掩膜层208以外的区域，因此掩膜层208与预备形成的接触柱的宽度相等，仍旧能保证后续的关键尺寸精度。形成掩膜层208后，以第一介电层203表面作为蚀刻停止层，蚀刻去除未被掩膜层208覆盖的预埋柱207。在本实施例中，通过干法蚀刻去除预埋柱207，且干法蚀刻所使用的等离子气体为臭氧（O3）。
请参阅图9和图10所示，在本发明一实施例中，在蚀刻去除部分预埋柱207后，在第一介电层203上沉积第二蚀刻停止层209，在第二蚀刻停止层209上沉积第二氧化层210，在第二氧化层210上沉积第二介电层211。其中，通过化学气相沉积或等离子体增强化学气相沉积等方式在半导体器件结构102上沉积硅碳氮（SiCN），形成第二蚀刻停止层209，以避免后续氧化操作损伤到半导体器件结构102。接着通过化学气相沉积在第二蚀刻停止层209上沉积氧化物，例如沉积氧化硅，形成第二氧化层210。接着通过化学气相沉积在第二氧化层210上沉积高介电材料，形成第二介电层211。其中高介电材料可以是氧化铝、氧化锆和氧化镁组成的三元复合材料，以提升所形成半导体结构的电容。在本实施例中，第二介电层211的厚度大于第二氧化层210和第二蚀刻停止层209的厚度之和。其中沉积的第二蚀刻停止层209、第二氧化层210和第二介电层211将预埋柱207包裹。在形成第二蚀刻停止层209、第二氧化层210和第二介电层211前，可以在预埋柱207设置光阻层，以避免材料堆积在预埋柱207上。在本实施例中，第二蚀刻停止层209起到防止蚀刻制程中出现过度蚀刻的作用。第二氧化层210能够提升第二介电层211的附着性。
请参阅图9和图10所示，在本发明一实施例中，在形成第二介电层211后，接着在第二介电层211上沉积第三氧化层212，在第三氧化层212上沉积硬掩膜层213。其中，可以通过化学气相沉积形成第三氧化层212和硬掩膜层213。在本实施例中，第三氧化层212为氧化硅。硬掩膜层213为氮化钛（TiN）。其中第三氧化层212为粘性材料，有利于硬掩膜层213的附着，稳定硬掩膜层213的位置。硬掩膜层213则用作后续制程的掩膜结构。本实施例并不限定第三氧化层212和硬掩膜层213的厚度。
请参阅图10和图11所示，在本发明一实施例中，图案化硬掩膜层213，。在本实施例中，在硬掩膜层213上形成第二光阻图案400。具体的，在硬掩膜层213上旋涂光刻胶，形成光阻层，并通过曝光蚀刻等方式图案化所述光阻层，形成第二光阻图案400。其中，第二光阻图案400包括第二蚀刻窗口401。其中第二蚀刻窗口401的宽度和第一类型沟槽214的顶部宽度一致，第二蚀刻窗口401的位置与第一类型沟槽214的位置对应。以第二光阻图案400为掩膜结构，图案化硬掩膜层213。其中，第三氧化层212能够作为预防在图案化硬掩膜层213时发生过度蚀刻。如图11所示，在图案硬掩膜层213时，第三氧化层212上形成凹槽2121，本发明不限定凹槽2121的槽深。其中，图案化硬掩膜层213后，预埋柱207的顶部位于凹槽2121内和硬掩膜层213蚀刻后的空洞内。在本实施例中，通过干法蚀刻图案化硬掩膜层213，其中干法蚀刻所使用的气体为四氟化碳（CF4）或四氟化碳（CF4）和三氟甲烷（CHF3）的混合气体。
请参阅图11至图14所示，在本发明一实施例中，图案化硬掩膜层213后，以硬掩膜层213为掩膜，蚀刻第三氧化层212和第二介电层211，形成第一类型沟槽214。其中，图案化硬掩膜层213后，通过灰化工艺去除第二光阻图案400。接着以硬掩膜层213为掩膜结构，蚀刻第三氧化层212和第二介电层211。其中，蚀刻凹槽2121中剩余的第三氧化层212，并且蚀刻部分第二介电层211，形成第一类型沟槽214。其中，沿着靠近第一介电层203的方向，第一类型沟槽214的宽度逐渐减小，以利于在后续同步形成金属层和接触柱时，能避免在图形的拐角部出现空洞，并降低接触柱的成型难度。其中第一类型沟槽214的槽深小于第二介电层211的厚度，为后续形成接触柱留出足够空间。在本实施例中，第二介电层211的厚度和第一类型沟槽214的槽深的差值为接触柱的高度。如图12所示，形成第一类型沟槽214后，预埋柱207部分仍设置在半导体结构中，另一部分则裸露在外。且具体的，预埋柱207部分裸露在第一类型沟槽214内，部分裸露在第三氧化层212的空洞内，部分裸露在硬掩膜层213的空洞内。在本实施例中，例如第一金属层206上要形成的金属布线为方形，以此为例说明第一类型沟槽214的形状。其中部分预埋柱207设置在第一类型沟槽214内，因此第一类型沟槽214呈回字形，如图14所示。
请参阅图14至图16所示，在本发明一实施例中，形成第一类型沟槽214后，蚀刻预埋柱207至预埋柱207的顶部与第一类型沟槽214的槽底面齐平，并形成第二类型沟槽215。在本实施例中，通过臭氧（O3）蚀刻预埋柱207，直到预埋柱207的顶面与第一类型沟槽214的槽底面齐平。在蚀刻预埋柱207后，去除硬掩膜层213和第三氧化层212。具体的，通过干法蚀刻去除硬掩膜层213和第三氧化层212。其中干法蚀刻所使用的气体为四氟化碳（CF4）或四氟化碳（CF4）和三氟甲烷（CHF3）的混合气体。在本实施例中，第二类型沟槽215中无障碍物，且例如为方形。具体的，此时第二类型沟槽215的形状对应金属层的形状。如图15所示，其中虚线框对应的是蚀刻后预埋柱207的位置。在蚀刻预埋柱207后，预埋柱207的顶面裸露，且与第二类型沟槽215的底壁齐平。
请参阅图16和图17所示，在本发明一实施例中，在蚀刻预埋柱207后，去除预埋柱207。具体的，通过臭氧（O3）去除预埋柱207，形成第三类型沟槽216。其中第三类型沟槽216包括上段沟槽216a和下段沟槽216b。其中，上段沟槽216a与第二类型沟槽215的形状一致。下段沟槽216b与蚀刻后的预埋柱207的形状一致。其中上段沟槽216a和下段沟槽216b连通。在本实施例中，如图17所示，下段沟槽216b的侧壁为竖直壁面。其中，下段沟槽216b的宽度小于上段沟槽216a的宽度。沿着远离第一介电层203的方向，上段沟槽216a的宽度递增。其中通过臭氧移除预埋柱207时，臭氧与碳层发生反应产生二氧化碳气体，在这样的气体环境中，移除预埋柱207的过程不会撞击第一金属层206。因此第一金属层206的表面保持完整，既不会出现凹坑也不会出现溅射，第一金属层206的实际电阻和允许通过的电流都会更加符合预期设计。
请参阅图17至图19所示，在本发明一实施例中，在形成第三类型沟槽216后，在第三类型沟槽216中形成第二阻挡层217，并填充第三类型沟槽216，形成预设接触柱218和第二金属层219。在本实施例中，通过化学气相沉积第三类型沟槽216的槽壁上和第二介电层211上沉积氮化钛（TiN），形成第二阻挡层217，用于阻挡金属离子迁移至第二介电层211中。接着通过物理气相沉积金属材料，填充第三类型沟槽216，且为确保填满第三类型沟槽216，在第二介电层211上方也沉积部分金属材料，形成预设接触柱218和第二金属层219。接着通过化学机械抛光去除第二介电层211表面的第二阻挡层217和第二金属层219，并露出第二介电层211的表面。其中填充下段沟槽216b，形成预设接触柱218。填充上段沟槽216a，形成第二金属层219。在本实施例中，预设接触柱218和第二金属层219在同一沉积步骤中形成，减少了损伤性大的蚀刻制程。根据本发明提供的制造方法，能够形成多层金属层和多个连接不同金属层的接触柱，从而形成互连金属层。并且形成的互连金属层的电阻复合设计预期，通电性能稳定，形成的集成电路结构可靠性更高。
本发明提供了一种半导体结构及其制造方法，其中半导体结构包括：半导体层、第一金属层、第二介电层、第一类型沟槽、预埋柱和硬掩膜层。其中第一金属层与半导体层电性连接。第二介电层设置在第一金属层上。第一类型沟槽设置在第二介电层上，且第一类型沟槽在第一金属层上的正投影与第一金属层部分重合。预埋柱设置在第一金属层上，其中预埋柱的一端穿过第二介电层与第一金属层连接，预埋柱的另一端穿过第一类型沟槽并伸出第一类型沟槽。硬掩膜层设置在第二介电层上，其中硬掩膜层的顶面与预埋柱的顶面齐平，且硬掩膜层包括蚀刻窗口，蚀刻窗口与第一类型沟槽的槽口对应设置。本发明意想不到的技术效果在于，根据本发明提供的半导体结构在形成互连金属层时，能够避免在形成接触柱时损伤到底部的金属层表面，从而确保每一层金属层的电阻值符合集成电路设计，保障了集成电路的电流通量。并且根据本发明提供的半导体结构，能在同一步骤中形成接触柱和接触柱上的金属层，且既不会产生空洞也不会影响每层金属的形状。根据本发明提供的半导体结构的制造方法，能够保证不损伤到金属层的形状，也不会导致金属提前溅射到接触柱所在的槽壁上，还能提升后段工艺中形成互连金属层的制程效率。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种半导体结构，其特征在于，至少包括：
半导体层；
第一金属层，与所述半导体层电性连接；
第二介电层，设置在所述第一金属层上；
第一类型沟槽，设置在所述第二介电层上，所述第一类型沟槽在所述第一金属层上的正投影与所述第一金属层部分重合；
预埋柱，设置在所述第一金属层上，所述预埋柱的一端穿过所述第二介电层与所述第一金属层连接，所述预埋柱的另一端穿过所述第一类型沟槽并伸出所述第一类型沟槽；以及
硬掩膜层，设置在所述第二介电层上，所述硬掩膜层的顶面与所述预埋柱的顶面齐平，其中所述硬掩膜层包括蚀刻窗口，所述蚀刻窗口与所述第一类型沟槽的槽口对应设置。
2.根据权利要求1所述的一种半导体结构，其特征在于，所述半导体结构包括蚀刻停止层，所述蚀刻停止层设置在所述第二介电层和所述第一金属层之间，以及所述半导体层上。
3.根据权利要求1所述的一种半导体结构，其特征在于，所述半导体结构包括氧化层，所述氧化层设置在所述蚀刻停止层上，以及所述第二介电层和所述硬掩膜层之间。
4.根据权利要求1所述的一种半导体结构，其特征在于，沿着靠近所述半导体层的方向，所述第一类型沟槽的宽度递减。
5.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一半导体层，并在所述半导体层上形成第一金属层，其中所述第一金属层与所述半导体层电性连接；
形成预埋柱于所述第一金属层上；
形成第二介电层与所述第一金属层上；
形成硬掩膜层于所述第二介电层上，其中所述硬掩膜层包括蚀刻窗口；以及
刻蚀位于所述蚀刻窗口下的所述第二介电层，形成第一类型沟槽，其中所述第一类型沟槽在所述第一金属层上的正投影与所述第一金属层部分重合；
其中，在形成所述第一类型沟槽时，保留所述预埋柱，所述预埋柱的一端穿过所述第二介电层与所述第一金属层连接，所述预埋柱的另一端穿过所述第一类型沟槽并伸出所述第一类型沟槽。
6.根据权利要求5所述的一种半导体结构的制造方法，其特征在于，在形成所述硬掩膜层前，形成氧化层于所述第二介电层上。
7.根据权利要求6所述的一种半导体结构的制造方法，其特征在于，形成所述硬掩膜层的步骤包括：蚀刻所述硬掩膜层和部分所述氧化层，形成蚀刻窗口。
8.根据权利要求5所述的一种半导体结构的制造方法，其特征在于，形成所述第一类型沟槽后，以所述第一类型沟槽的槽底面为蚀刻停止面，蚀刻部分所述预埋柱，形成第二类型沟槽。
9.根据权利要求8所述的一种半导体结构的制造方法，其特征在于，在形成所述第二类型沟槽后，去除所述预埋柱，形成第三类型沟槽于所述第二介质层中，其中所述第三类型沟槽延伸至所述第一金属层的表面。
10.根据权利要求9所述的一种半导体结构的制造方法，其特征在于，在形成所述第三类型沟槽后，填充所述第三类型沟槽，同步形成预设接触柱和第二金属层。
11.根据权利要求10所述的一种半导体结构的制造方法，其特征在于，在形成所述预设接触柱和所述第二金属层前，形成阻挡层于所述第三类型沟槽的槽壁上。
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