CN114927464A - 半导体互连结构及其制造方法 - Google Patents

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CN114927464A CN202210546633.7A CN202210546633A CN114927464A CN 114927464 A CN114927464 A CN 114927464A CN 202210546633 A CN202210546633 A CN 202210546633A CN 114927464 A CN114927464 A CN 114927464A
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Abstract

本发明提供一种半导体互连结构及其制造方法，属于半导体集成电路制造领域。本发明的制造方法包括：提供半导体衬底；在半导体衬底上形成第一电介质层以及多条导线，多条导线形成在第一电介质层之间；在每条导线的顶部形成光掩模图案，光掩模图案的沿第二方向的宽度大于导线的宽度；以光掩模图案为掩模，刻蚀导线的未被光掩模图案覆盖的部分至深度D，从而形成多个沟槽；去除光掩模，并在多个沟槽中随形填充第二电介质材料，从而形成第二电介质层；在导线的凸起部的顶部形成金属垫片，金属垫片的沿第二方向的宽度大于导线的宽度。本发明的制造方法工艺简单，并且所形成的连接结构阵列密度高，连结可靠性高。

Description

半导体互连结构及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，尤其涉及一种半导体互连结构及其制造方法。
背景技术
随着半导体集成电路制造技术的不断发展，集成度不断提高，集成电路中的导线或金属线的线宽和线间距也不断减小。这使得导线或金属线之间的互连结构的接触可靠性降低，给半导体集成电路的制造带来了很大的挑战。特别是对于高密度阵列中的相互交叉的导线，例如，多晶硅、金属线等，当线宽和线间距小于30nm的时候，这种情况尤其突出。导线与通孔的错位会造成连结接触可靠性降低，导致互连结构短路、断路或者接触不良，并最终导致芯片的功能故障，以及长期可靠性降低等问题。
如图14所示，在现有成熟技术中，当阵列中的相互交叉的导线线宽较宽，足够覆盖连结通孔，能够确保不受制程中引入的诸如关键尺寸(Critical Dimension，CD)和对准精度的变化的影响时，连结通孔93通常可以被直接放置于上层导线91和下层导线92之间。当阵列中的相互交叉的导线线宽较窄，不足以覆盖连结通孔时，还可以将需要互连的上层导线91和下层导线92引到高密度阵列之外，将连结通孔94放置于有着更大接触面积的上层导线91垫片和下层导线92垫片之间。这样可以有效增大连结接触面积，提高连结通孔可靠性。但是这种方法会产生高密度阵列以外的额外设计面积。上层导线91和下层导线92可以是本领域专业技术人员所了解的通常的后端金属线(例如M1，M2，M3等)，也可以是通常的前端硅和多晶硅等非金属导线。
在另一种现有技术中，美国专利US11244853B2公开了另一种半导体互连结构的制造方法。如图15至图18所示。可以先将多条已形成的金属线32顶部刻蚀掉一部分以此形成沟槽34，然后将沟槽34用电介质材料24B填充。接着通过业界熟知的例如铜制程之双层镶嵌(Dual-damascene)互连结构制程，形成互连结通孔42和顶层金属沟槽44，最后在需要互连的金属线32顶部填充金属32’并进行化学机械研磨(Chemical Mechanical Polish，CMP)。从而在底部通过互连结通孔42将需要互连的金属线32与顶部金属32’自行对准互连。从而减少连结通孔与导线间由制程引入的可能错位，提高互连结构的可靠性。
发明内容
本发明旨在提供另一种制造工艺简单，并且连接可靠性高的半导体互连结构及其制造方法。应用于高密度阵列的导线连结中，无需占用额外设计面积。
为解决上述问题，本发明提供另一种半导体互连结构的制造方法，包括：提供半导体衬底；在所述半导体衬底上形成第一电介质层以及多条导线，所述多条导线沿平行于所述半导体衬底的表面的第一方向延伸，所述多条导线形成在所述第一电介质层之间，所述第一电介质层的顶部与所述多条导线的顶部平齐；在每条所述导线的顶部形成光掩模；以所述光掩模为掩模，刻蚀所述导线的未被所述光掩模覆盖的部分至深度D，从而形成多个沟槽；去除所述光掩模，随后在所述多个沟槽中随形填充第二电介质材料，从而形成第二电介质层，所述第二电介质层的顶部与所述导线的未被刻蚀的凸起部的顶部，以及所述第一电介质层的顶部平齐；以及在每条所述导线的凸起部的顶部形成金属垫片，所述金属垫片的顶部与所述多条导线所组成的阵列之外的其他线路相连接，所述金属垫片的沿第二方向的宽度大于所述导线的宽度，所述第二方向平行于所述半导体衬底的表面，且垂直于所述第一方向。
本发明还提供一种半导体互连结构，其特征在于，包括：半导体衬底；形成在所述半导体衬底上的第一电介质层以及多条导线，所述多条导线沿平行于所述半导体衬底的表面的第一方向延伸，所述多条导线形成在所述第一电介质层之间，所述第一电介质层的顶部与所述多条导线的顶部平齐，每条所述导线的上部形成有沟槽，所述沟槽中填充有第二电介质层，所述第二电介质层的顶部与所述多条导线上部的未形成所述沟槽处的凸起部的顶部，以及所述第一电介质层的顶部平齐；以及形成在每条所述导线的凸起部的顶部的金属垫片，所述金属垫片的顶部与所述多条导线所组成的阵列之外的其他线路相连接，所述金属垫片的沿第二方向的宽度大于所述导线的宽度，所述第二方向平行于所述半导体衬底的表面，且垂直于所述第一方向。
本发明的半导体互连结构及其制造方法工艺简单，并且所形成的连接结构阵列密度高，连结可靠性高。
附图说明
图1是本发明的半导体互连结构的制造方法的流程示意图；
图2是本发明的半导体互连结构的俯视示意图；
图3是沿图2中A-A'方向的截面图；
图4是沿图2中B-B'方向的截面图；
图5是本发明的半导体互连结构的另一实施实例的俯视示意图；
图6是刻蚀步骤后的半导体互连结构的沿A-A'方向的截面图；
图7是刻蚀步骤后的半导体互连结构的沿B-B'方向的截面图；
图8是电介质化学机械研磨CMP步骤后的半导体互连结构的沿A-A'方向的截面图；
图9是电介质化学机械研磨CMP步骤后的半导体互连结构的沿B-B'方向的截面图；
图10是电介质化学机械研磨CMP步骤后的半导体互连结构的俯视示意图；
图11是形成金属垫片步骤后的半导体互连结构的沿A-A'方向的截面图；
图12是形成金属垫片步骤后的半导体互连结构的沿B-B'方向的截面图；
图13是形成金属垫片步骤后的半导体互连结构的俯视示意图；
图14是一种现有技术的半导体互连结构的示意图；
图15至图18是另一种现有技术的制造半导体互连结构的特定几个工艺阶段的示意图。
符号说明
10 半导体衬底
11 第一电介质层
11a 第二电介质层
12 导线
12a 凸起部
13 光掩模
14 沟槽
15 金属垫片
24B 电介质材料
32 金属线
32’ 金属
34 沟槽
42 互连接通孔
44 顶层金属沟槽
91 上层导线
92 下层导线
93 一种连结通孔
94 另一种连结通孔
具体实施方式
图1是本发明的半导体互连结构的制造方法的流程示意图。图2是本发明的半导体互连结构的俯视示意图。图3是沿图2中A-A'的截面图。图4是沿图2中B-B’的截面图。如图1至图4所示，在步骤S001中，提供半导体衬底10。该半导体衬底10可以是硅或玻璃衬底。当然，也可以使用其他诸如而不限于绝缘体上硅(SOI)，SiC(碳化硅)，GaN(氮化镓)，GaAs(砷化镓)等半导体衬底材料。
在步骤S002中，在半导体衬底10上形成第一电介质层11以及多条导线12，多条导线12沿平行于半导体衬底10的表面的第一方向延伸，多条导线12形成在第一电介质层11之间，第一电介质层11的顶部与多条导线12的顶部平齐。
在本实施实例中，第一方向是图2中的Y方向。多条导线12的材料可以是金属或者其他非金属导体，诸如而不限于铜，钨，铝，硅及多晶硅等导体材料。第一电介质层11的材料可以是任何本领域专业技术人员通常了解的适合的材料，例如二氧化硅，氮化硅，掺杂氮的碳化硅，和低介电常数的其他电介质材料。低介电常数的电介质材料可以是适合填充纳米量级沟槽的低介电常数的电介质，例如而不限于有机硅酸盐玻璃(Organo-silicateGlass，OSG)，掺氟二氧化硅，掺氮二氧化硅，多孔二氧化硅，以及旋涂型有机聚合物电介质(Spin-on Organic Polymeric Dielectrics，SiLK)等。
可以采用任何本领域专业技术人员通常了解的适合的方式形成第一电介质层11以及多条导线12。例如，在其中一个实施实例中，可以先在半导体衬底10上利用低压化学气相沉积(LPCVD)，或者等离子体增强化学气相沉积(PECVD)等常规电介质镀膜工艺镀膜第一电介质层11。然后在第一电介质层11上形成光掩模图案，再利用光掩模图案干法刻蚀第一电介质层11形成多个沟槽，然后在形成的多个沟槽中回填金属材料，直至金属材料覆盖第一电介质层11的顶部，最后进行金属材料的化学机械研磨(Chemical Mechanical Polish，CMP)，使金属材料的顶部平坦化，直至第一电介质层11的顶部从金属材料的顶部露出，从而最终形成多条导线12。
在其他实施实例中，也可以先在半导体衬底10上利用等离子体增强化学气相沉积(PECVD)，或者离子溅射(Sputtering)等常规金属镀膜工艺镀膜金属层。然后在金属层上形成光掩模图案，再利用光掩模图案干法刻蚀金属层，从而形成多条导线12。然后在多条导线12之间填充电介质材料，直至电介质材料覆盖多条导线12的顶部。最后进行电介质材料的化学机械研磨(Chemical Mechanical Polish，CMP)。使电介质材料的顶部平坦化，直至多条导线12的顶部从电介质材料的顶部露出，从而形成第一电介质层11。
在步骤S003中，在每条导线12的顶部形成光掩模13。光掩模13可以是光刻胶，也可以是本领域专业技术人员通常了解的常用硬掩模(Hardmask，HM)材料，例如而不限于氮化钛(TiN)，氮化硅(Si3N4)和氮氧化硅(SiON)及其可能的多层组合。可以采用任何适合的本领域专业技术人员通常了解的方式形成光掩模13，例如光刻曝光光刻胶，或是先光刻曝光光刻胶再干法刻蚀硬掩模。光掩模13在图4中Y方向的长度可由设计连结电阻大小决定。增加光掩模13在Y方向的长度可以增加连结通孔的接触面积，以减小接触电阻从而改善良率和连结可靠性。
在本实施实例中，光掩模13是按照规则方式如图2所示排列的。但本发明并不局限于此。在其他实施实例中，光掩模13也可以按照不规则的方式排列，例如图5所示的方式。只要保证每条需要与上层导线连接且不需要和其他导线12相互连接的导线12的顶部都设置有一个光掩模13，且各光掩模13彼此不会形成接触即可。为了继续增加每条导线12的连结可靠性和接触面积，光掩模13还可以在每条导线12的第一方向Y方向上重复，形成对每条导线12的重复连结结构。如图5所示，可以在同一条导线12的顶部沿Y方向形成多个光掩模13。
优选的，每个光掩模13的沿第二方向X方向的宽度大于每条导线12的宽度，每个光掩模13在半导体衬底10的表面的方向上的投影，在第二方向X方向上覆盖且只覆盖一条导线12。
如图2所示，光掩模13在X方向上的宽度大于导线12的宽度。这样可以更容易的实现光掩模13和导线12在图3中的X方向上的对准，使光掩模13的投影能够完全覆盖且只覆盖一条导线12。但是光掩模13的宽度又不能过大，光掩模13的投影不能覆盖到相邻的其他导线12。
图6是刻蚀步骤后的半导体互连结构的沿A-A'方向的截面图。图7是刻蚀步骤后的半导体互连结构的沿B-B'方向的截面图。如图1、图6和图7所示，在步骤S004中，以光掩模13为掩模，刻蚀导线12的未被光掩模13覆盖的部分至深度D，从而形成多个沟槽14。可以采用任何适合的本领域专业技术人员通常了解的方式进行刻蚀，例如而不限于含有氯气，六氟化硫等气体的针对金属材料的干法刻蚀和含有硝酸和磷酸等的针对金属材料的湿法刻蚀。在一个可能的具体实施实例中，深度D可在50nm-100nm等范围。这样可以更有利于后续工艺步骤中的电介质材料的随形填充，不会在填充的过程中形成孔洞缝隙。但本发明不限于此，在其他实施实例中，深度D也可以在其他符合具体工艺要求的深度范围，只要不影响后续步骤中的电介质材料的随形填充即可。
图8是电介质化学机械研磨CMP步骤后的半导体互连结构的沿A-A'方向的截面图。图9是电介质化学机械研磨CMP步骤后的半导体互连结构的沿B-B'方向的截面图。图10是电介质化学机械研磨CMP步骤后的半导体互连结构的俯视示意图。如图1、图8、图9和图10所示，在步骤S005中，去除光掩模13，并在多个沟槽14中随形填充第二电介质材料，从而形成第二电介质层11a。第二电介质层11a的顶部与导线12的未被刻蚀的凸起部12a的顶部，以及第一电介质层11的顶部平齐。
可以采用任何本领域专业技术人员通常了解的适合方式去除光掩模13，例如而不限于利用氧气的等离子体干法刻蚀和含有有机溶剂的湿法刻蚀。可以采用任何本领域专业技术人员通常了解的适合方法填充第二电介质材料，例如而不限于等离子体增强化学气相沉积(PECVD)和离子溅射(Sputtering)等镀膜方法。第二电介质材料可以采用任何本领域专业技术人员通常了解的材料，例如而不限于二氧化硅，氮化硅，掺杂氮的碳化硅，和低介电常数的其他电介质材料。第二电介质材料可以是与第一电介质层11相同或不同的电介质材料。
在多个沟槽14中填充第二电介质材料，直至第二电介质材料覆盖导线12的凸起部12a和第一电介质层11的顶部，然后采用化学机械研磨(CMP)方法使第二电介质材料的顶部平坦化，直至导线12的凸起部12a和第一电介质层11的顶部从第二电介质材料的顶部露出，从而形成第二电介质层11a，第二电介质层11a的顶部与导线12的凸起部12a和第一电介质层11的顶部平齐。
图11是形成金属垫片步骤后的半导体互连结构的沿A-A'方向的截面图。图12是形成金属垫片步骤后的半导体互连结构的沿B-B'方向的截面图。图13是形成金属垫片步骤后的半导体互连结构的俯视示意图。如图1、图11、图12和图13所示，在步骤S006中，在导线12的凸起部12a的顶部形成金属垫片15，金属垫片15即可形成对微小线宽密集阵列中导线12的连结，并可方便与多条导线12所组成的阵列之外的其他线路相连接，金属垫片15沿第二方向X方向的宽度通常大于导线12的宽度。金属垫片15在图12中的沿第一方向Y方向的长度通常大于导线12的凸起部12a在Y方向的宽度，可以形成可靠的接触面积。
可以采用本领域专业技术人员通常了解的任何适合的方法形成金属垫片15。其中的一个可能的实施实例可以是，例如而不限于，先在第一电介质层11、第二电介质层11a和导线12的凸起部12a的顶部利用离子溅射(Sputtering)的制程镀膜形成金属层，然后在金属层上形成光掩模图案，再利用光掩模图案干法刻蚀或者湿法刻蚀金属层，从而得到金属垫片15。这一方法中的金属层可以是例如而不限于氮化钛(TiN)，钨和铝等金属。其中的另一个可能的实施实例还可以是，例如而不限于，先在第一电介质层11、第二电介质层11a和导线12的凸起部12a的顶部使用等离子体增强化学气相沉积(PECVD)镀膜形成一层新电介质层(未示出)，然后在新电介质层上形成光掩模图案，接着利用光掩模图案干法刻蚀或者湿法刻蚀新电介质层，然后清除光掩模，最后再回填金属层并进行金属层的化学机械研磨(CMP)，从而最终形成金属垫片15。这一方法中的金属层可以是例如而不限于铜等金属。
金属垫片15的顶部可以用来连接阵列外线路的其他导线和上层导线(未示出)，从而形成互连结构，使每条导线12都能与阵列外线路导线连接。如图11所示，金属垫片15在X方向上的宽度大于导线12的宽度。这样使得阵列之外的其他线路的导线通过金属垫片15与导线12形成连结的接触面积更大，减小接触电阻，从而提高了连结接触的可靠性。
优选地，金属垫片15的沿第一方向Y方向的长度大于阵列之外的其他线路的导线的沿第一方向Y方向的宽度。这样可以使导线12通过金属垫片15与阵列之外的其他线路的上层导线的接触面积更大，减小接触电阻，从而提高了连结接触的可靠性。
优选地，金属垫片15的沿第一方向Y方向的长度大于导线12的凸起部12a的沿第一方向Y方向的长度。这样在利用光掩模图案刻蚀金属层从而得到金属垫片15的步骤中，还可以避免刻蚀到金属垫片15下面的导线12的凸起部12a。
如图11-图13所示，采用本发明的制造方法制造的半导体互连结构包括：半导体衬底10；形成在半导体衬底10上的第一电介质层11以及多条导线12，多条导线12沿平行于半导体衬底10的表面的第一方向延伸，多条导线12形成在第一电介质层11之间，第一电介质层11的顶部与多条导线12的顶部平齐，每条导线12的上部形成有沟槽14，沟槽14中填充有第二电介质层11a，第二电介质层11a的顶部与多条导线12上部的未形成沟槽14处的凸起部12a的顶部，以及第一电介质层11的顶部平齐；形成在每条导线12的凸起部12a顶部的金属垫片15，金属垫片15的顶部与多条导线12所组成的阵列之外的其他线路相连接，金属垫片15的沿第二方向的宽度大于导线12的宽度，第二方向平行于半导体衬底10的表面，且垂直于第一方向。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域专业技术人员，在不脱离本发明的精神和范围内，可能作各种需要的更改与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (8)

1.一种半导体互连结构的制造方法，其特征在于，包括：
提供半导体衬底(10)；
在所述半导体衬底(10)上形成第一电介质层(11)以及多条导线(12)，所述多条导线(12)沿平行于所述半导体衬底(10)的表面的第一方向延伸，所述多条导线(12)形成在所述第一电介质层(11)之间，所述第一电介质层(11)的顶部与所述多条导线(12)的顶部平齐；
在每条所述导线(12)的顶部形成光掩模(13)；
以所述光掩模(13)为掩模，刻蚀所述导线(12)的未被所述光掩模(13)覆盖的部分至深度D，从而形成多个沟槽(14)；
去除所述光掩模(13)，并在所述多个沟槽(14)中随形填充第二电介质材料，从而形成第二电介质层(11a)，所述第二电介质层(11a)的顶部与所述导线(12)的未被刻蚀的凸起部(12a)的顶部，以及所述第一电介质层(11)的顶部平齐；以及
在每条所述导线(12)的凸起部(12a)的顶部形成金属垫片(15)，所述金属垫片(15)的顶部与所述多条导线(12)所组成的阵列之外的其他线路相连接，所述金属垫片(15)的沿第二方向的宽度大于所述导线(12)的宽度，所述第二方向平行于所述半导体衬底(10)的表面，且垂直于所述第一方向。
2.如权利要求1所述的制造方法，其特征在于，所述光掩模(13)的沿所述第二方向的宽度大于所述导线(12)的宽度，每个所述光掩模(13)在所述半导体衬底(10)的表面的方向上的投影，在所述第二方向上覆盖且只覆盖一条所述导线(12)。
3.如权利要求1所述的制造方法，其特征在于，在同一条所述导线(12)的顶部沿所述第一方向形成多个所述光掩模(13)。
4.如权利要求1所述的制造方法，其特征在于，所述金属垫片(15)的沿所述第一方向的长度大于所述阵列之外的其他线路的导线的沿所述第一方向的宽度。
5.如权利要求1所述的制造方法，其特征在于，所述金属垫片(15)的沿所述第一方向的长度大于所述导线(12)的凸起部(12a)的沿所述第一方向的长度。
6.一种半导体互连结构，其特征在于，包括：
半导体衬底(10)；
形成在所述半导体衬底(10)上的第一电介质层(11)以及多条导线(12)，所述多条导线(12)沿平行于所述半导体衬底(10)的表面的第一方向延伸，所述多条导线(12)形成在所述第一电介质层(11)之间，所述第一电介质层(11)的顶部与所述多条导线(12)的顶部平齐，每条所述导线(12)的上部形成有沟槽(14)，所述沟槽(14)中填充有第二电介质层(11a)，所述第二电介质层(11a)的顶部与所述多条导线(12)上部的未形成所述沟槽(14)处的凸起部(12a)的顶部，以及所述第一电介质层(11)的顶部平齐；以及
形成在每条所述导线(12)的凸起部(12a)顶部的金属垫片(15)，所述金属垫片(15)的顶部与所述多条导线(12)所组成的阵列之外的其他线路相连接，所述金属垫片(15)的沿第二方向的宽度大于所述导线(12)的宽度，所述第二方向平行于所述半导体衬底(10)的表面，且垂直于所述第一方向。
7.如权利要求6所述的半导体互连结构，其特征在于，所述金属垫片(15)的沿所述第一方向的长度大于所述阵列之外的其他线路的导线的沿所述第一方向的宽度。
8.如权利要求6所述的半导体互连结构，其特征在于，所述金属垫片(15)的沿所述第一方向的长度大于所述导线(12)的凸起部(12a)的沿所述第一方向的长度。
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CN117410269A (zh) * 2023-12-15 2024-01-16 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法
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