CN117410321B - 一种半导体结构及其制造方法 - Google Patents
一种半导体结构及其制造方法 Download PDFInfo
- Publication number
- CN117410321B CN117410321B CN202311722569.4A CN202311722569A CN117410321B CN 117410321 B CN117410321 B CN 117410321B CN 202311722569 A CN202311722569 A CN 202311722569A CN 117410321 B CN117410321 B CN 117410321B
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- oxide layer
- protective
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 375
- 239000000758 substrate Substances 0.000 claims abstract description 113
- 238000005530 etching Methods 0.000 claims abstract description 104
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 42
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 42
- 239000003990 capacitor Substances 0.000 claims abstract description 36
- 230000004888 barrier function Effects 0.000 claims abstract description 29
- 239000002344 surface layer Substances 0.000 claims abstract description 12
- 230000001681 protective effect Effects 0.000 claims description 71
- 150000004767 nitrides Chemical class 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 19
- 239000011241 protective layer Substances 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000005121 nitriding Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 58
- 229920005591 polysilicon Polymers 0.000 description 58
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 14
- 239000007789 gas Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000000151 deposition Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- -1 phosphorus ions Chemical class 0.000 description 8
- 239000000126 substance Substances 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000007769 metal material Substances 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910010093 LiAlO Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- YQNQTEBHHUSESQ-UHFFFAOYSA-N lithium aluminate Chemical compound [Li+].[O-][Al]=O YQNQTEBHHUSESQ-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种半导体结构及其制造方法，所述半导体结构至少包括：衬底；栅极结构，设置在衬底上；侧墙结构，设置在衬底上，且侧墙结构连接于栅极结构的侧壁；电容氧化层，覆盖在部分栅极结构上、部分衬底上和侧墙结构上，且电容氧化层位于栅极结构的一侧；刻蚀阻挡层，覆盖部分栅极结构和部分衬底，且刻蚀阻挡层位于衬底和电容氧化层之间，以及栅极结构和电容氧化层之间；以及金属硅化物，设置于衬底的表层、栅极结构的表层和电容氧化层上。本发明提供了一种半导体结构及其制造方法，能够提升半导体设备的电学性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
在半导体集成电路设计中，根据不同的功能需求，同一衬底上可以同时设置不同间距的栅极结构。而在形成栅极侧墙时，栅极的多层侧墙结构涉及到多次沉积和蚀刻的过程。在形成栅极侧墙时，难以平衡不同宽度的蚀刻窗口的蚀刻速率。并且，由于栅极结构间距的不同以及工艺原因，在形成栅极侧墙时，衬底上容易出现残留或是损伤。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，能够提升半导体设备的电学性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构，至少包括：
衬底；
栅极结构，设置在所述衬底上；
侧墙结构，设置在所述衬底上，且所述侧墙结构连接于所述栅极结构的侧壁；
电容氧化层，覆盖在部分所述栅极结构上、部分所述衬底上和所述侧墙结构上，且所述电容氧化层位于所述栅极结构的一侧；
刻蚀阻挡层，覆盖部分所述栅极结构和部分所述衬底，且所述刻蚀阻挡层位于所述衬底和所述电容氧化层之间，以及所述栅极结构和所述电容氧化层之间；以及
金属硅化物，设置于所述衬底的表层、所述栅极结构的表层和所述电容氧化层上。
在本发明一实施例中，所述侧墙结构包括保护氧化层，所述保护氧化层贴覆在所述栅极结构的侧壁上和所述衬底上。
在本发明一实施例中，所述侧墙结构包括保护氮化层，所述保护氮化层贴覆在所述保护氧化层的表面。
在本发明一实施例中，所述刻蚀阻挡层设置在所述电容氧化层和所述衬底之间、所述电容氧化层和所述侧墙结构之间，以及所述栅极结构和所述电容氧化层之间。
在本发明一实施例中，所述半导体结构包括保护层，所述保护层覆盖在所述栅极结构上、所述侧墙结构上和所述衬底上。
本发明提供了一种半导体结构的制造方法，包括以下步骤：
提供一衬底，并在所述衬底上形成栅极结构；
在所述衬底上形成侧墙结构，所述侧墙结构连接于所述栅极结构的侧壁；
在部分所述栅极结构和部分所述衬底上形成刻蚀阻挡层；
在部分所述栅极结构上、部分所述衬底上和所述侧墙结构上形成电容氧化层，且所述电容氧化层位于所述栅极结构的一侧，其中，所述刻蚀阻挡层位于所述衬底和所述电容氧化层之间，以及所述栅极结构和所述电容氧化层之间；以及
在所述衬底的表层、所述栅极结构的表层和所述电容氧化层上形成金属硅化物。
在本发明一实施例中，形成所述侧墙的结构的步骤包括：
形成保护氧化层于所述栅极结构上和所述衬底上；
形成保护氮化层于所述保护氧化层上；以及
蚀刻部分所述保护氮化层和部分所述保护氧化层，形成所述侧墙结构。
在本发明一实施例中，在蚀刻所述保护氮化层和所述保护氧化层时，保留位于所述栅极结构侧部的所述保护氮化层，并露出位于所述栅极结构顶部的所述保护氧化层。
在本发明一实施例中，形成所述侧墙结构后，依次对所述保护氧化层进行氮化处理和退火，形成所述刻蚀阻挡层。
在本发明一实施例中，在蚀刻所述保护氮化层和所述保护氧化层时，保留位于所述衬底上且被所述保护氮化层覆盖的所述保护氧化层，以及位于所述栅极结构侧部的所述保护氧化层。
在本发明一实施例中，在形成所述侧墙结构后，在所述侧墙结构和所述衬底上沉积形成所述刻蚀阻挡层。
如上所述，本发明提供了一种半导体结构及其制造方法，本发明意想不到的技术效果是：能够提升对电荷的存储能力，减少电荷逃逸的可能性，具有较好的电子保持能力。并且根据本发明提供的半导体结构所形成的存储设备，可靠度更高，失效可能降低。根据本发明提供的半导体结构及其制造方法，不受到栅极间距的影响以及蚀刻窗口宽度不同的影响，在形成半导体结构时，既能做到无材料残留又能保证不损伤工作区，因此本发明提供的半导体结构及其制造方法，制程良率高，可以形成高质量的栅极侧墙，并且半导体结构电学效能好。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中衬底和多晶硅层的结构示意图。
图2为本发明一实施例中沉积保护氧化层和保护氮化层的结构示意图。
图3为本发明一实施例中保护氮化层蚀刻后的结构示意图。
图4为本发明一实施例中对刻蚀阻挡层的结构示意图。
图5为本发明一实施例中电容氧化层、第二多晶硅层以及光阻层的结构示意图。
图6为本发明一实施例中蚀刻去除第二多晶硅层的结构示意图。
图7为本发明一实施例中蚀刻去除电容氧化层的结构示意图。
图8为本发明一实施例中蚀刻去除刻蚀阻挡层的结构示意图。
图9为本发明一实施例中形成金属硅化物的结构示意图。
图10为本发明一实施例中不同宽度蚀刻窗口的蚀刻结果。
图11为本发明另一实施例中不同宽度蚀刻窗口的蚀刻结果。
图12为本发明一实施例中形成保护层和介质层的结构示意图。
图13为本发明一实施例中的半导体结构示意图。
图14为本发明另一实施例中蚀刻保护氮化层后的侧墙结构示意图。
图15为本发明另一实施例中形成刻蚀阻挡层和第二多晶硅层的结构示意图。
图16为本发明另一实施例中蚀刻去除部分第二多晶硅层的结构示意图。
图17为本发明另一实施例中蚀刻去除部分电容氧化层的结构示意图。
图18为本发明另一实施例中蚀刻去除刻蚀阻挡层的结构示意图。
图19为本发明另一实施例中形成金属硅化物的结构示意图。
图20为本发明另一实施例中形成保护层和介质层的结构示意图。
图21为本发明另一实施例中的半导体结构示意图。
图中：100、衬底；101、衬底氧化层；102、第一多晶硅层；103、源极掺杂区；104、漏极掺杂区；200、栅极结构；201、保护氧化层；202、保护氮化层；203、刻蚀阻挡层；204、电容氧化层；205、第二多晶硅层；206、光阻层；300、侧墙结构；400、金属硅化物；500、保护层；600、介质层；700、接触柱。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在半导体集成电路的设计中，半导体基板上可以设置相同的半导体器件，也可以设置多种不同的半导体器件。具体的，可以在半导体基板上设置场效应管（Field EffectTransistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary MetalOxide Semiconductor，CMOS）、绝缘栅双极型晶体管（Insulated Gate BipolarTransistor，IGBT）、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管（Light-EmittingDiode，LED）、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（LightTriggered Thyristor，LTT）、晶闸管（Thyristor）、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（PhotoRelay）或微处理器（Micro Processor）等半导体器件中的一种或几种。在本实施例中，半导体基板上的半导体器件可以是横向扩散金属氧化物半导体（Laterally Diffused MetalOxide Semiconductor，LDMOS）。在本实施例中，例如PMOS器件区域和NMOS器件区域上的栅极间距不同。而根据本发明提供的半导体结构及其制造方法，能够提升对上述半导体器件的形成质良率和工艺效率。
请参阅图1所示，本发明提供了一种半导体结构的制造方法，首先提供一衬底100，并在衬底100上形成衬底氧化层101和第一多晶硅层102。在本实施例中，衬底100例如为形成半导体结构的硅基材。并且，衬底100可以包括基材以及设置在基材上方的硅层，其中基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体基板材料，而硅层形成于基材上方。在本实施例中，可以在硅层中植入磷离子或砷离子，形成不同类型的半导体，例如N型半导体或P型半导体。本申请并不限制衬底100的材料以及厚度。接着，通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）等方式在衬底100上沉积氧化硅，形成衬底氧化层101。并接着通过化学气相沉积在衬底氧化层101上沉积多晶硅材料，形成第一多晶硅层102。在本实施例中，第一多晶硅层102的厚度为例如1500埃~2500埃。
请参阅图1和图2所示，在本发明一实施例中，在形成第一多晶硅层102后，蚀刻衬底氧化层101和第一多晶硅层102，形成栅极结构200，并接着在栅极结构200和衬底100上形成保护氧化层201，在保护氧化层201上形成保护氮化层202。在本实施例中，通过化学气相沉积在衬底100的表面和栅极结构200的表面沉积氧化硅，形成保护氧化层201。其中保护氧化层201的厚度为例如150埃~300埃。接着，通过化学气相沉积在保护氧化层201上沉积氮化硅，形成保护氮化层202。其中，保护氮化层202的厚度为例如300埃~1500埃。在本实施例中，保护氧化层201覆盖栅极结构200和衬底100的表面。
请参阅图2和图3所示，在本发明一实施例中，在形成保护氮化层202后，蚀刻部分保护氮化层202，保留位于第一多晶硅层102侧部的保护氮化层202。在本实施例中，通过等离子气体去除部分保护氮化层202，保留位于栅极结构20侧部的保护氮化层202。在本实施例中，蚀刻后的保护氮化层202可以是如图3所示的梯形。在本发明的其他实施例中，蚀刻后的保护氮化层202也可以是三角形。本发明对此不作限定。在本实施例中，蚀刻保护氮化层202时，等离子气体对保护氮化层202和保护氧化层201的蚀刻选择比为例如8:1~100:1。且具体的，在本实施例中，蚀刻保护氮化层202的等离子气体可以是四氟甲烷（CF4）、三氟甲烷（CHF3）和（CO）的混合气体。在对保护氮化层202进行蚀刻的步骤中，部分保护氧化层201也会被蚀刻。因此覆盖在衬底100表面的保护氧化层201厚度降低，且被减薄的保护氧化层201的厚度为例如100埃~250埃。
请参阅图3和图4所示，在本发明一实施例中，在去除部分保护氮化层202后，对衬底100注入离子，形成多个掺杂区。并在形成掺杂区后，氮化处理保护氧化层201，形成刻蚀阻挡层203。在本实施例中，对衬底100注入N型掺杂和P型掺杂，例如磷离子或硼离子，从而形成源极掺杂区103和漏极掺杂区104。在本实施例中，还可以形成如源极体区、漏极漂移区和轻掺杂漏区等掺杂区，本发明对此并不限定。其中，在形成源极掺杂区103和漏极掺杂区104时，根据衬底100上保护氧化层201的厚度调整注入离子的能量。其中保护氧化层201的厚度越大，对衬底100注入离子的注入能量越高。在本实施例中，接着通过等离子体掺氮技术对保护氧化层201进行氮化处理，形成刻蚀阻挡层203。具体的，在氩气环境中通过氮离子轰击保护氧化层201的表面，将裸露在外的氧化硅（SiO2）转换为氮氧化硅（SiON），从而形成刻蚀阻挡层203。其中，刻蚀阻挡层203覆盖在衬底100上和第一多晶硅层102上。在氮离子轰击保护氧化层201后，对刻蚀阻挡层203的表面进行高温退火，以帮助形成稳定的氮氧化硅结构，修复保护氧化层201的等离子体损伤，并激活掺杂区中的掺杂离子。在本实施例中，氮离子聚集在保护氧化层201的上表面，不会对源极掺杂区103、漏极掺杂区104和第一多晶硅层102产生任何负面影响。其中，刻蚀阻挡层203可以在之后的侧墙制程中和形成接触蚀刻停止层（Contact Etch Stop Layer，CESL）的制程中起到应力缓冲作用，从而改善半导体结构，例如形成的一次性可编程存储器（One Time Programmable，OTP）中浮栅存储电荷受到侧墙制程和CESL制程影响出现电荷丢失的情况。并且在同一衬底100上，相邻的栅极结构200间所形成的蚀刻窗口宽度各不相同，而根据本发明提供的半导体结构的制造方法，能够以刻蚀阻挡层203为蚀刻停止层，将可能残留的氧化物和氮化物全部去除，接着再去除刻蚀阻挡层203，从而减少衬底100上和第一多晶硅层102上的残留物，以利于提升半导体结构以及基于半导体结构的半导体器件的制造良率。
请参阅图4至图6所示，在本发明一实施例中，在形成刻蚀阻挡层203后，在保护氮化层202上和刻蚀阻挡层203上形成电容氧化层204，并在电容氧化层204上形成第二多晶硅层205。在本实施例中，通过化学气相沉积在保护氮化层202上和刻蚀阻挡层203上沉积氧化硅，形成电容氧化层204。其中电容氧化层204的厚度为例如300埃~1500埃。接着通过化学气相沉积在电容氧化层204上沉积多晶硅，形成第二多晶硅层205。其中第二多晶硅层205的厚度为例如150埃~500埃。接着，在第二多晶硅层205上旋涂光刻胶，形成光阻层206。其中，光阻层206覆盖在部分第二多晶硅层205上。具体的，光阻层206覆盖部分第一多晶硅层102。
请参阅图6至图8所示，在本发明一实施例中，在形成光阻层206后，分多次蚀刻去除部分第二多晶硅层205、部分电容氧化层204、部分刻蚀阻挡层203和保护氮化层202，露出第一多晶硅层102的表面和衬底100的表面。在本实施例中，首先以光阻层206为掩膜，以电容氧化层204为蚀刻停止层，通过等离子气体蚀刻去除部分第二多晶硅层205。接着以光阻层206为掩膜，以刻蚀阻挡层203为蚀刻停止层，通过等离子气体蚀刻去除部分电容氧化层204。在对电容氧化层204进行蚀刻时，等离子气体对电容氧化层204和刻蚀阻挡层203、保护氮化层202的蚀刻选择比为例如8:1:1~10:1:1。接着，以光阻层206为掩膜，以第一多晶硅层102和衬底100为蚀刻停止层，通过等离子气体对刻蚀阻挡层203、保护氮化层202和保护氧化层201进行蚀刻，并在蚀刻结束后，去除光阻层206。
请参阅图6至图8所示，在本发明一实施例中，非光阻层206覆盖区域保护氮化层202的高度低于光阻层206覆盖区域的保护氮化层202。且非光阻层206覆盖区域中，保护氧化层201的表面形成如图8所示的斜坡面。沿靠近第一多晶硅层102的方向，保护氧化层201的表面高度递增。其中，本发明并不限定非光阻层206覆盖区域中的保护氧化层201形成如图9所示的斜坡面。其中，保护氧化层201和保护氮化层202由于氮氧化硅材料被蚀刻而产生了损失，因此保护氧化层201和保护氮化层202在刻蚀阻挡层203被蚀刻后，也可以呈现任意形状。在本实施例中，可以将等离子气体对电容氧化层204和刻蚀阻挡层203、保护氮化层202的蚀刻选择比为例如8:1:1，或调整蚀刻参数，使形成的保护氮化层202和保护氧化层201呈现如图9所示的斜坡面，以利于后续进行物质沉积。在完成对刻蚀阻挡层203的蚀刻后，于栅极结构200的两侧形成了侧墙结构300。在本实施例中，侧墙结构300包括位于栅极结构200侧部的保护氧化层201和保护氮化层202。在本实施例中，靠近源极掺杂区103一侧的侧墙结构300高于靠近漏极掺杂区104一侧的侧墙结构300。并且，在靠近源极掺杂区103的一侧，侧墙结构300的表面为斜坡面，且保护氮化层202的表面高度低于保护氧化层201的表面高度。在靠近漏极掺杂区104的一侧，保护氮化层202高于保护氧化层201。
请参阅图8至图11所示，在本发明一实施例中，在第一多晶硅层102和衬底100的表面露出后，通过金属硅化物工艺在衬底100的表层、第一多晶硅层102的表层形成金属硅化物400，以及将第二多晶硅层205转换为金属硅化物400。在本实施例中，可以通过物理气相沉积（Physical Vapor Deposition，PVD）在衬底100上、第一多晶硅层102上和第二多晶硅层205上沉积金属，如沉积钴、钛和镍等金属材料，形成金属层。接着对金属层进行退火，使硅基材和金属发生反应，形成金属硅化物400，如图9所示。其中，与衬底100反应所形成的金属硅化物400位于衬底100中且位于衬底100的顶部。与第一多晶硅层102反应所形成的金属硅化物400位于第一多晶硅层102的上部，且金属硅化物400连接于刻蚀阻挡层203。与第二多晶硅层205反应形成的金属硅化物400覆盖在电容氧化层204上。本发明不限定金属硅化物400的厚度。其中，第二多晶硅层205的厚度较小，因此可以被全部转换为金属硅化物400。如图9所示，根据本发明提供的半导体结构，电容氧化层204可以存储电荷，从而减少电荷逃逸的可能性，提升半导体结构的电子保持能力。根据本发明提供的半导体结构形成的存储器件，可靠度更高，失效可能降低。并且，根据本发明提供制造方法所形成的半导体结构，在蚀刻保护氧化层201和保护氮化层202时，能够避免形成如图10所示的侧墙残留。并且根据本发明提供制造方法所形成的半导体结构，在蚀刻去除氧化物介质时，在刻蚀阻挡层203和保护氮化层202的保护下，不同宽度的蚀刻窗口内，氧化物介质也具有足够的蚀刻余量。并且，衬底100的表面和栅极结构20的表面也被良好保护，因而不会出现如图10和图11所示的蚀刻量差距。在图10和图11中，继续蚀刻，宽蚀刻窗口的衬底100将受到损伤。而不继续蚀刻，窄蚀刻窗口的氧化物介质或氮化物介质会残留。根据本发明提供的半导体结构及其制造方法，就能避免出现这种蚀刻量不平衡所造成的介质残留或工作区损伤。因此，根据本发明提供的半导体结构及其制造方法，不仅电荷存储能力更强，制造良率也高，有利于批量生产。
请参阅图9和图12所示，在本发明一实施例中，在形成金属硅化物400后，在衬底100上、金属硅化物400上和侧墙结构300上形成保护层500，并在保护层500上形成介质层600。在本实施例中，通过化学气相沉积在衬底100上、金属硅化物400上和侧墙结构300上沉积氮化硅，形成保护层500。其中保护层500的厚度为例如200埃~800埃。接着，通过化学气相沉积在保护层500上沉积氧化硅或硅酸四乙酯，形成介质层600。其中介质层600的厚度为1200埃~1500埃。在本身实施例中，可过量沉积氧化硅或硅酸四乙酯，形成厚度大于例如1500埃的介质层600。并接着通过化学机械抛光（Chemical Mechanical Polishing，CMP）平坦介质层600的表面，形成符合预设厚度的介质层600。
请参阅图9、图12和图13所示，在本发明一实施例中，在形成接介质层600后，蚀刻接介质层600和保护层500，形成导电沟槽，并填充导电沟槽，形成接触柱700。在本实施例中，以金属硅化物400为蚀刻停止层，通过等离子气体或蚀刻液蚀刻部分介质层600和部分保护层500，形成贯穿介质层600和保护层500的导电沟槽。其中形成导电沟槽的掩膜结构本发明不再示出。接着通过物理气相沉积，例如通过电镀在导电沟槽内填充金属材料，例如填充铜、铝或钨等材料，形成接触柱700。在本实施例中，接触柱700连接于金属硅化物400。并且，部分接触柱700连接位于衬底100上的金属硅化物400，另一部分接触柱700连接位于电容氧化层204上的金属硅化物400。其中，在形成接触柱700时，填充的金属材料可以溢出导电沟槽。接着通过化学机械抛光平坦介质层600的表面和接触柱700的表面，使接触柱700的表面和介质层600的表面齐平。基于本发明所述半导体结构，可以形成多种半导体器件，例如形成横向扩散金属氧化物半导体（Laterally-Diffused Metal-Oxide Semiconductor，LDMOS）器件。而基于本发明所述半导体结构的半导体器件，可用于形成存储设备。其中，电容氧化层204可以存储电荷，从而减少电荷逃逸的可能性，提升半导体结构的电子保持能力。根据本发明提供的半导体结构形成的存储设备，可靠度更高，失效可能降低。
请参阅图1、图2和图14所示，在本发明另一实施例中，在沉积形成保护氧化层201和保护氮化层202后，蚀刻保护氧化层201和保护氮化层202，保留位于栅极结构20侧部的保护氮化层202。其中，在蚀刻保护氧化层201时，去除位于衬底100表面且未被保护氮化层202覆盖的保护氧化层201。如图14所示，在本实施例中，蚀刻过程中，露出衬底100的表面。接着对衬底100注入离子，形成多个掺杂区。在本实施例中，对衬底100注入N型掺杂和P型掺杂，例如磷离子或硼离子，从而形成源极掺杂区103和漏极掺杂区104。在本实施例中，还可以形成如源极体区、漏极漂移区和轻掺杂漏区等掺杂区，本发明对此并不限定。在本实施例中，由于衬底100的表面裸露，因此在形成掺杂区时，可以将离子的注入能量调整为工艺范围的最小值。
请参阅图14和图15所示，在本发明另一实施例中，在衬底100中形成掺杂区后，在衬底100上、保护氧化层201上和保护氮化层202上形成刻蚀阻挡层203。在本实施例中，通过化学气相沉积在衬底100的表面、保护氧化层201上和保护氮化层202上沉积氮氧化硅（SiON），形成刻蚀阻挡层203。其中刻蚀阻挡层203的厚度为例如80埃~200埃。其中，刻蚀阻挡层203覆盖保护氮化层202，且沉积后的刻蚀阻挡层203连接于部分保护氧化层201。接着，在刻蚀阻挡层203上形成电容氧化层204，并在电容氧化层204上形成第二多晶硅层205。在本实施例中，通过化学气相沉积在刻蚀阻挡层203上沉积氧化硅，形成电容氧化层204。其中电容氧化层204的厚度为例如200埃~250埃。通过化学气相沉积在电容氧化层204上沉积多晶硅材料，形成第二多晶硅层205。其中第二多晶硅层205的厚度为例如50埃~100埃。电容氧化层204覆盖在刻蚀阻挡层203上，第二多晶硅层205覆盖在电容氧化层204上。在形成第二多晶硅层205后，在第二多晶硅层205上旋涂光刻胶，并对光刻胶进行曝光显影，形成光阻层206。其中，光阻层206覆盖部分第一多晶硅层102。
请参阅图16至图18所示，在本发明另一实施例中，以光阻层206为掩膜，分多次蚀刻去除第二多晶硅层205、电容氧化层204、刻蚀阻挡层203和部分保护氧化层201，露出第一多晶硅层102和衬底100的表面。在本实施例中，首先以光阻层206为掩膜，以电容氧化层204为蚀刻停止层，通过等离子气体蚀刻去除部分第二多晶硅层205。接着以光阻层206为掩膜，以刻蚀阻挡层203为蚀刻停止层，通过等离子气体蚀刻去除部分电容氧化层204。接着，以光阻层206为掩膜，以第一多晶硅层102和衬底100为蚀刻停止层，通过等离子气体对刻蚀阻挡层203、保护氮化层202和保护氧化层201进行蚀刻，且等离子气体对刻蚀阻挡层203、保护氮化层202和保护氧化层201的蚀刻选择比为例如5:2:1~8:2:1。在蚀刻结束后，去除光阻层206。在本实施例中，由于刻蚀阻挡层203覆盖在保护氮化层202上，因此保护氮化层202和保护氧化层201的损失较小。并且，电容氧化层204也能被完全蚀刻去除，不会有任何残留。
请参阅图16至图18所示，在本发明另一实施例中，在完成对刻蚀阻挡层203的蚀刻后，于栅极结构200的两侧形成了侧墙结构300。在本实施例中，侧墙结构300包括位于栅极结构200侧部的保护氧化层201和保护氮化层202。在本实施例中，靠近源极掺杂区103一侧的侧墙结构300高于靠近漏极掺杂区104一侧的侧墙结构300。其中，靠近源极掺杂区103一侧，侧墙结构300的外部设置有部分刻蚀阻挡层203。在本实施例中，在非光阻覆盖区域，氮化硅材料的损失更少，因此在保护氧化层201外还残留有部分氮氧化硅材料，如图18所示。因此本实施例中，侧墙结构300的宽度得到提升。
请参阅图18和图19所示，在本发明另一实施例中，在第一多晶硅层102和衬底100的表面露出后，通过金属硅化物工艺在衬底100的表层、第一多晶硅层102的表层形成金属硅化物400，以及将第二多晶硅层205转换为金属硅化物400。在本实施例中，通过物理气相沉积在衬底100上、第一多晶硅层102上和第二多晶硅层205上沉积金属，如沉积钴、钛和镍等金属材料，形成金属层。接着对金属层进行退火，使硅基材和金属发生反应，从而形成金属硅化物400。其中，与衬底100反应所形成的金属硅化物400位于衬底100中且位于衬底100的顶部。与第一多晶硅层102反应所形成的金属硅化物400位于第一多晶硅层102的上部，且金属硅化物400连接于刻蚀阻挡层203。与第二多晶硅层205反应形成的金属硅化物400覆盖在电容氧化层204上。本发明不限定金属硅化物400的厚度。其中，第二多晶硅层205的厚度较小，因此可以被全部转换为金属硅化物400。
请参阅图19和图20所示，在本发明另一实施例中，在形成金属硅化物400后，在衬底100上、金属硅化物400上和侧墙结构300上形成保护层500，并在保护层500上形成介质层600。在本实施例中，通过化学气相沉积在衬底100上、金属硅化物400上和侧墙结构300上沉积氮化硅，形成保护层500。其中保护层500的厚度为例如100埃~150埃。接着，通过化学气相沉积在保护层500上沉积氧化硅或硅酸四乙酯，形成介质层600。其中介质层600的厚度为1200埃~1500埃。在本身实施例中，可过量沉积氧化硅或硅酸四乙酯，形成厚度大于例如1500埃的介质层600。并接着通过化学机械抛光（Chemical Mechanical Polishing，CMP）平坦介质层600的表面，形成符合预设厚度的介质层600。
请参阅图20和图21所示，在本发明一实施例中，在形成接介质层600后，蚀刻接介质层600和保护层500，形成导电沟槽，并填充导电沟槽，形成接触柱700。在本实施例中，以金属硅化物400为蚀刻停止层，通过等离子气体或蚀刻液蚀刻部分介质层600和部分保护层500，形成贯穿介质层600和保护层500的导电沟槽。其中形成导电沟槽的掩膜结构本发明不再示出。接着通过物理气相沉积，例如通过电镀在导电沟槽内填充金属材料，例如填充铜、铝或钨等材料，形成接触柱700。在本实施例中，接触柱700连接于金属硅化物400。并且，部分接触柱700连接位于衬底100上的金属硅化物400，另一部分接触柱700连接位于电容氧化层204上的金属硅化物400。其中，在形成接触柱700时，填充的金属材料可以溢出导电沟槽。接着通过化学机械抛光平坦介质层600的表面和接触柱700的表面，使接触柱700的表面和介质层600的表面齐平。基于本发明所述半导体结构，可以形成多种半导体器件，例如形成横向扩散金属氧化物半导体（Laterally-Diffused Metal-Oxide Semiconductor，LDMOS）器件。而基于本发明所述半导体结构的半导体器件，可用于形成存储设备。其中，电容氧化层204可以存储电荷，从而减少电荷逃逸的可能性，提升半导体结构的电子保持能力。根据本发明提供的半导体结构形成的存储设备，可靠度更高，失效可能降低。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (9)
1.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一衬底，并在所述衬底上形成栅极结构；
在所述衬底上形成侧墙结构，所述侧墙结构连接于所述栅极结构的侧壁；
在部分所述栅极结构和部分所述衬底上形成刻蚀阻挡层；
在部分所述栅极结构上、部分所述衬底上和所述侧墙结构上形成电容氧化层，且所述电容氧化层位于所述栅极结构的一侧，其中，所述刻蚀阻挡层位于所述衬底和所述电容氧化层之间，以及所述栅极结构和所述电容氧化层之间；以及
在所述衬底的表层、所述栅极结构的表层和所述电容氧化层上形成金属硅化物；
其中形成所述侧墙的结构的步骤包括：
形成保护氧化层于所述栅极结构上和所述衬底上，形成所述侧墙结构后，依次对所述保护氧化层进行氮化处理和退火，形成所述刻蚀阻挡层；
形成保护氮化层于所述保护氧化层上；以及
蚀刻部分所述保护氮化层和部分所述保护氧化层，形成所述侧墙结构。
2.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，在蚀刻所述保护氮化层和所述保护氧化层时，保留位于所述栅极结构侧部的所述保护氮化层，并露出位于所述栅极结构顶部的所述保护氧化层。
3.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，在蚀刻所述保护氮化层和所述保护氧化层时，保留位于所述衬底上且被所述保护氮化层覆盖的所述保护氧化层，以及位于所述栅极结构侧部的所述保护氧化层。
4.根据权利要求3所述的一种半导体结构的制造方法，其特征在于，在形成所述侧墙结构后，在所述侧墙结构和所述衬底上沉积形成所述刻蚀阻挡层。
5.一种半导体结构，基于如权利要求1所述的一种半导体结构的制造方法，其特征在于，至少包括：
衬底；
栅极结构，设置在所述衬底上；
侧墙结构，设置在所述衬底上，且所述侧墙结构连接于所述栅极结构的侧壁；
电容氧化层，覆盖在部分所述栅极结构上、部分所述衬底上和所述侧墙结构上，且所述电容氧化层位于所述栅极结构的一侧；
刻蚀阻挡层，覆盖部分所述栅极结构和部分所述衬底，且所述刻蚀阻挡层位于所述衬底和所述电容氧化层之间，以及所述栅极结构和所述电容氧化层之间；以及
金属硅化物，设置于所述衬底的表层、所述栅极结构的表层和所述电容氧化层上。
6.根据权利要求5所述的一种半导体结构，其特征在于，所述侧墙结构包括保护氧化层，所述保护氧化层贴覆在所述栅极结构的侧壁上和所述衬底上。
7.根据权利要求6所述的一种半导体结构，其特征在于，所述侧墙结构包括保护氮化层，所述保护氮化层贴覆在所述保护氧化层的表面。
8.根据权利要求5所述的一种半导体结构，其特征在于，所述刻蚀阻挡层设置在所述电容氧化层和所述衬底之间、所述电容氧化层和所述侧墙结构之间，以及所述栅极结构和所述电容氧化层之间。
9.根据权利要求5所述的一种半导体结构，其特征在于，所述半导体结构包括保护层，所述保护层覆盖在所述栅极结构上、所述侧墙结构上和所述衬底上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311722569.4A CN117410321B (zh) | 2023-12-15 | 2023-12-15 | 一种半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311722569.4A CN117410321B (zh) | 2023-12-15 | 2023-12-15 | 一种半导体结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117410321A CN117410321A (zh) | 2024-01-16 |
| CN117410321B true CN117410321B (zh) | 2024-03-01 |
Family
ID=89487472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311722569.4A Active CN117410321B (zh) | 2023-12-15 | 2023-12-15 | 一种半导体结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117410321B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232252A (ja) * | 1996-02-21 | 1997-09-05 | Sony Corp | 半導体装置における接続孔の形成方法 |
| KR20020015160A (ko) * | 2000-08-21 | 2002-02-27 | 윤종용 | 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법 |
| JP2004247521A (ja) * | 2003-02-14 | 2004-09-02 | Seiko Epson Corp | 不揮発性半導体記憶装置及びその製造方法 |
| CN103390556A (zh) * | 2012-05-08 | 2013-11-13 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN105789280A (zh) * | 2014-12-25 | 2016-07-20 | 世界先进积体电路股份有限公司 | 高压半导体装置及其制造方法 |
| CN116364657A (zh) * | 2023-05-11 | 2023-06-30 | 绍兴中芯集成电路制造股份有限公司 | 半导体结构的制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972222B2 (en) * | 2004-01-09 | 2005-12-06 | Taiwan Semiconductor Manufacturing Company | Temporary self-aligned stop layer is applied on silicon sidewall |
-
2023
- 2023-12-15 CN CN202311722569.4A patent/CN117410321B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232252A (ja) * | 1996-02-21 | 1997-09-05 | Sony Corp | 半導体装置における接続孔の形成方法 |
| KR20020015160A (ko) * | 2000-08-21 | 2002-02-27 | 윤종용 | 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법 |
| JP2004247521A (ja) * | 2003-02-14 | 2004-09-02 | Seiko Epson Corp | 不揮発性半導体記憶装置及びその製造方法 |
| CN103390556A (zh) * | 2012-05-08 | 2013-11-13 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN105789280A (zh) * | 2014-12-25 | 2016-07-20 | 世界先进积体电路股份有限公司 | 高压半导体装置及其制造方法 |
| CN116364657A (zh) * | 2023-05-11 | 2023-06-30 | 绍兴中芯集成电路制造股份有限公司 | 半导体结构的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117410321A (zh) | 2024-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6613621B2 (en) | Methods of forming self-aligned contact pads using a damascene gate process | |
| US11495489B2 (en) | Method for forming a semiconductor-on-insulator (SOI) substrate | |
| KR101782218B1 (ko) | 반도체 디바이스 구조물 및 반도체 디바이스 구조물의 형성 방법 | |
| US20180061877A1 (en) | Photodiode gate dielectric protection layer | |
| US20150380516A1 (en) | Doped protection layer for contact formation | |
| US10008532B2 (en) | Implant isolated devices and method for forming the same | |
| US9257323B2 (en) | Semiconductor device and method for forming the same | |
| CN107403721B (zh) | 功率金氧半导体场效晶体管的制造方法 | |
| TWI690025B (zh) | 絕緣體上半導體基底、其形成方法以及積體電路 | |
| US6140192A (en) | Method for fabricating semiconductor device | |
| US11810812B2 (en) | Single diffusion cut for gate structures | |
| KR101831037B1 (ko) | 반도체 디바이스 구조체를 형성하기 위한 방법 | |
| CN106486547B (zh) | 半导体装置结构及其制造方法 | |
| US20230369102A1 (en) | Semiconductor structure | |
| CN107731807B (zh) | 半导体结构及其形成方法 | |
| US9954067B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN117410321B (zh) | 一种半导体结构及其制造方法 | |
| US20190157456A1 (en) | Structure and formation method of semiconductor device with low resistance contact | |
| US20210408247A1 (en) | Source/drain contacts and methods of forming same | |
| US9871035B2 (en) | Semiconductor device with metal silicide blocking region and method of manufacturing the same | |
| KR101552007B1 (ko) | 전극을 갖는 반도체 디바이스 및 이의 제조 방법 | |
| CN112582260A (zh) | 沟槽型mosfet及其制造方法 | |
| US20040217421A1 (en) | SOI field effect transistor element having an ohmic substrate contact | |
| US12009394B2 (en) | Source/drain contacts and methods of forming same | |
| CN117878060B (zh) | 一种半导体结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |