CN112582260A - 沟槽型mosfet及其制造方法 - Google Patents

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Abstract

公开了一种沟槽型MOSFET以及一种制造沟槽型MOSFET方法。所述方法包括：在半导体基底中形成从上表面延伸至其内部的沟槽；在所述沟槽中形成第一绝缘层和屏蔽导体，所述第一绝缘层覆盖所述沟槽的侧壁和底部，且将所述屏蔽导体和所述半导体基底隔开；在所述沟槽内形成位于所述屏蔽导体两侧的开口，所述开口与所述屏蔽导体之间通过所述第一绝缘层隔开，所述开口从所述半导体基底的上表面延伸至所述沟槽内部；在所述开口中形成栅介质层和栅极导体，所述栅介质层至少覆盖所述开口的侧壁，以及形成体区、源区以及漏极电极。本发明的方法简化了现有技术中形成沟槽MOSFET的工艺步骤，并减小了工艺误差。

Description

沟槽型MOSFET及其制造方法
技术领域
本发明涉及半导体技术，更具体地，涉及一种沟槽型MOSFET以及一种制造沟槽型MOSFET的方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)作为功率半导体器件已经得到了广泛的应用，例如在功率变换器中作为开关。
在过去，半导体工业使用各种不同的器件结构和方法来形成MOSFET，其中，屏蔽栅极沟槽MOSFET相对于传统的MOSFET的优势在于，具有帮助降低晶体管的栅到漏电容的屏蔽导体，减小了栅极-漏极电容，并提高了晶体管的截止电压。而栅极电极和屏蔽电极之间通过介电层而彼此绝缘，该介电层还称作极间电介质或IED。IED必须具有足够的质量和厚度来支持可能存在于屏蔽电极和栅极电极之前的电势差。此外，屏蔽电极和IED层之间的接口处和IED层中的接口阱电荷和介电阱电荷与用于形成IED层的方法主要相关。
现有技术中，确保足够强度和足够可靠的高质量IED以提供需要的电学特性，在形成栅极电极和屏蔽电极之间的IED层的工艺都很繁琐，操作复杂，工艺误差大，并且生产成本高。因此，需要提出一种简化形成屏蔽栅极沟槽MOSFE工艺的方法，且在减小工艺误差的情况下，还能确保屏蔽栅极沟槽MOSFET的性能。
发明内容
有鉴于此，本发明的目的在于提供一种沟槽型MOSFET以及一种制造沟槽MOSFET的方法，简化现有技术中形成沟槽MOSFET的工艺步骤，减小工艺误差，降低生产成本。
根据本发明的第一方面，提供一种制造沟槽型MOSFET的方法，包括：在半导体基底中形成从上表面延伸至其内部的沟槽；在所述沟槽中形成第一绝缘层和屏蔽导体，所述第一绝缘层覆盖所述沟槽的侧壁和底部，且将所述屏蔽导体和所述半导体基底隔开；在所述沟槽内形成位于所述屏蔽导体两侧的开口，所述开口与所述屏蔽导体之间通过所述第一绝缘层隔开，所述开口从所述半导体基底的上表面延伸至所述沟槽内部；在所述开口中形成栅介质层和栅极导体，所述栅介质层至少覆盖所述开口的侧壁，且将所述栅极导体和所述半导体基底隔开，以及形成体区、源区以及漏极电极。
优选地，其中，在所述沟槽内形成位于所述屏蔽导体两侧的开口的步骤包括：在所述半导体基底，所述第一绝缘层和所述屏蔽导体的上表面形成掩膜，采用所述掩膜定义所述开口的区域；刻蚀被所述掩膜裸露的第一绝缘层，以形成从所述第一绝缘层的上表面延伸至其内部的所述开口，以及去除所述掩膜。
优选地，其中，所述掩膜选择为光刻胶。
优选地，其中，通过控制所述掩膜定义的所述开口的区域，使得所述栅极导体和所述屏蔽导体之间的第一绝缘层具有足够的厚度以支撑所述栅极导体和所述屏蔽导体的电势差。
优选地，其中，在所述沟槽中形成第一绝缘层和屏蔽导体的步骤包括：形成填充所述沟槽和位于所述半导体基底的上表面的所述第一绝缘层和所述屏蔽导体，所述第一绝缘层覆盖所述沟槽侧壁，底部以及所述半导体基底的上表面；通过回刻蚀工艺去除位于所述导体基底的上表面的屏蔽导体；以及通过回刻蚀工艺去除位于所述导体基底的上表面的第一绝缘层，其中，保留在所述沟槽中的第一绝缘层和所述屏蔽导体的上表面齐平。
优选地，其中，在所述开口中形成栅介质层和栅极导体的步骤包括：在所述开口中形成一层栅介质层，所述栅介质层覆盖所述开口的两个侧壁和底部，所述栅介质层与所述第一绝缘层共形；在覆盖有栅介质层的所述开口中，以及所述半导体基底的上表面淀积所述栅极导体；以及通过回刻蚀或化学机械平面化的工艺去除位于所述半导体基底的上表面的所述栅极导体。
优选地，其中，所述栅介质层通过热氧化的工艺形成。
优选地，其中，所述第一绝缘层通过低压化学气相沉积的工艺形成。
优选地，其中，所述回刻蚀工艺为干法刻蚀。
优选地，其中，所述屏蔽导体和所述栅极导体分别采用低压化学气相沉积的工艺形成。
优选地，其中，在所述半导体基底邻近所述沟槽的上部区域中形成所述体区，所述体区为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反；在所述体区中形成所述源区，所述源区为所述第一掺杂类型；以及在所述半导体基底的第二表面形成所述漏极电极，所述第二表面与所述上表面彼此相对。
优选地，在形成所述源区之后，还包括：在所述源区和所述沟槽上方形成层间介质层，所述层间介质层至少全部覆盖所述沟槽；以及在层间介质层上方形成源极电极，所述源极电极完全覆盖所述层间介质层。
优选地，在形成所述源极电极之前，还包括：形成穿透所述层间介质层以及源区到达所述体区的开孔，通过所述开孔在所述体区中形成第二掺杂类型的体接触区；以及在所述开孔中淀积导电材料以形成导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
优选地，所述半导体基底包括半导体衬底和位于所述半导体衬底上的外延半导体层，其中，所述沟槽位于所述外延半导体层中。
优选地，其中，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中另一个。
根据本发明的第二方面，提供一种沟槽型MOSFET，包括：从半导体基底的上表面延伸至其内部的沟槽；位于所述沟槽中的第一绝缘层和屏蔽导体，所述第一绝缘层覆盖所述沟槽的下部侧壁和所述沟槽的底部，且将所述屏蔽导体和所述半导体基底隔开；位于所述沟槽中，并位于所述屏蔽导体两侧的开口，所述开口与所述屏蔽导体之间通过所述第一绝缘层隔开，所述开口从所述半导体基底的上表面延伸至所述沟槽内部；位于所述开口中的栅介质层和栅极导体，所述栅介质层至少覆盖所述开口的侧壁，且将所述栅极导体和所述半导体基底隔开，以及体区、源区以及漏极电极。
优选地，其中，所述栅介质层覆盖所述开口的两个侧壁和底部。
优选地，其中，所述体区位于所述半导体基底邻近所述沟槽的上部区域中，为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反；所述源区位于所述体区中，为所述第一掺杂类型；以及所述漏极电极在所述半导体基底的第二表面形成，所述第二表面与所述上表面彼此相对。
优选地，其中，还包括位于在所述源区和所述沟槽上方的层间介质层，所述层间介质层至少全部覆盖所述沟槽，以及位于所述层间介质层上方的源极电极，所述源极电极完全覆盖所述层间介质层。
优选地，其中，还包括：位于所述体区中的第二掺杂类型的体接触区；穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极延伸至所述导电通道，并经由所述导电通道连接至所述体接触区。
根据本发明的实施例提供的沟槽型MOSFET以及制造沟槽型MOSFET的方法，通过光刻工艺定义栅极导体的区域，在沟槽内的上部形成位于屏蔽导体两侧的栅极导体。该方法的工艺步骤简单，不仅能够提高生产效率，减小工艺误差，提高产品良率，而且能够大大减少制作成本。此外，在定义所述栅极导体的区域时，在所述栅极导体的区域和所述屏蔽导体之间保留有一定厚度的第一绝缘层，从而有足够的质量和厚度来支持可能存在于屏蔽导体和栅极导体之间的电势差，提高了沟槽型MOSFET的性能。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据本发明的实施例的沟槽型MOSFET的截面图；以及
图2a至图2g示出根据本发明的实施例的制造沟槽型MOSFET的方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明的实施例的沟槽型MOSFET的截面图。
在本申请中，半导体基底包括半导体衬底101和位于其上的外延半导体层102，所述半导体衬底101例如由硅组成，并且是第一掺杂类型的。第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。为了形成N型外延半导体层或区域，可以在外延半导体层和区域中注入N型掺杂剂(例如P、As)。为了形成P型外延半导体层或区域，可以在外延半导体层和区域中掺入P型掺杂剂(例如B)。在一个示例中，半导体衬底101是N型掺杂。
第一掺杂类型的外延半导体层102位于半导体衬底101与漏极电极112相对的表面上(即，半导体衬底101的第一表面上)。外延半导体层102例如由硅组成。外延半导体层102相对于半导体衬底101是轻掺杂层。通过减薄技术减薄半导体衬底的第二表面，并在所述第二表面上形成漏极电极112。在一些实施例中，在所述半导体衬底101和外延半导体层102之间还设置有缓冲层，所述缓冲层的掺杂类型与半导体衬底相同，为了减小因为衬底的缺陷导致半导体衬底与外延半导体层界面不稳定。
沟槽从外延半导体层102的上表面延伸进入其内部，沟槽终止于外延半导体层102中。在沟槽内形成的第一绝缘层103和屏蔽导体104，第一绝缘层103覆盖所述沟槽的侧壁和底部，并且，第一绝缘层103将屏蔽导体104与外延半导体层102隔开。位于所述沟槽内，并位于所述屏蔽导体104两侧的开口,所述开口与所述屏蔽导体之间通过第一绝缘层103隔开，所述开口从所述外延半导体层的上表面延伸至所述沟槽内部。位于所述开口中的栅介质层105和栅极导体106，所述栅介质层105至少覆盖所述开口的侧壁，进一步地，所述栅介质层105覆盖所述开口的两个侧壁和底部，且将栅极导体106与外延半导体层102隔开。其中，所述栅极导体106和屏蔽导体104之间通过第一绝缘层103和栅介质层105绝缘，所述第一绝缘层103具有足够的厚度以支撑屏蔽导体104和栅极导体106之间的电势差。进一步地，栅极介质层105还可包括位于外延半导体层102，第一绝缘层103以及屏蔽导体104上表面的部分。其中，第一绝缘层103可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅；栅介质层105由氧化物组成，例如，氧化硅；屏蔽导体104和栅极导体106可以由多晶硅组成。
位于外延半导体层102邻近沟槽的上部区域中的第二掺杂类型的体区107，其中，所述体区107的结深深度不超过所述栅极导体106在沟槽中的深度；位于体区107中的第一掺杂类型的源区108；以及位于体区107中的第二掺杂类型的体接触区110。其中第二掺杂类型与第一掺杂类型相反，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。位于源区108和沟槽上方形成层间介质层109，所述层间介质层109至少全部覆盖所述沟槽；同时在紧邻源区108处，穿透层间介质层109以及源区108到达体接触区110的导电通道；位于层间介质层109上的源极电极111，源极电极111全部覆盖层间介质层109，并延伸至导电通道，源极电极111经由导电通道连接至体接触区110。其中，层间介质层109可以是具有一定厚度的氧化物层，例如，氧化硅。
所述屏蔽导体104和源极电极111可以在原胞区连接在一起，即在所述屏蔽导体上方的层间介质层109中形成导电通道，以将源极电极111和屏蔽导体104连接在一起。当然，也可以在芯片的边缘将所述屏蔽导体104和源极电极111连接在一起，在此并不做限制。
图2a至图2g描述根据本发明的制造沟槽型MOSFET的方法的各个阶段。
如图2a所示，在半导体基底中形成从表面延伸至其内部的沟槽。具体地，在本申请中，所述半导体基底包括半导体衬底101和位于所述半导体衬底101上的外延半导体层102；在所述外延半导体层102上形成氧化物层。然后，在氧化物层上形成光致抗蚀剂层，然后进行刻蚀。该刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者通过使用刻蚀溶液的选择型的湿法刻蚀，从光致抗蚀剂掩膜中的开口向下刻蚀，在氧化物层中形成开口，从而将氧化物层图案化成硬掩膜。由于刻蚀的选择，该刻蚀可以停止在外延半导体层102的表面。在形成硬掩膜之后，通过在溶剂中的溶解或灰化去除光致抗蚀剂层。
采用所述硬掩膜，通过上述已知的刻蚀工艺，进一步刻蚀外延半导体层102，进一步在外延半导体层102中形成沟槽120。该沟槽120从外延半导体层102的上表面延伸进入外延半导体层102中。例如控制刻蚀的时间，可以控制沟槽120的深度。在图2a所示中，沟槽120终止于外延半导体层102中。在形成沟槽120之后，可以通过选择性的刻蚀剂，相对于外延半导体层去除所述硬掩膜。
随后，在图2b所示中，通过热氧化或化学气相沉积的方式，在沟槽的内部以及外延半导体层102的上表面形成第一绝缘层103，即所述第一绝缘层103覆盖所述沟槽的底部，侧壁，以及所述外延半导体层的上表面；第一绝缘层103可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。
随后，在图2c所示中，通过低压化学气相沉积的方式，在沟槽的内部以及外延半导体层102的上表面形成屏蔽导体。第一绝缘层103将屏蔽导体与外延半导体层102隔开。
首先对屏蔽导体进行化学机械研磨，然后采用相对于第一绝缘层103选择性的回刻蚀屏蔽导体，使得外延半导体层102上表面以及沟槽上方的屏蔽导体去除，剩余的屏蔽导体部分为图2c中的屏蔽导体104。该回刻蚀可采用干法刻蚀，所述屏蔽导体104可以由多晶硅组成。
随后，在图2d所示中，通过回刻蚀工艺去除位于外延半导体层102的上表面的第一绝缘层，使得保留在所述沟槽中的第一绝缘层的上表面和所述屏蔽导体的上表面齐平。
在所述半导体基底的上表面，所述第一绝缘层和所述屏蔽导体的上表面形成第一掩膜，采用所述第一掩膜定义开口1031的区域；刻蚀被所述第一掩膜裸露的第一绝缘层，以形成所述开口1031，以及去除所述第一掩膜。其中，所述第一掩膜优选为光刻胶，采用光刻工艺形成光刻胶图案，以定义所述开口1031的区域。所述开口1031位于所述屏蔽导体的两侧，所述开口1031与所述屏蔽导体104之间通过所述第一绝缘层103隔开，所述开口1031从所述第一绝缘层的上表面延伸至所述沟槽内部。
随后，在图2e所示中，在所述开口1031中形成栅介质层和栅极导体。具体地，通过热氧化的工艺在所述开口1031中形成栅介质层105，所述栅介质层105至少覆盖所述开口的侧壁，优选地，所述栅介质层105覆盖所述开口1031的内部侧壁和底部，所述栅介质层105与所述第一绝缘层103共形。在本实施例中，所述栅介质层105还包括位于外延半导体层102，第一绝缘层103以及屏蔽导体104的上表面的部分。在后续的离子注入工艺中，所述栅介质层105还可用于保护所述外延半导体层102上表面，以免其受到损伤。当然，在其他实施例中，所述栅介质层105位于外延半导体层102，第一绝缘层103以及屏蔽导体104的上表面的部分也可被去除，在此并不做任何限制。所述栅介质层105为氧化物，例如氧化硅。其中热氧化技术一般为硅与含有氧化物质的气体，例如水汽和氧气在高温下进行化学反应，而在硅片表面产生一层致密的二氧化硅(SiO2)薄膜，是硅平面技术中一项重要的工艺。
采用低压化学气相沉积的方式，在覆盖有所述栅介质层105的开口中，以及外延半导体层102的上表面形成栅极导体，然后采用回刻蚀或化学机械平面化，去除栅极导体位于外延半导体层上表面的部分，使得栅极导体106的上端终止于所述开口的上表面处。所述栅极导体106位于所述屏蔽导体104的两侧，所述栅极导体106与所述屏蔽导体104之间通过第一绝缘层103绝缘。通过控制所述第一掩膜定义的所述开口的区域，使得所述栅极导体106和所述屏蔽导体104之间的第一绝缘层具有足够的厚度以支撑所述栅极导体和所述屏蔽导体的电势差。
随后，在图2f所示中，采用常规的体注入和驱入技术，进行第一次离子注入，形成在外延半导体层111邻近沟槽的上部区域中的第二掺杂类型的体区107。进一步地，进行第二次离子注入，在体区107中形成第一掺杂类型的源区108。第二类掺杂类型的体区107与第一类掺杂类型的外延半导体层102类型相反。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，所述体区107的深度不超过所述栅极导体106在沟槽中的延伸深度。采用附加的光致抗蚀剂掩模，可以控制体区107和源区108的横向延伸区域。优选地，体区107和源区108分别与沟槽相邻接。
随后，在图2g所示中，通过上述已知的沉积工艺，形成位于源区108和沟槽上方的层间介质层109，并且如果需要，进一步进行化学机械平面化，以获得平整的表面。层间介质层109至少全部覆盖所述沟槽，进一步地，层间介质层109覆盖源区108，栅极导体106和屏蔽导体104的顶部表面，所述栅介质层位于所述外延半导体层上表面的部分可以选择在形成源区后以刻蚀的方式去除，也可以选择不去除，与所述层间介质层109共形，位于所述源区108的上方。
随后，在图1所示中，通过上述已知的刻蚀工艺，形成穿透层间介质层109以及源区108的开孔。通过上述已知的离子注入工艺，经过所述开孔在体区107中形成第二掺杂类型的体接触区110。然后，在所述开孔中淀积导电材料以形成导电通道。在层间介质层109上方和导电通道中形成源极电极111，所述源极电极111全部覆盖所述层间介质层109，并延伸至所述导电通道。所述源极电极111经由导电通道连接至体接触区110。随后，通过上述已知的沉积工艺，在通过减薄技术减薄的半导体衬底101的第二表面上形成漏极电极112。
上述实施例中，源极电极111和漏极电极112可以分别由导电材料形成，包括诸如铝合金或铜之类的金属材料。
根据本发明的实施例提供的制造沟槽型MOSFET的方法，通过光刻工艺定义栅极导体的区域，在沟槽上部的第一绝缘层中形成位于屏蔽导体两侧的栅极导体。该方法的工艺步骤简单，不仅能够提高生产效率，减小工艺误差，提高产品良率，而且能够大大减少制作成本。此外，在定义所述栅极导体的区域时，在所述栅极导体的区域和所述屏蔽导体之间保留有一定厚度的第一绝缘层，从而有足够的质量和厚度来支持可能存在于屏蔽导体和栅极导体之间的电势差，提高了沟槽型MOSFET的性能。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (20)

1.一种制造沟槽型MOSFET的方法，包括：
在半导体基底中形成从上表面延伸至其内部的沟槽；
在所述沟槽中形成第一绝缘层和屏蔽导体，所述第一绝缘层覆盖所述沟槽的侧壁和底部，且将所述屏蔽导体和所述半导体基底隔开；
在所述沟槽内形成位于所述屏蔽导体两侧的开口，所述开口与所述屏蔽导体之间通过所述第一绝缘层隔开，所述开口从所述半导体基底的上表面延伸至所述沟槽内部；
在所述开口中形成栅介质层和栅极导体，所述栅介质层至少覆盖所述开口的侧壁，且将所述栅极导体和所述半导体基底隔开，以及
形成体区、源区以及漏极电极。
2.根据权利要求1所述的方法，其中，在所述沟槽内形成位于所述屏蔽导体两侧的开口的步骤包括：
在所述半导体基底，所述第一绝缘层和所述屏蔽导体的上表面形成掩膜，采用所述掩膜定义所述开口的区域；
刻蚀被所述掩膜裸露的第一绝缘层，以形成从所述第一绝缘层的上表面延伸至其内部的所述开口，以及
去除所述掩膜。
3.根据权利要求2所述的方法，其中，所述掩膜选择为光刻胶。
4.根据权利要求2所述的方法，其中，通过控制所述掩膜定义的所述开口的区域，使得所述栅极导体和所述屏蔽导体之间的第一绝缘层具有足够的厚度以支撑所述栅极导体和所述屏蔽导体的电势差。
5.根据权利要求1所述的方法，其中，在所述沟槽中形成第一绝缘层和屏蔽导体的步骤包括：
形成填充所述沟槽和位于所述半导体基底的上表面的所述第一绝缘层和所述屏蔽导体，所述第一绝缘层覆盖所述沟槽侧壁，底部以及所述半导体基底的上表面；
通过回刻蚀工艺去除位于所述导体基底的上表面的屏蔽导体；以及
通过回刻蚀工艺去除位于所述导体基底的上表面的第一绝缘层，
其中，保留在所述沟槽中的第一绝缘层和所述屏蔽导体的上表面齐平。
6.根据权利要求1所述的方法，其中，在所述开口中形成栅介质层和栅极导体的步骤包括：
在所述开口中形成一层栅介质层，所述栅介质层覆盖所述开口的两个侧壁和底部，所述栅介质层与所述第一绝缘层共形；
在覆盖有栅介质层的所述开口中，以及所述半导体基底的上表面淀积所述栅极导体；以及
通过回刻蚀或化学机械平面化的工艺去除位于所述半导体基底的上表面的所述栅极导体。
7.根据权利要求1所述的方法，其中，所述栅介质层通过热氧化的工艺形成。
8.根据权利要求1所述的方法，其中，所述第一绝缘层通过低压化学气相沉积的工艺形成。
9.根据权利要求5或6所述的方法，其中，所述回刻蚀工艺为干法刻蚀。
10.根据权利要求1所述的方法，其中，所述屏蔽导体和所述栅极导体分别采用低压化学气相沉积的工艺形成。
11.根据权利要求1所述的方法，其中，
在所述半导体基底邻近所述沟槽的上部区域中形成所述体区，所述体区为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反；
在所述体区中形成所述源区，所述源区为所述第一掺杂类型；以及
在所述半导体基底的第二表面形成所述漏极电极，所述第二表面与所述上表面彼此相对。
12.根据权利要求11所述的方法，其中，在形成所述源区之后，还包括：
在所述源区和所述沟槽上方形成层间介质层，所述层间介质层至少全部覆盖所述沟槽；以及
在层间介质层上方形成源极电极，所述源极电极完全覆盖所述层间介质层。
13.根据权利要求12所述的方法，其中，在形成所述源极电极之前，还包括：
形成穿透所述层间介质层以及源区到达所述体区的开孔，
通过所述开孔在所述体区中形成第二掺杂类型的体接触区；以及
在所述开孔中淀积导电材料以形成导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
14.根据权利要求1所述的方法，所述半导体基底包括半导体衬底和位于所述半导体衬底上的外延半导体层，其中，所述沟槽位于所述外延半导体层中。
15.根据权利要求1至14中任一项所述的方法，其中，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中另一个。
16.一种沟槽型MOSFET，包括：
从半导体基底的上表面延伸至其内部的沟槽；
位于所述沟槽中的第一绝缘层和屏蔽导体，所述第一绝缘层覆盖所述沟槽的下部侧壁和所述沟槽的底部，且将所述屏蔽导体和所述半导体基底隔开；
位于所述沟槽中，并位于所述屏蔽导体两侧的开口，所述开口与所述屏蔽导体之间通过所述第一绝缘层隔开，所述开口从所述半导体基底的上表面延伸至所述沟槽内部；
位于所述开口中的栅介质层和栅极导体，所述栅介质层至少覆盖所述开口的侧壁，且将所述栅极导体和所述半导体基底隔开，以及
体区、源区以及漏极电极。
17.根据权利要求16所述的沟槽型MOSFET，其中，所述栅介质层覆盖所述开口的两个侧壁和底部。
18.根据权利要求16所述的沟槽型MOSFET，其中，所述体区位于所述半导体基底邻近所述沟槽的上部区域中，为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反；
所述源区位于所述体区中，为所述第一掺杂类型；以及
所述漏极电极在所述半导体基底的第二表面形成，所述第二表面与所述上表面彼此相对。
19.根据权利要求18所述的沟槽型MOSFET，其中，还包括位于在所述源区和所述沟槽上方的层间介质层，所述层间介质层至少全部覆盖所述沟槽，以及
位于所述层间介质层上方的源极电极，所述源极电极完全覆盖所述层间介质层。
20.根据权利要求19所述的沟槽型MOSFET，其中，还包括：
位于所述体区中的第二掺杂类型的体接触区；
穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极延伸至所述导电通道，并经由所述导电通道连接至所述体接触区。
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