TW201735772A - 鰭式場效電晶體元件及其形成方法 - Google Patents

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Abstract

本發明實施例提供一種鰭式場效電晶體元件，其包括具有至少一個鰭的基底、閘堆疊、間隙壁、應變層、及複合蝕刻終止層。所述閘堆疊跨越所述至少一個鰭。所述間隙壁位於所述閘堆疊的側壁上。所述應變層位於所述閘堆疊側邊的所述基底中。所述複合蝕刻終止層位於所述間隙壁上及所述應變層上。此外，所述複合蝕刻終止層在所述間隙壁上較厚但在所述應變層上較薄。

Description

鰭式場效電晶體元件及其形成方法
本發明實施例是關於鰭式場效電晶體元件及其形成方法。
半導體積體電路(IC)產業經歷了快速的成長。在IC材料和設計技術方面的技術精進使IC有世代的演進，相較於前一世代，下一世代的IC體積更小且電路更為複雜。在積體電路進化的過程中，功能密度(亦即，每晶片面積的內連元件的數量)不斷地增加，而幾何尺寸(即，可使用製造過程所產生的最小組件或線)不斷地縮小。這樣的按比例縮小製程通常通過提高生產效率以及降低相關成本來提供益處。
這種按比例縮小增加了處理和製造IC的複雜性，並且為了實現這些進步，需要IC處理和製造中的類似發展。舉例來說，引進例如鰭式場效應電晶體的三維電晶體來代替平面電晶體。儘管現有的鰭式場效應電晶體元件及其形成方法對於它們的預期目的通常已經足夠，然而它們不是在所有方面都令人完全滿意。
根據本發明的一些實施例，一種鰭式場效電晶體元件包括具有至少一個鰭的基底、閘堆疊、間隙壁、應變層、及複合蝕刻終止層。所述閘堆疊跨越所述至少一個鰭。所述間隙壁位於所述閘堆疊的側壁上。所述應變層位於所述閘堆疊側邊的所述基底中。所述複合蝕刻終止層位於所述間隙壁上及所述應變層上。此外，所述複合蝕刻終止層在所述間隙壁上較厚但在所述應變層上較薄。
10、11、12、20、21‧‧‧鰭式場效電晶體元件
100‧‧‧基底
101‧‧‧鰭
102‧‧‧介面層
104‧‧‧虛設閘極
106‧‧‧閘堆疊
108‧‧‧間隙壁
110‧‧‧應變層
111‧‧‧矽化物層
112、112a、112b、112c‧‧‧第一蝕刻終止層
113‧‧‧矽化物層
114、114a‧‧‧第二蝕刻終止層
115、117‧‧‧複合蝕刻終止層
116、116a‧‧‧介電層
118‧‧‧閘介電層
120‧‧‧閘極
122‧‧‧閘堆疊
123‧‧‧開口
124‧‧‧連接件
200、201、202、204、205、206、208、210‧‧‧步驟
A1、A2‧‧‧接觸面積
T1、T1a、T1b、T2‧‧‧厚度
當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明實施例的各個方面。請注意，根據產業中的標準實務，各種特徵未按比例繪製。實際上，為了清楚地討論，各種特徵的尺寸可以任意地增大或減小。
圖1A至圖1F是根據一些實施例的形成鰭式場效電晶體元件的方法的示意性剖面圖。
圖2是根據一些實施例的鰭式場效電晶體元件的示意性剖面圖。
圖3是根據一些實施例的形成鰭式場效電晶體元件的方法的流程圖。
圖4是根據替代實施例的鰭式場效電晶體元件的示意性剖面圖。
圖5是根據替代實施例的形成鰭式場效電晶體元件的方法的 流程圖。
圖6A至圖6E是根據又一些替代實施例的形成鰭式場效電晶體元件的方法的示意性剖面圖。
圖7是根據又一些替代實施例的鰭式場效電晶體元件的示意性剖面圖。
以下揭露內容提供許多不同的實施例或實例，用於實現所提供標的之不同特徵。以下所描述的組件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的構件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一構件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在...上」、「在...上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向(旋轉90度或在其他定向)，而本文所用的空間相對術語相應地做出解釋。
圖1A至圖1F是根據一些實施例的形成鰭式場效電晶體元件的方法的示意性剖面圖。
參照圖1A，提供具有一或多個鰭101的基底100。在一些實施例中，基底100包括含矽基底、絕緣體上矽(silicon-on-insulator，SOI)基底、或由其他適合的半導體材料形成的基底。視設計要求而定，基底100可為P型基底或N型基底且在基底100中可具有摻雜區。所述摻雜區可被配置用於N型鰭式場效電晶體元件或P型鰭式場效電晶體元件。在一些實施例中，基底100上形成有隔離層。具體而言，所述隔離層覆蓋鰭101的下部部分而暴露出鰭101的上部部分。在一些實施例中，所述隔離層為淺溝渠隔離(shallow trench isolation，STI)結構。
在一些實施例中，基底100具有形成於基底100上的至少兩個閘堆疊106、形成於閘堆疊106的側壁上的間隙壁108，以及形成於基底100中的應變層110。
在一些實施例中，閘堆疊106中的每一者自底部至頂部包括介面層(interfacial layer)102及虛設閘極104。在一些實施例中，閘堆疊106在說明通篇中被稱為「虛設閘堆疊」。在一些實施例中，閘堆疊106的延伸方向不同於(例如，垂直於)鰭101的延伸方向。在一些實施例中，介面層102包括氧化矽、氮氧化矽、或其組合，且虛設閘極104包括例如多晶矽、非晶矽、或其組合等含矽材料。在一些實施例中，形成閘堆疊106的方法包括在基底100上形成堆疊層且利用微影(photolithography)製程及蝕刻製程將所述堆疊層圖案化。
在一些實施例中，間隙壁108具有小於約10、或甚至小 於約5的介電常數。在一些實施例中，間隙壁108包括含氮介電材料、含碳介電材料、或所述二者。在一些實施例中，間隙壁108包括SiN、SiCN、SiOCN、SiOR(其中R是例如CH3、C2H5、或C3H7等烷基)、SiC、SiOC、SiON、其組合等。在一些實施例中，形成間隙壁108的方法包括在基底100上形成間隙壁材料層，並藉由非等向性蝕刻(anisotropic etching)製程部分移除所述間隙壁材料層。
在一些實施例中，在閘堆疊106中的每一者兩側形成兩個應變層110，且應變層110中的一者位於相鄰的閘堆疊106之間。在一些實施例中，對於P型鰭式場效電晶體元件，應變層110包括矽鍺(SiGe)。在替代實施例中，對於N型鰭式場效電晶體元件，應變層110包括碳化矽(SiC)、磷酸矽(SiP)、SiCP、或SiC/SiP多層結構。在一些實施例中，應變層110可根據需要視情況而植入有P型摻雜劑或N型摻雜劑。在一些實施例中，形成應變層110的方法包括在鰭101中形成凹陷，並自所述凹陷生長磊晶層(epitaxy layer)。在一些實施例中，應變層110可被稱為「源極/汲極區」。
在一些實施例中，在形成應變層110之後，藉由對應變層110的頂部部分進行矽化而形成矽化物層111。在一些實施例中，矽化物層111包括矽化鎳(NiSi)、矽化鈷(CoSi)、矽化鎢(WSi)、矽化鉭(TaSi)、矽化鈦(TiSi)、其組合等。在一些實施例中，矽化物層111相應地覆蓋應變層110的整個表面。
參照圖1B，在閘堆疊106及應變層110上方形成第一蝕刻終止層112。在一些實施例中，第一蝕刻終止層112覆蓋閘堆疊 106的頂部、間隙壁108的側壁、及矽化物層111的表面。在一些實施例中，第一蝕刻終止層112包括SiN、SiC、SiCN、SiON、SiCON、其組合等，且第一蝕刻終止層112是藉由例如化學氣相沉積(chemical vapor deposition，CVD)、電漿增強型化學氣相沉積(plasma-enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、遠程電漿原子層沉積(remote plasma ALD，RPALD)、電漿增強型原子層沉積(plasma-enhanced ALD，PEALD)、其組合等適合的沉積製程而形成。在一些實施例中，第一蝕刻終止層112被稱為「接觸蝕刻終止層(contact etch stop layer，CESL)」。在一些實施例中，第一蝕刻終止層112具有實質上均勻的厚度。具體而言，第一蝕刻終止層112的垂直部分(例如，位於間隙壁108的側壁上的部分)的厚度T1實質上相同於第一蝕刻終止層112的水平部分(例如，位於閘堆疊106的頂部上的部分及位於矽化物層111的表面上的部分)的厚度T1。舉例而言，第一蝕刻終止層112具有為約2奈米(nm)至5奈米、例如3奈米至4奈米的厚度T1。
參照圖1C，部分移除第一蝕刻終止層112，使得剩餘的第一蝕刻終止層112a分別沿間隙壁108的側壁形成為間隙壁(或稱作「蝕刻終止間隙壁」)。在一些實施例中，所述部分移除步驟包括執行非等向性蝕刻製程至暴露出閘堆疊106的頂部為止。具體而言，移除第一蝕刻終止層112的水平部分，而留下第一蝕刻終止層112的垂直部分。在一些實施例中，在所述部分移除步驟之後，第一蝕刻終止層112a具有I形狀的剖面。在一些實施例中，第一蝕刻終止層112a著陸(land)於矽化物層111上，且第一蝕 刻終止層112a的底部高於相鄰的間隙壁108的底部。在一些實施例中，第一蝕刻終止層112a的厚度T1a實質上相同於或略微小於第一蝕刻終止層112的厚度T1。舉例而言，第一蝕刻終止層112a具有為約2奈米至5奈米、例如約3奈米至4奈米的厚度T1a。
參照圖1D，在第一蝕刻終止層112a上方形成第二蝕刻終止層114。在一些實施例中，第二蝕刻終止層114覆蓋閘堆疊106的頂部、第一蝕刻終止層112a的表面、及矽化物層111的表面。在一些實施例中，第二蝕刻終止層114包括SiN、SiC、SiCN、SiON、SiCON、其組合等，且第二蝕刻終止層114是藉由例如化學氣相沉積、電漿增強型化學氣相沉積、原子層沉積、遠程電漿原子層沉積、電漿增強型原子層沉積、其組合等適合的沉積製程而形成。在一些實施例中，第二蝕刻終止層114被稱為「接觸蝕刻終止層(CESL)」。在一些實施例中，第二蝕刻終止層114具有實質上均勻的厚度。具體而言，第二蝕刻終止層114的垂直部分(例如，位於第一蝕刻終止層112a的表面上的部分)的厚度T2實質上相同於第二蝕刻終止層114的水平部分(例如，位於閘堆疊106的頂部上的部分及位於矽化物層111的表面上的部分)的厚度T2。舉例而言，第二蝕刻終止層114具有為約2奈米至5奈米、例如約3奈米至4奈米的厚度T2。
在一些實施例中，第一蝕刻終止層112/112a包括與第二蝕刻終止層114的材料相同的材料。在替代實施例中，第一蝕刻終止層112/112a及第二蝕刻終止層114是由不同的材料製成。在一些實施例中，第一蝕刻終止層112/112a中所包括的材料具有與第二蝕刻終止層114中所包括的材料相同的介電常數(或稱作「k 值」)。在替代實施例中，第一蝕刻終止層112/112a中所包括的材料與第二蝕刻終止層114中所包括的材料具有不同的介電常數。
在一些實施例中，第一蝕刻終止層112/112a所具有的厚度實質上等於第二蝕刻終止層114的厚度。在替代實施例中，第一蝕刻終止層112/112a較第二蝕刻終止層114薄。在又一些替代實施例中，第一蝕刻終止層112/112a較第二蝕刻終止層114厚。
繼續參照圖1D，在第二蝕刻終止層114上方形成介電層116。具體而言，在第二蝕刻終止層114上方形成介電層116，且介電層116填充於閘堆疊106之間的間隙(gaps)中。在一些實施例中，介電層116包括例如氮化矽等氮化物、例如氧化矽等氧化物、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、其組合等，且介電層116是藉由例如旋轉塗佈(spin-coating)、化學氣相沉積、流動式化學氣相沉積(flowable CVD)、電漿增強型化學氣相沉積、原子層沉積、其組合等適合的沉積技術而形成。
參照圖1E，藉由例如化學機械研磨(chemical mechanical polishing，CMP)等適合的技術將介電層116及第二蝕刻終止層114平坦化，直至暴露出閘堆疊106的頂部為止。在一些實施例中，剩餘的介電層116a的頂表面及第二蝕刻終止層114a的頂表面與閘堆疊106的頂表面實質上齊平。在一些實施例中，在所述平坦化步驟之後，第二蝕刻終止層114a具有U形狀的剖面。
此後，以閘堆疊122來替換虛設閘堆疊106。在一些實施例中，移除閘堆疊106以在介電層116a中形成閘溝渠，接著，在 所述閘溝渠中形成閘堆疊122。在一些實施例中，形成閘堆疊122的方法包括藉由化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、鍍敷、或適合的製程來形成堆疊層，接著，執行化學機械研磨製程以移除閘溝渠外的堆疊層。在一些實施例中，介電層116a的頂表面及第二蝕刻終止層114a的頂表面與閘堆疊122的頂表面實質上齊平。
在一些實施例中，閘堆疊122中的每一者包括閘介電層118及閘極120(或稱作「替換閘極(replacement gate)」)。在一些實施例中，閘堆疊122的延伸方向不同於(例如，垂直於)鰭101的延伸方向。在一些實施例中，如圖1E中所示，閘介電層118中的每一者環繞對應閘極120的側壁及底部且位於每一鰭101的頂部及側壁上。在一些實施例中，在鰭101與閘介電層118之間形成氧化矽層。
在一些實施例中，閘介電層118中的每一者包括介電常數大於約10的高k材料。在一些實施例中，所述高k材料包括例如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其組合等金屬氧化物、或適合的材料。在替代實施例中，閘介電層118中的每一者可視情況包括例如HfSiO、LaSiO、AlSiO、其組合等矽酸鹽(silicate)、或適合的材料。
在一些實施例中，閘極120中的每一者包括適合於形成金屬閘極或其部分的金屬材料。在一些實施例中，閘極120中的每一者包括功函數(work function)金屬層及位於所述功函數金屬層上的填充金屬層。在一些實施例中，功函數金屬層是P型功函 數金屬層，其用於提供在P型鰭式場效電晶體元件中恰當地發揮作用的閘電極。P型功函數金屬層包括TiN、WN、TaN、導電性金屬氧化物、及/或適合的材料。在替代實施例中，功函數金屬層是N型功函數金屬層，其用於提供在N型鰭式場效電晶體元件中恰當地發揮作用的閘電極的。N型功函數金屬層包括TiAl、TiAlN、或TaCN、導電性金屬氧化物、及/或適合的材料。填充金屬層包括銅、鋁、鎢、或適合的材料。在一些實施例中，閘極120中的每一者可更包括襯墊(liner)層、介面層(interface layer)、晶種層、黏合層、阻障層、其組合等。
在一些實施例中，如圖1E中所示，第一蝕刻終止層112a及第二蝕刻終止層114a構成複合蝕刻終止層115。在一些實施例中，複合蝕刻終止層115的厚度對隨後的接觸孔定義步驟至關重要。具體而言，要求複合蝕刻終止層115的側壁部分(或垂直部分)厚到足以在定義接觸開口時保護閘堆疊122不受損壞。另一方面，複合蝕刻終止層115的底部部分(或水平部分)不可過厚，否則蝕刻不足(under-etching)所導致的殘留物可能剩餘在所述開口的底部處。在一些實施例中，複合蝕刻終止層115的垂直部分的厚度(=T1a+T2)是複合蝕刻終止層115的水平部分的厚度(=T2)的至少約1.5倍或2倍。藉由此種設計，對閘極提供了更強的保護且未觀察到習知的蝕刻殘留物或蝕刻不足的膜剩餘物。
參照圖1F，將介電層116a及第二蝕刻終止層114a圖案化或部分移除，以形成對應於應變層110的開口123(或稱作「接觸孔」)。在一些實施例中，所述圖案化步驟包括執行蝕刻製程。
在一些實施例中，在形成介電層116a之後，在介電層116a 上形成具有開口的硬罩幕層。在一些實施例中，硬罩幕層的開口對應於後續形成的接觸孔的所期望位置。在一些實施例中，硬罩幕層包括光阻材料、介電材料、或其組合，且所述硬罩幕層是藉由化學氣相沉積、原子層沉積、旋轉塗佈、其組合等而形成。此後，使用硬罩幕層作為蝕刻罩幕來移除部分介電層116a及部分第二蝕刻終止層114a。
在一些實施例中，開口123中的每一者穿透過介電層116a及第二蝕刻終止層114a且暴露出對應的應變層110。在一些實施例中，如圖1F中所示，開口123具有實質上垂直的側壁。在替代實施例中，開口123中的至少一些開口123具有傾斜的側壁。此外，開口123的形狀可根據需要而為圓形的、橢圓形的、正方形的、矩形的、條形的、多邊形的、或任意形狀。在一些實施例中，開口123的高寬比(aspect ratio)大於約3、大於約10、大於15、或甚至大於約20。
仍然參照圖1F，在開口123中形成連接件124。在一些實施例中，連接件124旨在代表電性連接至應變層110的任意類型的導電性材料及結構。在一些實施例中，形成穿過介電層116a及第二蝕刻終止層114a並電性連接至應變層110的連接件124。
在一些實施例中，連接件124包括例如鎢、銅、其合金等金屬、或具有適合的電阻及間隙填充能力的任意金屬材料。在一些實施例中，藉由濺鍍(sputtering)、化學氣相沉積、電化學鍍敷(electrochemical plating，ECP)、其組合等在基底100上形成金屬材料層來填充於開口123中。接著，執行例如化學機械研磨等平坦化步驟來移除部分金屬材料層，直至暴露出介電層116a的 頂部為止。在一些實施例中，連接件124的頂部與介電層116a的頂部實質上共面。鰭式場效電晶體元件10由此製作完成。
在一些實施例中，如圖1E及圖1F中所示，複合蝕刻終止層115的較厚的側壁部分(或垂直部分)有益於防止連接件124接觸閘堆疊122的閘極120。此外，複合蝕刻終止層115的較薄的底部部分(或水平部分)用以避免在接觸孔蝕刻製程中發生蝕刻不足的情況。換言之，複合蝕刻終止層115在閘堆疊122的側壁上形成得較厚，但在應變層110的表面上形成得較薄，使得用於形成開口123及後續連接件124的製程裕度(process window)得以擴寬，且所述元件的可靠性相應地得以提高。
具體而言，開口123或接觸孔的高的高寬比導致用於接觸孔定義步驟的製程裕度相當小。在一些實施例中，當發生過蝕刻(over-etching)及/或未對準(misalignment)時，開口123的位置發生位移及/或開口123的形狀發生變形，且因此複合蝕刻終止層115的部分或頂部可能被蝕刻掉。在一些情形中，如圖2中所示，連接件124與閘極120至少被剩餘的第一蝕刻終止層112a隔離開。具體而言，複合蝕刻終止層115的側壁部分為具有較厚的厚度的雙層結構，使得即便複合蝕刻終止層115的部分或頂部被不合意地移除，連接件124仍能與閘極120完全隔離開。換言之，雙層蝕刻終止層提供用於定義接觸孔的較寬的製程裕度。
可參照圖3所示流程圖來簡要說明圖1A至圖1F中的上述製程步驟。
在步驟200中，如圖1A中所示，提供基底100，基底100具有形成於其上的閘堆疊106及形成於其中的應變層110。在步驟 201中，如圖1A中所示，在應變層110上方形成矽化物層111。
在步驟202中，如圖1B中所示，在形成矽化物層111之後，在閘堆疊106及應變層110上方形成第一蝕刻終止層112。在一些實施例中，在閘堆疊106的頂部及側壁上及應變層110上方的矽化物層111的表面上形成第一蝕刻終止層112。
在步驟204中，如圖1C中所示，部分移除第一蝕刻終止層112。在一些實施例中，所述部分移除第一蝕刻終止層112的步驟包括執行非等向性蝕刻製程至暴露出閘堆疊106的頂部為止。在一些實施例中，在所述部分移除步驟之後，剩餘的第一蝕刻終止層112a呈間隙壁形式。
在步驟206中，如圖1D中所示，在第一蝕刻終止層112a上方形成第二蝕刻終止層114。在一些實施例中，在閘堆疊106的頂部上、第一蝕刻終止層112a的表面上、矽化物層111的表面上形成第二蝕刻終止層114。
在步驟208中，如圖1D中所示，在第二蝕刻終止層114上方形成介電層116。此後，如圖1E中所示，將介電層116及第二蝕刻終止層114平坦化至暴露出閘堆疊106的頂部為止。在一些實施例中，在所述平坦化步驟之後，剩餘的介電層116a的頂表面及第二蝕刻終止層114a的頂表面與閘堆疊106的頂部實質上共面。接著，如圖1E中所示，以金屬閘堆疊122替換閘堆疊106。
在步驟210中，如圖1F中所示，形成穿過介電層116a及第二蝕刻終止層114a並電性連接至應變層110的連接件124。本發明的鰭式場效電晶體元件藉由上述製程步驟而製作完成。然而，不限於在用於製造鰭式場效應電晶體元件的上文步驟當中添 加一或多個附加步驟。
在以上實施例中，在形成第一蝕刻終止層112之前將矽化物層111形成於對應的應變層110上，其是出於說明目的，且不應視作對本發明進行限制。在替代實施例中，如圖4及圖5中所示，在部分移除第一蝕刻終止層112的步驟(步驟204)之後且在形成第二蝕刻終止層114的步驟(步驟206)之前，在對應的應變層110上形成矽化物層113(步驟205)。在一些實施例中，矽化物層113形成為覆蓋對應的部分應變層110。在此種情形中，第一蝕刻終止層112a直接著陸於對應的應變層110上，且第二蝕刻終止層114a直接著陸於對應的矽化物層113上。
在一些實施例中，如圖1F、圖2、及圖4中所示，在部分移除第一蝕刻終止層112的步驟(步驟202)期間，執行非等向性蝕刻製程至暴露出閘堆疊106的頂部為止。然而，本發明並非僅限於此。在替代實施例中，在第一蝕刻終止層112的部分移除步驟之後不暴露出閘堆疊106的頂部。
圖6A至圖6E是根據又一些替代實施例的形成鰭式場效電晶體元件的方法的示意性剖面圖。圖6A至圖6E的方法相似於圖1A至圖1F的方法。以下闡述二者之間的差異且不再對相似性予以贅述。
參照圖6A及圖3，提供基底100，基底100具有形成於基底100上的閘堆疊106、形成於閘堆疊106的側壁上的間隙壁108，以及形成於基底100中的應變層110(步驟200)。在一些實施例中，在應變層110上方形成矽化物層111(步驟201)。在形成矽化物層111之後，在閘堆疊106及應變層110上方形成第一 蝕刻終止層112(步驟202)。在一些實施例中，第一蝕刻終止層112具有實質上均勻的厚度。具體而言，第一蝕刻終止層112的垂直部分(例如，位於間隙壁108的側壁上的部分)的厚度T1實質上相同於第一蝕刻終止層112的水平部分(例如，位於閘堆疊106的頂部上的部分及位於矽化物層111的表面上的部分)的厚度T1。舉例而言，第一蝕刻終止層112具有為約2奈米至5奈米、例如3奈米至4奈米的厚度T1。
參照圖6B及圖3，部分移除第一蝕刻終止層112(步驟204)。在一些實施例中，在所述部分移除步驟之後，剩餘的第一蝕刻終止層112b在間隙壁108的表面上較厚，但在閘堆疊106的頂部上及應變層110上方的矽化物層111的表面上較薄。在一些實施例中，所述部分移除步驟包括藉由時間模式控制(time-mode control)執行非等向性蝕刻製程。在一些實施例中，在所述部分移除步驟期間，將第一蝕刻終止層112的水平部分薄化，同時使第一蝕刻終止層112的垂直部分保持實質上完好。具體而言，第一蝕刻終止層112b的垂直部分(例如，位於間隙壁108的側壁上的部分)的厚度T1a大於第一蝕刻終止層112b的水平部分(例如，位於閘堆疊106的頂部上的部分及位於矽化物層111的表面上的部分)的厚度T1b。
在一些實施例中，第一蝕刻終止層112b的垂直部分所具有的厚度T1a實質上相同於或略微小於第一蝕刻終止層112的厚度T1。舉例而言，厚度T1a介於約2奈米至5奈米、例如約3奈米至4奈米範圍內。在一些實施例中，第一蝕刻終止層112b的水平部分所具有的厚度T1b小於第一蝕刻終止層112的厚度T1。在 一些實施例中，所述非等向性蝕刻製程移除第一蝕刻終止層112的水平部分的厚度T1的約20%至約60%。舉例而言，厚度T1b介於約1奈米至4奈米、例如約2奈米至3奈米範圍內。
參照圖6C及圖3，在第一蝕刻終止層112b上方形成第二蝕刻終止層114(步驟206)。在一些實施例中，第二蝕刻終止層114具有實質上均勻的厚度。具體而言，第二蝕刻終止層114的垂直部分(例如，相鄰於第一蝕刻終止層112b的垂直部分的部分)的厚度T2實質上相同於第二蝕刻終止層114的水平部分(例如，相鄰於第一蝕刻終止層112b的水平部分的部分)的厚度T2。舉例而言，第二蝕刻終止層114具有為約2奈米至5奈米、例如約3奈米至4奈米的厚度T2。此後，在第二蝕刻終止層114上方形成介電層116(步驟208)。
參照圖6D，藉由例如化學機械研磨等適合的技術將介電層116、第二蝕刻終止層114、及第一蝕刻終止層112b平坦化至暴露出閘堆疊106的頂部為止。在一些實施例中，剩餘的介電層116a、第二蝕刻終止層114a、及第一蝕刻終止層112c的頂表面與閘堆疊106的頂表面實質上齊平。在一些實施例中，在所述平坦化步驟之後，第一蝕刻終止層112c及第二蝕刻終止層114a中的每一者的剖面具有U形狀。接著，以金屬閘堆疊122替換閘堆疊106。
在一些實施例中，如圖6D中所示，第一蝕刻終止層112c及第二蝕刻終止層114a構成複合蝕刻終止層117。在一些實施例中，複合蝕刻終止層117的厚度對隨後的接觸孔定義步驟至關重要。在一些實施例中，複合蝕刻終止層117的垂直部分的厚度(=T1a+T2)為複合蝕刻終止層117的水平部分的厚度(=T1b+T2) 的至少約1.5倍或2倍。藉由此種設計，對閘極提供了更強的保護且未觀察到習知的蝕刻殘留物或蝕刻不足的膜剩餘物。
參照圖6E及圖3，形成穿過介電層116a、第二蝕刻終止層114a、及第一蝕刻終止層112c並電性連接至應變層110的連接件124(步驟210)。本發明的鰭式場效電晶體元件20由此製作完成。
在一些實施例中，當發生過蝕刻及/或未對準時，開口123的位置發生位移及/或開口123的形狀發生變形。在一些情形中，如圖7中所示，複合蝕刻終止層117的側壁部分為具有較厚的厚度的雙層結構，使得即便複合蝕刻終止層117的部分或頂部被不合意地移除，連接件124仍能與閘極120完全隔離開。換言之，雙層蝕刻終止層提供用於定義接觸孔的較寬的製程裕度。
以下參照圖1F、圖2、圖4、圖6E、及圖7來闡述本發明的鰭式場效電晶體元件的結構。
在一些實施例中，本發明的鰭式場效電晶體元件10/11/12/20/21包括具有至少一個鰭101的基底100、閘堆疊122、間隙壁108、應變層110、及複合蝕刻終止層115/117。閘堆疊122跨越所述至少一個鰭101。間隙壁108位於閘堆疊106的側壁上。應變層110位於閘堆疊122側邊的基底100中。複合蝕刻終止層115/117位於間隙壁108上及應變層110上。此外，複合蝕刻終止層115/117在間隙壁108上較厚但在應變層110上較薄。
在一些實施例中，複合蝕刻終止層115包括第一蝕刻終止層112a及第二蝕刻終止層114a。第一蝕刻終止層112a位於間隙壁108或閘堆疊122側邊且具有I形狀的剖面。如圖1F、圖2、 及圖4中所示，第二蝕刻終止層114a位於第一蝕刻終止層112a側邊或上方且具有L形狀的剖面。
在替代實施例中，複合蝕刻終止層117包括第一蝕刻終止層112c及第二蝕刻終止層114a。第一蝕刻終止層112c位於間隙壁108或閘堆疊122側邊且具有L形狀的剖面。如圖6E及圖7中所示，第二蝕刻終止層114a位於第一蝕刻終止層112c側邊或上方且具有L形狀的剖面。在一些實施例中，第一蝕刻終止層112c在間隙壁108上較厚但在應變層110上較薄，且位於第一蝕刻終止層112c側邊的第二蝕刻終止層114a具有實質上相同的厚度。
在一些實施例中，複合蝕刻終止層115/117的底部高於間隙壁108的底部。在一些實施例中，第一蝕刻終止層112a/112c及第二蝕刻終止層114a中的每一者的底部高於閘堆疊122的底部。
在一些實施例中，複合蝕刻終止層115/117包括SiN、SiC、SiCN、SiON、SiCON、或其組合。在一些實施例中，第一蝕刻終止層112a/112c與第二蝕刻終止層114a包括相同的材料。在替代實施例中，第一蝕刻終止層112a/112c與第二蝕刻終止層114a包括不同的材料。
在一些實施例中，本發明的鰭式場效電晶體元件10/11/12/20/21更包括位於應變層110上方的矽化物層111/113，且連接件124位於應變層110上方並電性連接至應變層110。
在一些實施例中，如圖1F、圖2、圖6E、及圖7中所示，矽化物層111覆蓋應變層110的整個表面，且複合蝕刻終止層115/117與矽化物層111實體接觸(in physical contact)。具體而言，第一蝕刻終止層112a/112c及第二蝕刻終止層114a與矽化物層111 實體接觸。
在替代實施例中，如圖4中所示，矽化物層113僅覆蓋應變層110的部分表面，其中第一蝕刻終止層112a不與矽化物層113實體接觸，且第二蝕刻終止層114a與矽化物層113實體接觸。
從另一角度來看，連接件124與第二蝕刻終止層114a之間的接觸面積大於連接件124與第一蝕刻終止層112a/112c之間的接觸面積。在一些實施例中，如圖1F中所示，連接件124與第一蝕刻終止層112a之間的接觸面積為零，且連接件124與第二蝕刻終止層114a之間的接觸面積A1大於零。在替代實施例中，如圖6E中所示，連接件124與第二蝕刻終止層114a之間的接觸面積A2大於連接件124與第一蝕刻終止層112c之間的接觸面積A2。
以上實施例中，閘介電層、金屬閘極、間隙壁、第一蝕刻終止層、第二蝕刻終止層、介電層、及連接件中的每一者為單層，其是出於說明目的，且不應被視為對本發明進行限制。在一些實施例中，根據需要，該些所闡述構件中的至少一者可為多層結構。
在上述實施例中，實作「後閘極(gate last)」製程以形成鰭式場效電晶體元件。然而，如本文中所描述的類似製程可應用於例如「先閘極(gate first)」製程等另一製程或另一類型的元件(例如，平面元件)。本文中所揭露的方法可易於與互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)製程流程整合於一起，且不要求進行附加的複雜步驟來達成合意的結果。應理解，本文中所揭露的實施例提供不同的優點，且並非所有實施例必須要求特定優點。
鑒於上文內容，在一些實施例中，複合蝕刻終止層在閘堆疊的側壁上形成得較厚，但在應變層的表面上形成得較薄。藉由此種設計，複合蝕刻終止層的較厚的側壁部分(或垂直部分)有益於防止連接件接觸閘堆疊的閘極。此外，複合蝕刻終止層的較薄的底部部分(或水平部分)用以避免在接觸孔蝕刻製程中發生蝕刻不足的情況。因此，能獲得較寬的微影(lithography)/蝕刻製程裕度、較少的微影重疊要求、較佳的通道隔離、及較大的接觸件至閘極的距離(contact-to-gate distance)。未觀察到習知的金屬閘極損壞，且元件的效能及可靠性相應地得以提高。
根據本發明的一些實施例，一種鰭式場效電晶體元件包括具有至少一個鰭的基底、閘堆疊、間隙壁、應變層、及複合蝕刻終止層。所述閘堆疊跨越所述至少一個鰭。所述間隙壁位於所述閘堆疊的側壁上。所述應變層位於所述閘堆疊側邊的所述基底中。所述複合蝕刻終止層位於所述間隙壁上及所述應變層上。此外，所述複合蝕刻終止層在所述間隙壁上較厚但在所述應變層上較薄。
在上述鰭式場效應電晶體元件中，所述複合蝕刻終止層包括：第一蝕刻終止層，位於所述間隙壁側邊且具有I形狀的剖面；以及第二蝕刻終止層，位於所述第一蝕刻終止層側邊且具有L形狀的剖面。
在上述鰭式場效應電晶體元件中，所述複合蝕刻終止層包括：第一蝕刻終止層，位於所述間隙壁側邊且具有L形狀的剖面；以及第二蝕刻終止層，位於所述第一蝕刻終止層側邊且具有L形狀的剖面。
在上述鰭式場效應電晶體元件中，所述第一蝕刻終止層在所述間隙壁上較厚但在所述應變層上較薄，且所述第二蝕刻終止層在所述第一蝕刻終止層上具有實質上相同的厚度。
在上述鰭式場效應電晶體元件中，所述複合蝕刻終止層的底部高於所述間隙壁的底部。
在上述鰭式場效應電晶體元件中，所述複合蝕刻終止層包括SiN、SiC、SiCN、SiON、SiCON、或其組合。
在上述鰭式場效應電晶體元件中，更包括位於所述應變層上方的矽化物層，其中所述複合蝕刻終止層的至少一部分與所述矽化物層實體接觸。
根據本發明的替代實施例，一種鰭式場效電晶體元件包括具有至少一個鰭的基底、閘堆疊、應變層、第一蝕刻終止層、第二蝕刻終止層、及連接件。所述閘堆疊跨越所述至少一個鰭。所述應變層位於所述閘堆疊側邊的所述基底中。所述第一蝕刻終止層位於所述閘堆疊側邊。所述第二蝕刻終止層位於所述第一蝕刻終止層側邊。所述連接件位於所述應變層上方並電性連接至所述應變層。此外，所述連接件與所述第二蝕刻終止層之間的接觸面積大於所述連接件與所述第一蝕刻終止層之間的接觸面積。
在上述鰭式場效應電晶體元件中，所述連接件與所述第一蝕刻終止層之間的所述接觸面積為零。
在上述鰭式場效應電晶體元件中，所述第一蝕刻終止層在所述閘堆疊的側壁上較厚但在所述應變層上較薄。
在上述鰭式場效應電晶體元件中，所述第二蝕刻終止層在所述第一蝕刻終止層上具有實質上相同的厚度。
在上述鰭式場效應電晶體元件中，所述第一蝕刻終止層的底部高於所述閘堆疊的底部。
在上述鰭式場效應電晶體元件中，所述第一蝕刻終止層與所述第二蝕刻終止層包括相同的材料。
在上述鰭式場效應電晶體元件中，所述第一蝕刻終止層與所述第二蝕刻終止層包括不同的材料。
根據本發明的又一些替代實施例，一種形成鰭式場效電晶體元件的方法包括以下步驟。提供基底，所述基底具有形成於所述基底上的閘堆疊及形成於所述基底中的應變層。在所述閘堆疊及所述應變層上方形成第一蝕刻終止層。部分移除所述第一蝕刻終止層。在所述第一蝕刻終止層上方形成第二蝕刻終止層。在所述第二蝕刻終止層上方形成介電層。形成穿過所述介電層並電性連接至所述應變層的連接件。
在上述方法中，部分移除所述第一蝕刻終止層的步驟包括執行非等向性蝕刻製程。
在上述方法中，部分移除所述第一蝕刻終止層的步驟被執行至暴露出所述閘堆疊的頂部為止。
在上述方法中，在部分移除所述第一蝕刻終止層的步驟之後，剩餘的所述第一蝕刻終止層在所述閘堆疊的側壁上較厚但在所述應變層的表面上較薄。
在上述方法中，所述第一蝕刻終止層與所述第二蝕刻終止層包括相同的材料。
在上述方法中，所述第一蝕刻終止層與所述第二蝕刻終止層包括不同的材料。
以上概述了數個實施例的特徵，使本領域具有通常知識者可更佳瞭解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者更應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
10‧‧‧鰭式場效電晶體元件
100‧‧‧基底
101‧‧‧鰭
108‧‧‧間隙壁
110‧‧‧應變層
111‧‧‧矽化物層
112a‧‧‧第一蝕刻終止層
114a‧‧‧第二蝕刻終止層
115‧‧‧複合蝕刻終止層
116a‧‧‧介電層
118‧‧‧閘介電層
120‧‧‧閘極
122‧‧‧閘堆疊
123‧‧‧開口
124‧‧‧連接件

Claims (1)

  1. 一種鰭式場效電晶體元件，包括：基底，具有至少一個鰭；閘堆疊，跨越所述至少一個鰭；間隙壁，位於所述閘堆疊的側壁上；應變層，位於所述閘堆疊側邊的所述基底中；以及複合蝕刻終止層，位於所述間隙壁上及所述應變層上，其中所述複合蝕刻終止層在所述間隙壁上較厚但在所述應變層上較薄。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833170B2 (en) 2017-11-14 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841507B (zh) * 2017-11-24 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10737774B2 (en) 2018-01-05 2020-08-11 Gopro, Inc. Unmanned aerial vehicle propeller assembly
CN115692202A (zh) * 2018-05-09 2023-02-03 联华电子股份有限公司 半导体元件及其制作方法
US11139203B2 (en) * 2018-10-22 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Using mask layers to facilitate the formation of self-aligned contacts and vias
KR102582074B1 (ko) 2018-12-28 2023-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN112310144A (zh) 2019-07-29 2021-02-02 联华电子股份有限公司 半导体结构及其制作方法
CN111863818B (zh) * 2020-09-22 2021-01-29 晶芯成(北京)科技有限公司 Sram器件及其形成方法
CN113284807B (zh) * 2021-07-20 2021-09-24 晶芯成(北京)科技有限公司 一种半导体结构的制造方法
CN117199072B (zh) * 2023-10-31 2024-03-01 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100361515B1 (ko) * 2000-02-09 2002-11-21 주식회사 하이닉스반도체 반도체장치의 콘택부 제조방법
JP2004152878A (ja) * 2002-10-29 2004-05-27 Toshiba Corp 半導体記憶装置及びその製造方法
KR100681677B1 (ko) * 2005-12-29 2007-02-09 동부일렉트로닉스 주식회사 반도체 소자의 이중 층간 절연막 형성 방법
KR100827443B1 (ko) * 2006-10-11 2008-05-06 삼성전자주식회사 손상되지 않은 액티브 영역을 가진 반도체 소자 및 그 제조방법
DE102007052050B4 (de) * 2007-10-31 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement und Verfahren zum Erhöhen der Ätzselektivität während der Strukturierung einer Kontaktstruktur des Halbleiterbauelements
US8536660B2 (en) * 2008-03-12 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates of MOS devices
JP4744576B2 (ja) * 2008-09-10 2011-08-10 パナソニック株式会社 半導体装置の製造方法
US8084824B2 (en) * 2008-09-11 2011-12-27 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
KR20100035777A (ko) * 2008-09-29 2010-04-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8497528B2 (en) * 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
CN101840920B (zh) * 2009-12-15 2012-05-09 中国科学院微电子研究所 半导体结构及其形成方法
US8669619B2 (en) * 2010-11-04 2014-03-11 Mediatek Inc. Semiconductor structure with multi-layer contact etch stop layer structure
US8513143B2 (en) * 2011-08-18 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of manufacturing
US8765586B2 (en) * 2011-12-20 2014-07-01 Globalfoundries Inc. Methods of forming metal silicide regions on semiconductor devices
US9093559B2 (en) * 2012-03-09 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of hybrid high-k/metal-gate stack fabrication
KR101986534B1 (ko) * 2012-06-04 2019-06-07 삼성전자주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
US9281246B2 (en) * 2012-07-17 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Strain adjustment in the formation of MOS devices
US9054172B2 (en) * 2012-12-05 2015-06-09 United Microelectrnics Corp. Semiconductor structure having contact plug and method of making the same
US9318367B2 (en) * 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
TWI570783B (zh) * 2013-06-07 2017-02-11 聯華電子股份有限公司 半導體製程
US9368592B2 (en) * 2014-01-28 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure
US9136356B2 (en) * 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9373544B2 (en) * 2014-03-13 2016-06-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9246002B2 (en) * 2014-03-13 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for semiconductor device
KR102171023B1 (ko) * 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법
US9577067B2 (en) * 2014-08-20 2017-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate and manufuacturing process thereof
US9190489B1 (en) * 2014-09-08 2015-11-17 Lam Research Corporation Sacrificial pre-metal dielectric for self-aligned contact scheme
US10043903B2 (en) * 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833170B2 (en) 2017-11-14 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same
TWI710057B (zh) * 2017-11-14 2020-11-11 台灣積體電路製造股份有限公司 半導體結構及其製造方法
US11855182B2 (en) 2017-11-14 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same

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US20180158729A1 (en) 2018-06-07
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US20170221757A1 (en) 2017-08-03
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