CN107068757B - Finfet器件及其形成方法 - Google Patents

Finfet器件及其形成方法 Download PDF

Info

Publication number
CN107068757B
CN107068757B CN201611233438.XA CN201611233438A CN107068757B CN 107068757 B CN107068757 B CN 107068757B CN 201611233438 A CN201611233438 A CN 201611233438A CN 107068757 B CN107068757 B CN 107068757B
Authority
CN
China
Prior art keywords
etch stop
stop layer
layer
strained
gate stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611233438.XA
Other languages
English (en)
Other versions
CN107068757A (zh
Inventor
谢文佳
罗以君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107068757A publication Critical patent/CN107068757A/zh
Application granted granted Critical
Publication of CN107068757B publication Critical patent/CN107068757B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H01L29/7845—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H01L29/0847—
    • H01L29/41791—
    • H01L29/6656—
    • H01L29/66795—
    • H01L29/7848—
    • H01L29/785—
    • H01L29/7851—
    • H01L29/165—
    • H01L29/665—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种FinFET器件，FinFET器件包括具有至少一个鳍的衬底、栅极堆叠件、间隔件、应变层和复合蚀刻停止层。栅极堆叠件横跨至少一个鳍。间隔件在栅极堆叠件的侧壁上。应变层在衬底中并位于栅极堆叠件旁边。复合蚀刻停止层在间隔件上和应变层上。此外，复合蚀刻停止层在间隔件上较厚但是在应变层上较薄。本发明实施例涉及FINFET器件及其形成方法。

Description

FINFET器件及其形成方法
技术领域
本发明实施例涉及FINFET器件及其形成方法。
背景技术
半导体集成电路(IC)产业经历了指数式增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都具有比上一代更小和更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。该按比例缩小工艺通常因提高生产效率和降低相关成本而提供益处。
这种按比例缩小工艺还增加了处理和制造IC的复杂性并且，为了实现这些进步，需要IC处理和制造方面的相似进步。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以代替平面晶体管。尽管现有的FinFET器件以及制造FinFET器件的方法一般能够满足它们的期望目的，但是它们还不能完全满足所有方面的要求。
发明内容
根据本发明的一个实施例，提供了一种鳍式场效应晶体管器件，包括：衬底，具有至少一个鳍；栅极堆叠件，横跨所述至少一个鳍；间隔件，位于所述栅极堆叠件的侧壁上；应变层，位于所述衬底中并且位于所述栅极堆叠件旁边；以及复合蚀刻停止层，位于所述间隔件上和所述应变层上，其中，所述复合蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄。
根据本发明的另一实施例，还提供了一种鳍式场效应晶体管器件，包括：衬底，具有至少一个鳍；栅极堆叠件，横跨所述至少一个鳍；应变层，位于所述衬底中并且位于所述栅极堆叠件旁边；第一蚀刻停止层，位于所述栅极堆叠件旁边；第二蚀刻停止层，位于所述第一蚀刻停止层旁边；以及连接件，位于所述应变层上方并且电连接至所述应变层，其中，所述连接件和所述第二蚀刻停止层之间的接触面积大于所述连接件和所述第一蚀刻停止层之间的接触面积。
根据本发明的又一实施例，还提供了一种形成鳍式场效应晶体管器件的方法，包括：提供衬底，所述衬底具有形成在所述衬底上的栅极堆叠件和形成在所述衬底中的应变层；在所述栅极堆叠件和所述应变层上方形成第一蚀刻停止层；部分地去除所述第一蚀刻停止层；在所述第一蚀刻停止层上方形成第二蚀刻停止层；在所述第二蚀刻停止层上方形成介电层；以及穿过所述介电层形成连接件，以及所述连接件电连接至所述应变层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。实际上，为了清楚地讨论，各种部件的临界尺寸可以任意地增加或减小。
图1A至图1F是根据一些实施例的形成FinFET器件的方法的截面图。
图2是根据一些实施例的FinFET器件的示意性截面图。
图3是根据一些实施例的形成FinFET器件的方法的流程图。
图4是根据一些可选实施例的FinFET器件的示意性截面图。
图5是根据一些可选实施例的形成FinFET器件的方法的流程图。
图6A至图6E是根据又一可选实施例的形成FinFET器件的方法的示意性截面图。
图7是根据又一可选实施例的FinFET器件的示意性截面图。
具体实施方式
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例，并不旨在限定本发明。例如，以下描述中，在第一部件上方或者上形成第二部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“在...上方”、“在...上面”“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。
图1A至图1F是根据一些实施例的形成FinFET器件的方法的截面图。
参照图1A，提供了具有一个或多个鳍101的衬底100。在一些实施例中，衬底100包括含硅衬底、绝缘体上硅(SOI)衬底或由其他合适的半导体材料形成的衬底。根据设计的需要，衬底100可以是p型衬底或n型衬底并且可以具有在其中的掺杂区。掺杂区可配置为用于n型FinFET器件或P型FinFET器件。在一些实施例中，衬底100具有形成于其上的隔离层。具体地，隔离层覆盖鳍101的下部并且暴露鳍101的上部。在一些实施例中，隔离层是浅沟槽隔离(STI)结构。
在一些实施例中，衬底100具有形成于其上的至少两个栅极堆叠件106、形成在栅极堆叠件106的侧壁上的间隔件108，以及形成其中的应变层110。
在一些实施例中，栅极堆叠件106的每一个(从底部到顶部)包括界面层102和伪栅极104。在实施例中，在整个说明书中，栅极堆叠件106被称为“伪栅极堆叠件”。在一些实施例中，栅极堆叠件106在不同于(例如，垂直于)鳍101延伸的方向上延伸。在一些实施例中，界面层102包括氧化硅、氮氧化硅、或它们的组合，以及为栅极104包括诸如多晶硅、非晶硅或它们的组合的含硅材料。在一些实施例中，形成栅极堆叠件106的方法包括：在衬底100上形成堆叠层并通过光刻和蚀刻工艺图案化堆叠层。
在一些实施例中，间隔件108具有小于约10或甚至小于约5的介电常数。在一些实施例中，间隔件108包括含氮介电材料、含碳介电材料或两种材料都包括。在一些实施例中，间隔件108包括SiN、SiCN、SiOCN、SiOR(其中，R是诸如CH3、C2H5或C3H7的烷基)、SiC、SiOC、SiON、它们的组合等。在一些实施例中，形成间隔件108的方法包括：在衬底100上形成间隔材料层，并且通过各向异性蚀刻工艺部分地去除间隔材料层。
在一些实施例中，两个应变层110形成在栅极堆叠件106的每一个的旁边，以及应变层110的一个位于相邻的栅极堆叠件106之间。在一些实施例中，应变层110包括用于p型FinFET器件的硅锗。在可选实施例中，应变层110包括用于n型FinFET器件的碳化硅(SiC)、磷化硅(SiP)、SiCP或SiC/SiP多层结构。在一些实施例中，应变层110可以根据需要可选地注入有p型掺杂剂或n型掺杂剂。在一些实施例中，形成应变层110的方法包括：在鳍101中形成凹槽，以及从凹槽生长外延层。在一些实施例中，应变层110可以被称为“源极/漏极区”。
在一些实施例中，应变层110的形成之后，通过硅化应变层110的顶部形成硅化物层111。在一些实施例中，硅化物层111包括硅化镍(NiSi)、硅化钴(CoSi)、硅化钨(WSi)、硅化钽(TaSi)、硅化钛(TiSi)、它们的组合等。在一些实施例中，硅化物层111分别覆盖应变层110的整个表面。
参照图1B，第一蚀刻停止层112形成在栅极堆叠件106和应变层110上方。在一些实施例中，第一蚀刻停止层112覆盖栅极堆叠件106的顶部、间隔件108的侧壁和硅化物层111的表面。在一些实施例中，第一蚀刻停止层112包括SiN、SiC、SiCN、SiON、SiCON、它们的组合等，并且通过诸如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、远程等离子体ALD(RPALD)、等离子体增强ALD(PEALD)、它们的组合等的合适的沉积工艺来形成。在一些实施例中，第一蚀刻停止层112被称为“接触蚀刻停止层(CESL)”。在一些实施例中，第一蚀刻停止层112具有均匀的厚度。具体地，第一蚀刻停止层112的垂直部分(例如，在间隔件108的侧壁上的部分)的厚度T1与第一蚀刻停止层112的水平部分(例如，在栅极堆叠件106的顶部的部分和在硅化物层111的表面上的部分)的厚度T1基本相同。例如，第一蚀刻停止层112具有约2nm至约5nm的厚度T1，诸如3nm至4nm。
参照图1C，部分地去除第一蚀刻停止层112，从而剩余的第一蚀刻停止层112a分别沿着间隔件108的侧壁形成为间隔件(或称为“蚀刻停止间隔件”)。在一些实施例中，部分地去除步骤包括实施各向异性蚀刻工艺直到暴露栅极堆叠件106的顶部。具体地，去除第一蚀刻停止层112的水平部分而保留第一蚀刻停止层112的垂直部分。在一些实施例中，在部分地去除步骤之后，第一蚀刻停止层112a具有I型截面。在一些实施例中，第一蚀刻停止层112a接合(lands on)在硅化物层111上，以及第一蚀刻停止层112a的底部比临近的间隔件108的底部高。在一些实施例中，第一蚀刻停止层112a的厚度T1a与第一蚀刻停止层112的厚度T1基本相同或略小于第一蚀刻停止层112的厚度T1。例如，第一蚀刻停止层112a具有约2nm至5nm的厚度T1a，诸如3nm至4nm。
参照图1D，第二蚀刻停止层114形成在第一蚀刻停止层112a上方。在一些实施例中，第二蚀刻停止层114覆盖栅极堆叠件106的顶部、第一蚀刻停止层112a的表面和硅化物层111的表面。在一些实施例中，第二蚀刻停止层114包括SiN、SiC、SiCN、SiON、SiCON、它们的组合等，并且通过诸如CVD、PECVD、ALD、RPALD、PEALD、它们的组合等的合适的沉积工艺来形成。在一些实施例中，第二蚀刻停止层114被称为“接触蚀刻停止层(CESL)”。在一些实施例中，第二蚀刻停止层114具有基本均匀的厚度。具体地，第二蚀刻停止层114的垂直部分(例如，在第一蚀刻停止层112a的表面上的部分)的厚度T2与第二蚀刻停止层114的水平部分(例如，在栅极堆叠件106的顶部上的部分和在硅化物层111的表面上的部分)的厚度T2基本相同。例如，第二蚀刻停止层114具有约2nm至5nm的厚度T2，诸如3nm至4nm。
在一些实施例中，第一蚀刻停止层112/112a包括与第二蚀刻停止层114的材料相同的材料。在可选实施例中,第一蚀刻停止层112/112a和第二蚀刻停止层114由不同的材料制成。在一些实施例中，第一蚀刻停止层112/112a包括的材料具有与第二蚀刻停止层114包括的材料相同的介电常数(或称作“K值”)。在可选实施例中,第一蚀刻停止层112/112a包括的材料和第二蚀刻停止层114包括的材料具有不同的介电常数。
在一些实施例中，第一蚀刻停止层112/112a的厚度基本等于第二蚀刻停止层114的厚度。在可选实施例中，第一蚀刻停止层112/112a比第二蚀刻停止层114薄。在又一可选实施例中，第一蚀刻停止层112/112a比第二蚀刻停止层114厚。
继续参照图1D，介电层116形成在第二蚀刻停止层114上方。具体地，介电层116形成在第二蚀刻停止层114上方并填充栅极堆叠件106之间的间隙。在一些实施例中，介电材料116包括诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、它们的组合等，并通过诸如旋涂、CVD、可流动CVD、PECVD、ALD、它们的组合等的合适的沉积技术来形成。
参考图1E，通过诸如CMP平坦化介电层116和第二蚀刻停止层114直到暴露栅极堆叠件106的顶部。在一些实施例中，剩余的介电层116a的顶面和第二蚀刻停止层114的顶面与栅极堆叠件106的顶面基本上齐平。在一些实施例中，在平坦化步骤之后，第二蚀刻停止层114a具有U型截面。
其后，伪栅极堆叠件106被替换为栅极堆叠件122。在一些实施例中，去除栅极堆叠件106以在介电层116a中形成栅极沟槽，然后，栅极堆叠件122形成在栅极沟槽中。在一些实施例中，形成栅极堆叠件122的方法包括：使用CVD、PVD、电镀或合适的工艺来形成堆叠层，然后，实施CMP工艺以去除栅极沟槽外部的堆叠层。在一些实施例中，介电层116a的顶面和第二蚀刻停止层114的顶面与栅极堆叠件122的顶面基本上齐平。
在一些实施例中，栅极堆叠件122的每一个均包括栅极介电层118和栅电极120(或称为“替代栅极”)。在一些实施例中，栅极堆叠件122在不同于(例如，垂直于)鳍101延伸的方向上延伸。在一些实施例中，如图1E所示，栅极介电层118的每一个均围绕相应的栅极120的侧壁和底部并位于每个鳍101的顶部和侧壁上。在一些实施例中，氧化硅层形成在鳍101和栅极介电层118之间。
在一些实施例中，栅极介电层118的每一个均包括具有大于约10的介电常数的高k材料。在一些实施例中，高k材料包括金属氧化物，诸如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、它们的组合或合适的材料。在可选实施例中，栅极介电层118的每一个可以可选地包括硅酸盐，诸如HfSiO、LaSiO、AlSiO、它们的组合或合适的材料。
在一些实施例中，栅极120的每一个均包括适合于形成金属栅极及其部分的金属材料。在一些实施例中，栅极120的每一个均包括功函金属层和功函金属层上的填充金属层。在一些实施例中，功函金属层是P型功函金属层以提供在P型FinFET器件中正确地运行(properly performs)的栅电极。P型功函金属层包括TiN、WN、TaN、导电金属氧化物和/或合适的材料。在可选实施例中，功函金属层是提供正确地运行于N型FinFET器件中的栅电极的N型功函金属层。P型功函金属层(应该是N型功函金属层，上面刚说过P型的)包括TiAl、TiAlN、TaCN、导电金属氧化物和/或合适的材料。填充金属层包括铜、铝、钨或合适的材料。在一些实施例中栅极120的每一个还包括衬层、界面层、晶种层、粘合层、阻挡层或它们的组合等。
在一些实施例中，如图1E所示，第一蚀刻停止层112a和第二蚀刻停止层114a构成复合蚀刻停止层115。在一些实施例中，复合蚀刻停止层115的厚度对随后的接触孔限定步骤是关键的。具体地，要求复合蚀刻停止层115的侧壁部分(或垂直部分)足够厚以便保护栅极堆叠件122在限定接触孔期间免受损伤。在另一方面，复合蚀刻停止层115的底部(或水平部分)不能太厚，否则，由于蚀刻不足(under-etching)而引起的残留物可以保留在开口的底部。在一些实施例中，复合蚀刻停止层115的垂直部分的厚度(T1a+T2)是复合蚀刻停止层115的水平部分的厚度(T2)的至少约1.5倍或2倍。通过这样的设计，为栅极提供了更大的保护，观察不到常规的蚀刻残留物或蚀刻不足(under-etching)而保留的膜。
参照图1F，图案化或部分地去除介电层116a和第二蚀刻停止层114a，从而形成与应变层110相对应的开口123(或称为“接触孔”)。在一些实施例中，图案化步骤包括实施蚀刻工艺。
在一些实施例中，形成介电层116a之后，具有开口的硬掩模层形成在介电层116a上。在一些实施例中，硬掩模层的开口对应于随后形成的接触孔的预期位置。在一些实施例中，硬掩模层包括光刻胶材料、介电材料或它们的组合，并通过CVD、ALD、旋涂、它们的组合等来形成硬掩模层。其后，通过使用硬掩模作为蚀刻掩模去除介电层116a的部分和蚀刻停止层114a的部分。
在一些实施例中，开口123的每一个均穿过介电层116a和第二蚀刻停止层114a并暴露相对应的应变层110。在一些实施例中，如图1F所示，开口123具有基本垂直的侧壁。在可选实施例中，开口123的至少一些具有倾斜的侧壁。此外，开口123的形状可以是圆形、椭圆形、正方形、矩形、条形、多边形或根据需要的任何形状。在一些实施例中，开口123的横纵比大于3、大于10、大于15或甚至大于20。
仍然参照图1F，连接件124形成在开口123中。在一些实施例中，连接件124用于代表电连接到应变层110的任何类型的导电材料和结构。在一些实施例中，连接件124形成为穿过介电层116a和第二蚀刻停止层114a并电连接至应变层110。
在一些实施例中，连接件124包括金属，诸如钨、铜、它们的合金或任何具有合适的电阻和间隙填充能力的金属材料。在一些实施例中，金属材料层通过溅射、CVD、电化学镀(ECP)和它们的组合等形成在衬底100上并填充在开口123中。然后，实施诸如CMP的平坦化步骤以去除金属材料层的部分直到暴露介电层116a的顶部。在一些实施例中，连接件124的顶部与介电层116a的顶部基本上共面。这样，完成了FinFET器件10。
在一些实施例中，如图1E和图1F所示，复合蚀刻停止层115的较厚的侧壁部分(或垂直部分)有利于防止连接件124接触栅极堆叠件122的栅极120。具体地，复合蚀刻停止层115的较薄的底部(或水平部分)配置为在接触孔蚀刻工艺中避免蚀刻不足。换句话说，复合蚀刻停止层115形成为在栅极堆叠件122的侧壁上较厚而在应变层110的表面上较薄，因此，加宽了用于形成开口123以及因此形成连接件124的工艺窗口，并因此提高了器件的可靠性。
具体地，由于开口123或接触孔的高横纵比，用于接触扣限定步骤的工艺窗口非常小。在一些实施例中，当发生过蚀刻和/或未对准时，开口123的位置将偏移和/或开口123的形状将变形，从而，可能蚀刻掉复合蚀刻停止层115的部分或顶部。在一些情况下，如图2所示，连接件124至少被剩余的第一蚀刻停止层112a与栅极120隔离开。具体地，复合蚀刻停止层115的侧壁部分是具有较厚厚度的双层结构，从而，尽管复合蚀刻停止层115的部分或顶部被意外地去除，连接件124仍然与栅极120完全隔离。换句话说，双层蚀刻停止层为限定接触孔提供了更宽的工艺窗口。
可以参照图3的流程图简明地示出上述图1A到图1F的工艺步骤。
在步骤200中，如图1A所示，提供了衬底100，衬底100具有形成于其上的栅极堆叠件106和形成于其中的应变层110。在步骤201中，如图1A所示，在应变层110上形成硅化物层111。
在步骤202中，如图1B所示，在形成硅化物层111之后，第一蚀刻停止层112形成在栅极堆叠件106和应变层110上方。在一些实施例中，在栅极堆叠件106的顶部和侧壁上以及应变层110上方的硅化物层的表面上形成第一蚀刻停止层112。
在步骤204中，如图1C所示，部分地去除第一蚀刻停止层112。在一些实施例中，部分地去除第一蚀刻停止层112的步骤包括实施各向异性蚀刻工艺直到暴露栅极堆叠件106的顶部。在一些实施例中，在部分地去除步骤之后，剩余的第一蚀刻停止层112a处于间隔件的形式。
在步骤206中，如图1D所示，第二蚀刻停止层114形成在第一蚀刻停止层112a上方。在一些实施例中，在栅极堆叠件106的顶部上、第一蚀刻停止层112a的表面上和硅化物层111的表面上形成第二蚀刻停止层114。
在步骤208中，如图1D所示，介电层116形成在第二蚀刻停止层114上方。之后，如图1E所示，平坦化介电层116和第二蚀刻停止层114直至暴露栅极堆叠件106的顶部。在一些实施例中，在平坦化步骤之后，剩余的介电层116a的顶面和第二蚀刻停止层114a的顶面与栅极堆叠件106的顶面基本上齐平。然后，如图1E所示，栅极堆叠件106替换为金属栅极堆叠件122。
在步骤210中，如图1F所示，连接件124形成为穿过介电层116a和第二蚀刻停止层114a并电连接至应变层110。这样，随着工艺步骤的描述，完成了本发明的FinFET器件。然而，并不限于在以上制造FinFET器件的步骤中加入一个或多个额外步骤。
在以上提供的实施例中，在形成第一蚀刻停止层112之前，硅化物层111形成在相应的应变层110上，仅仅为了说明的目的，并且不解释为限制本发明。在可选实施例中，如图4和图5所示，在部分地去除第一蚀刻停止层112步骤(步骤204)之后以及在形成第二蚀刻停止层114的步骤(步骤206)之前，硅化物层113形成在相应的应变层110上(步骤205)。在一些实施例中，形成硅化物层113以覆盖相应的应变层110。在这种情况下，第一蚀刻停止层112a直接接合在相应的应变层110上，并且第二蚀刻停止层114a直接接合在相应的硅化物层113上。
在一些实施例中，如图1F、图2和图4所示，在部分地去除第一蚀刻停止层112的步骤(步骤202)期间，实施各向异性蚀刻工艺直到暴露栅极堆叠件106的顶部。然而，本发明不局限于此。在可选实施例中，在第一蚀刻停止层112的部分地去除步骤之后，不暴露栅极堆叠件106的顶部。
图6A至图6E是根据又一可选实施例的形成FinFET器件的方法的示意性截面图。图6A到图6E的方法与图1A到图1F的方法类似。以下描述了它们之间的不同，以及相似点在此不重复。
参照图6A和图3，提供了衬底100，衬底100具有形成于其上的栅极堆叠件106、形成在栅极堆叠件106的侧壁上的间隔件108以及形成衬底100中的应变层110(步骤200)。在一些实施例中，硅化物层111形成在应变层110上方(步骤201)。在形成硅化物层111之后，第一蚀刻停止层112形成在栅极堆叠件106和应变层110上方(步骤202)。在一些实施例中，第一蚀刻停止层112具有均匀的厚度。具体地，第一蚀刻停止层112的垂直部分(例如，在间隔件108的侧壁上的部分)的厚度T1与第一蚀刻停止层112的水平部分(例如，在栅极堆叠件106的顶部的部分和在硅化物层111的表面上的部分)的厚度T1基本相同。例如，第一蚀刻停止层112具有约2nm至约5nm的厚度T1，诸如3nm至4nm。
参照图6B和图3，部分地去除第一蚀刻停止层112(步骤204)。在一些实施例中，在部分地去除步骤之后，在间隔件108的表面上的剩余的第一蚀刻停止层112b较厚，但是在栅极堆叠件106上和应变层110上方的硅化物层111上的剩余的第一蚀刻停止层112b较薄。在一些实施例中，部分地去除步骤包括实施具有时间模式控制(time-mode control)的各向异性蚀刻工艺。在一些实施例中，在部分地去除步骤期间，第一蚀刻停止层112的水平部分减薄而第一蚀刻停止层112的垂直部分基本上保持完整。具体地，第一蚀刻停止层112b的垂直部分(例如，在间隔件108的侧壁上的部分)的厚度T1a大于第一蚀刻停止层112b的水平部分(例如，在栅极堆叠件106的顶部的部分和在硅化物层111的表面上的部分)的厚度T1b。
在一些实施例中，第一蚀刻停止层112b的垂直部分的厚度T1a与第一蚀刻停止层112的厚度T1基本相同或略小于第一蚀刻停止层112的厚度T1。例如，厚度T1a在约2nm至5nm的范围内，诸如约3nm至4nm。在一些实施例中，第一蚀刻停止层112b的水平部分的厚度T1b小于第一蚀刻停止层112的厚度T1。在一些实施例中，各向异性蚀刻工艺去除第一蚀刻停止层112的厚度T1的约20％到约60％。例如，厚度T1b在约1nm至4nm的范围内，诸如约2nm至3nm。
参照图6C和图3，第二蚀刻停止层114形成在第一蚀刻停止层112b上方。在一些实施例中，第二蚀刻停止层114具有基本均匀的厚度。具体地，第二蚀刻停止层114的垂直部分(例如，临近第一蚀刻停止层112b的垂直部分的部分)的厚度T2与第二蚀刻停止层114的水平部分(例如，临近第一蚀刻停止层112b的水平部分的部分)的厚度T2基本相同。例如，第二蚀刻停止层114具有约2nm至5nm的厚度T2，诸如3nm至4nm。然后，介电层116形成在第二蚀刻停止层114上方(步骤208)。
参考图6D，通过诸如CMP的合适的技术平坦化介电层116、第二蚀刻停止层114和第一蚀刻停止层112b直到暴露栅极堆叠件106的顶部。在一些实施例中，剩余的介电层116a的顶面、第二蚀刻停止层114a的顶面和第一蚀刻停止层112c的顶面与栅极堆叠件106的顶面基本上齐平。在一些实施例中，在平坦化步骤之后，第一蚀刻停止层112c的每一个和第二蚀刻停止层114a具有U型截面。然后，栅极堆叠件106替换为金属栅极堆叠件122。
在一些实施例中，如图6D所示，第一蚀刻停止层112c和第二蚀刻停止层114a构成复合蚀刻停止层117。在一些实施例中，复合蚀刻停止层117的厚度对随后的接触孔限定步骤是关键的。在一些实施例中，复合蚀刻停止层117的垂直部分的厚度(T1a+T2)是复合蚀刻停止层117的水平部分的厚度(T1b+T2)的至少约1.5倍或2倍。通过这样的设计，为栅极提供了更大的保护，观察不到常规的蚀刻残留物或蚀刻不足(under-etching)而保留的膜。
参照图6E和图3，连接件124形成为穿过介电层116a和第二蚀刻停止层114a和第一蚀刻停止层112c并电连接至应变层110(步骤210)。从而完成本发明的FinFET器件20。
在一些实施例中，当发生过蚀刻和/或未对准时，开口123的位置将偏移和/或开口123的形状将变形。在一些情况下，如图7所示，复合蚀刻停止层117的侧壁部分是具有较厚厚度的双层结构，从而，尽管复合蚀刻停止层117的部分或顶部被意外地去除，但连接件124仍然与栅极120完全隔离。换句话说，双层蚀刻停止层为限定接触孔提供了更宽的工艺窗口。
参照图1F、图2、图4、图6E和图7，以下讨论了本发明的FinFET器件的结构。
在一些实施例中，本发明的FinFET器件10/11/12/20/21包括具有至少一个鳍101的衬底100、栅极堆叠件122、间隔件108、应变层110和复合蚀刻停止层115/117。栅极堆叠件122横跨至少一个鳍101。间隔件108在栅极堆叠件106的侧壁上。应变层110在衬底100中并位于栅极堆叠件122旁边。复合蚀刻停止层115/117在间隔件108上和应变层110上。此外，复合蚀刻停止层115/117在间隔件108上较厚而在应变层110上较薄。
在一些实施例中，复合蚀刻停止层115包括第一蚀刻停止层112a和第二蚀刻停止层114a。第一蚀刻停止层112a位于间隔件108或栅极堆叠件122旁边并且具有I型截面。如图1F、图2和图4所示，第二蚀刻停止层114a位于第一蚀刻停止层112a旁边或上方并且具有L型截面。
在可选实施例中，复合蚀刻停止层117包括第一蚀刻停止层112c和第二蚀刻停止层114a。第一蚀刻停止层112c位于间隔件108或栅极堆叠件122旁边并且具有L型截面。如图6E和图7所示，第二蚀刻停止层114a位于第一蚀刻停止层112c旁边或上方并且具有L型截面。在一些实施例中，第一蚀刻停止层112c在间隔件108上较厚但是在应变层110上较薄，并且第二蚀刻停止层114a位于第一蚀刻停止层112c旁边并且具有与第一蚀刻停止层112c基本相同的厚度。
在一些实施例中，复合蚀刻停止层115/117的底部比间隔件108的底部高。在一些实施例中，第一蚀刻停止层112a/112c和第二蚀刻停止层114a的底部比栅极堆叠件122的底部高。
在一些实施例中，复合蚀刻停止层115/117包括SiN、SiC、SiCN、SiON、SiOCN或它们的组合等。在一些实施例中,第一蚀刻停止层112a/112c和第二蚀刻停止层114a包括相同的材料。在可选实施例中,第一蚀刻停止层112a/112c和第二蚀刻停止层114a包括不同的材料。
在一些实施例中，本发明的FinFET器件10/11/12/20/21还包括位于应变层110上方的硅化物层111/113、位于应变层110上方并电连接至应变层110的连接件124。
在一些实施例中，如图1F、图2、图6E和图7所示，硅化物层111覆盖应变层110的整个表面，复合蚀刻停止层115/117与硅化物层111物理连接。具体地，第一蚀刻停止层112a/112c和第二蚀刻停止层114与硅化物层111物理连接。
在可选实施例中，如图4所示，硅化物层113仅覆盖应变层110的部分表面，其中，第一蚀刻停止层112a与硅化物层113不物理连接，以及第二蚀刻停止层114a与硅化物层113物理连接。
从另一角度看，连接件124和第二蚀刻停止层114a之间的接触面积大于连接件124和第一蚀刻停止层112a/112c之间的接触面积。在一些实施例中，如图1F所示，连接件124和第一蚀刻停止层112a之间的接触面积为0，连接件124和第二蚀刻停止层114a之间的接触面积A1大于0。在可选实施例中，如图6E所示，连接件124和第二蚀刻停止层114a之间的接触面积A2大于连接件124和第一蚀刻停止层112c之间的接触面积A2。
在以上提供的实施例中，其中，栅极介电层、金属栅极、间隔件、第一蚀刻停止层、第二蚀刻停止层、介电层和连接件的每一个是单层，仅仅为了说明的目的，并且不解释为限制本发明。在一些实施例中，这些所描述的元件的至少一个可以根据需要是多层结构。
在上述实施例中，实施“后栅极”工艺以形成FinFET器件。然而，通过使用类似于本文所述的工艺，应用诸如“先栅极”工艺的另一工艺或另一类型的器件(例如，平面器件)。本文所述的方法可以容易地与CMOS工艺流程相结合并且不要求额外的复杂步骤而实现期望的结果。应该理解，本文公开的不同实施例提供不同的优势并且没有特定优势是所有实施例都必需的。
鉴于以上所述，在一些实施例中，复合蚀刻停止层形成为在栅极堆叠件的侧壁上较厚但是在应变层的表面上较薄。通过这种设计，复合蚀刻停止层的较厚的侧壁部分(或垂直部分)有利于防止连接件1接触栅极堆叠件的栅极。此外，复合蚀刻停止层的较薄的底部(或水平部分)配置为在接触孔蚀刻工艺中避免蚀刻不足。因此，得到了较宽的光刻/蚀刻工艺窗口、较低的光刻覆盖要求、更好的沟道隔离和更大的接触件至栅极的距离。未观察到常规的金属栅极损伤，并且相应地提高了器件的性能和可靠性。
根据本发明的一些实施例中，一种FinFET器件包括具有至少一个鳍的衬底、栅极堆叠件、间隔件、应变层和复合蚀刻停止层。栅极堆叠件横跨至少一个鳍。间隔件在栅极堆叠件的侧壁上。应变层在衬底中并位于栅极堆叠件旁边。复合蚀刻停止层在间隔件上和应变层上。此外，复合蚀刻停止层在间隔件上较厚而在应变层上较薄。
根据本发明的可选实施例中，一种FinFET器件包括具有至少一个鳍的衬底、栅极堆叠件、间隔件、应变层、第一蚀刻停止层、第二蚀刻停止层和连接件。栅极堆叠件横跨至少一个鳍。应变层在衬底中并位于栅极堆叠件旁边。第一蚀刻停止层在栅极堆叠件旁边。第二蚀刻停止层在第一蚀刻停止层旁边。连接件位于应变层上方并电连接至应变层。此外，连接件和第二蚀刻停止层之间的接触面积大于连接件和第一蚀刻停止层之间的接触面积。
根据本发明的又一可选实施例，一种制造FinFET器件的方法包括以下步骤。提供了具有形成于其上的栅极堆叠件和形成于其中的应变层的衬底100。第一蚀刻停止层形成在栅极堆叠件和应变层上方。部分地去除第一蚀刻停止层。第二蚀刻停止层形成在第一蚀刻停止层上方。介电层形成在第二蚀刻停止层上方。连接件形成为穿过介电层并电连接至应变层。
根据本发明的一个实施例，提供了一种鳍式场效应晶体管器件，包括：衬底，具有至少一个鳍；栅极堆叠件，横跨所述至少一个鳍；间隔件，位于所述栅极堆叠件的侧壁上；应变层，位于所述衬底中并且位于所述栅极堆叠件旁边；以及复合蚀刻停止层，位于所述间隔件上和所述应变层上，其中，所述复合蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄。
在上述鳍式场效应晶体管器件中，所述复合蚀刻停止层包括：第一蚀刻停止层，位于所述间隔件旁边并且具有I型截面；以及第二蚀刻停止层，位于所述第一蚀刻停止层旁边并且具有L型截面。
在上述鳍式场效应晶体管器件中，所述复合蚀刻停止层：第一蚀刻停止层，位于所述间隔件旁边并且具有L型截面；以及第二蚀刻停止层，位于所述第一蚀刻停止层旁边并且具有L型截面。
在上述鳍式场效应晶体管器件中，所述第一蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄，并且所述第二蚀刻停止层在所述第一蚀刻停止层上具有相同的厚度。
在上述鳍式场效应晶体管器件中，所述复合蚀刻停止层的底部比所述间隔件的底部高。
在上述鳍式场效应晶体管器件中，所述复合蚀刻停止层包括SiN、SiC、SiCN、SiON、SiOCN或它们的组合。
在上述鳍式场效应晶体管器件中，还包括位于所述应变层上方的硅化物层，其中，所述复合蚀刻停止层的至少部分与所述硅化物层物理接触。
根据本发明的另一实施例，还提供了一种鳍式场效应晶体管器件，包括：衬底，具有至少一个鳍；栅极堆叠件，横跨所述至少一个鳍；应变层，位于所述衬底中并且位于所述栅极堆叠件旁边；第一蚀刻停止层，位于所述栅极堆叠件旁边；第二蚀刻停止层，位于所述第一蚀刻停止层旁边；以及连接件，位于所述应变层上方并且电连接至所述应变层，其中，所述连接件和所述第二蚀刻停止层之间的接触面积大于所述连接件和所述第一蚀刻停止层之间的接触面积。
在上述鳍式场效应晶体管器件中，所述连接件和所述第一蚀刻停止层之间的接触面积为零。
在上述鳍式场效应晶体管器件中，所述第一蚀刻停止层在所述栅极堆叠件的侧壁上较厚但是在所述应变层上较薄。
在上述鳍式场效应晶体管器件中，所述第二蚀刻停止层在所述第一蚀刻停止层上具有相同的厚度。
在上述鳍式场效应晶体管器件中，所述第一蚀刻停止层的底部比所述栅极堆叠件的底部高。
在上述鳍式场效应晶体管器件中，所述第一蚀刻停止层和所述第二蚀刻停止层包括相同的材料。
在上述鳍式场效应晶体管器件中，所述第一蚀刻停止层和所述第二蚀刻停止层包括不同的材料。
根据本发明的又一实施例，还提供了一种形成鳍式场效应晶体管器件的方法，包括：提供衬底，所述衬底具有形成在所述衬底上的栅极堆叠件和形成在所述衬底中的应变层；在所述栅极堆叠件和所述应变层上方形成第一蚀刻停止层；部分地去除所述第一蚀刻停止层；在所述第一蚀刻停止层上方形成第二蚀刻停止层；在所述第二蚀刻停止层上方形成介电层；以及穿过所述介电层形成连接件，以及所述连接件电连接至所述应变层。
在上述方法中，部分地去除所述第一蚀刻停止层的步骤包括实施各向异性蚀刻工艺。
在上述方法中，实施部分地去除所述第一蚀刻停止层的步骤直到暴露所述栅极堆叠件的顶部。
在上述方法中，在部分地去除所述第一蚀刻停止层的步骤之后，剩余的所述第一蚀刻停止层在所述栅极堆叠件的侧壁上较厚但是在所述应变层的表面上较薄。
在上述方法中，所述第一蚀刻停止层和所述第二蚀刻停止层包括相同的材料。
在上述方法中，所述第一蚀刻停止层和所述第二蚀刻停止层包括不同的材料。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (30)

1.一种鳍式场效应晶体管器件，包括：
衬底，具有所述鳍式场效应晶体管器件的至少一个鳍；
栅极堆叠件，横跨所述鳍式场效应晶体管器件的所述至少一个鳍；
间隔件，位于所述栅极堆叠件的侧壁上；
应变层，位于所述衬底中并且位于所述栅极堆叠件旁边，所述应变层与所述间隔件邻接；
连接件，位于所述应变层上方并且电连接至所述应变层；以及
复合蚀刻停止层，位于所述间隔件上和所述应变层上，其中，所述复合蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄，以及
其中，所述复合蚀刻停止层包括位于所述间隔件旁边的第一蚀刻停止层和位于所述第一蚀刻停止层旁边的第二蚀刻停止层，并且所述第一蚀刻停止层和所述第二蚀刻停止层包括相同的材料，所述第一蚀刻停止层具有L型截面，所述第二蚀刻停止层具有L型截面，其中，所述第一蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄，并且所述第二蚀刻停止层在所述第一蚀刻停止层上具有均匀的厚度，
其中，所述连接件与所述第一蚀刻停止层和所述第二蚀刻停止层均物理接触，并且所述连接件与所述第二蚀刻停止层之间的接触面积大于所述连接件与所述第一蚀刻停止层之间的接触面积。
2.根据权利要求1所述的鳍式场效应晶体管器件，其中：
所述复合蚀刻停止层的垂直部分的厚度是所述复合蚀刻停止层的水平部分的厚度的至少1.5倍或2倍。
3.根据权利要求1所述的鳍式场效应晶体管器件，其中，所述复合蚀刻停止层的底部比所述间隔件的底部高。
4.根据权利要求1所述的鳍式场效应晶体管器件，其中，所述复合蚀刻停止层包括SiN、SiC、SiCN、SiON、SiOCN或它们的组合。
5.根据权利要求1所述的鳍式场效应晶体管器件，还包括位于所述应变层上方的硅化物层，其中，所述复合蚀刻停止层的至少部分与所述硅化物层物理接触。
6.根据权利要求1所述的鳍式场效应晶体管器件，其中，所述第二蚀刻停止层没有覆盖所述栅极堆叠件的顶面。
7.一种鳍式场效应晶体管器件，包括：
衬底，具有所述鳍式场效应晶体管器件的至少一个鳍；
栅极堆叠件，横跨所述鳍式场效应晶体管器件的所述至少一个鳍；
间隔件，位于所述栅极堆叠件的侧壁上；
应变层，位于所述衬底中并且位于所述栅极堆叠件旁边，所述应变层与所述间隔件邻接；
第一蚀刻停止层，位于所述栅极堆叠件旁边，其中，所述第一蚀刻停止层具有L型截面，所述第一蚀刻停止层在所述栅极堆叠件的侧壁上较厚但是在所述应变层上较薄；
第二蚀刻停止层，位于所述第一蚀刻停止层旁边，其中，所述第二蚀刻停止层具有L型截面，所述第二蚀刻停止层在所述第一蚀刻停止层上具有均匀的厚度；以及
连接件，位于所述应变层上方并且电连接至所述应变层，其中，所述连接件与所述第一蚀刻停止层和所述第二蚀刻停止层均物理接触，并且所述连接件和所述第二蚀刻停止层之间的接触面积大于所述连接件和所述第一蚀刻停止层之间的接触面积，
其中，所述第一蚀刻停止层和所述第二蚀刻停止层包括相同的材料。
8.根据权利要求7所述的鳍式场效应晶体管器件，其中，所述第一蚀刻停止层的底部比所述栅极堆叠件的底部高。
9.根据权利要求7所述的鳍式场效应晶体管器件，其中，所述第二蚀刻停止层没有覆盖所述栅极堆叠件的顶面。
10.一种形成鳍式场效应晶体管器件的方法，包括：
提供衬底，所述衬底具有形成在所述衬底上的栅极堆叠件、形成在所述栅极堆叠件的侧壁上的间隔件和形成在所述衬底中的应变层，其中，所述衬底具有所述鳍式场效应晶体管器件的至少一个鳍，所述应变层与所述间隔件邻接；
在所述栅极堆叠件和所述应变层上方形成第一蚀刻停止层；
部分地去除所述第一蚀刻停止层，使得剩余的所述第一蚀刻停止层在所述栅极堆叠件的侧壁上较厚但是在所述应变层的表面上较薄；
在所述第一蚀刻停止层上方形成第二蚀刻停止层；
在所述第二蚀刻停止层上方形成介电层；以及
穿过所述介电层形成连接件，以及所述连接件电连接至所述应变层，
其中，所述第一蚀刻停止层和所述第二蚀刻停止层包括相同的材料，所述连接件与所述第一蚀刻停止层和所述第二蚀刻停止层均物理接触，并且所述连接件和所述第二蚀刻停止层之间的接触面积大于所述连接件和所述第一蚀刻停止层之间的接触面积，所述第一蚀刻停止层具有L型截面，所述第二蚀刻停止层具有L型截面，并且所述第二蚀刻停止层在所述第一蚀刻停止层上具有均匀的厚度。
11.根据权利要求10所述的方法，其中，部分地去除所述第一蚀刻停止层的步骤包括实施各向异性蚀刻工艺。
12.根据权利要求10所述的方法，其中，实施部分地去除所述第一蚀刻停止层的步骤直到暴露所述栅极堆叠件的顶部。
13.根据权利要求10所述的方法，还包括：
在形成所述连接件之前，对所述介电层和所述第二蚀刻停止层实施平坦化工艺，从而使得所述栅极堆叠件的顶面暴露并且未由所述第二蚀刻停止层覆盖。
14.一种鳍式场效应晶体管器件，包括：
衬底，具有所述鳍式场效应晶体管器件的至少一个鳍；
栅极堆叠件，横跨所述鳍式场效应晶体管器件的所述至少一个鳍；
间隔件，位于所述栅极堆叠件的侧壁上；
应变层，位于所述衬底中并且位于所述栅极堆叠件旁边，所述应变层与所述间隔件邻接；以及
复合蚀刻停止层，位于所述间隔件上和所述应变层上，其中，所述复合蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄；
介电层，位于所述复合蚀刻停止层上；以及
连接件，位于所述应变层上方并且电连接至所述应变层，
其中，所述复合蚀刻停止层包括第一蚀刻停止层和位于所述第一蚀刻停止层上的第二蚀刻停止层，其中，所述第一蚀刻停止层具有L型截面，所述第二蚀刻停止层具有L型截面，所述第一蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄，所述第二蚀刻停止层在所述第一蚀刻停止层上具有均匀的厚度，
其中，所述连接件的第一侧壁和所述第一蚀刻停止层之间的接触区域的面积小于所述连接件的第一侧壁和所述第二蚀刻停止层之间的接触区域的面积。
15.根据权利要求14所述的鳍式场效应晶体管器件，其中，所述介电层与所述第一蚀刻停止层分隔开。
16.根据权利要求15所述的鳍式场效应晶体管器件，其中，所述连接件的第二侧壁与所述介电层和所述复合蚀刻停止层接触。
17.根据权利要求15所述的鳍式场效应晶体管器件，其中，所述连接件的第一侧壁和所述复合蚀刻停止层之间的第一界面的长度等于所述连接件的第二侧壁和所述复合蚀刻停止层之间的第二界面的长度。
18.根据权利要求14所述的鳍式场效应晶体管器件，其中，所述第一蚀刻停止层和所述第二蚀刻停止层具有相同的材料。
19.根据权利要求14所述的鳍式场效应晶体管器件，其中，所述连接件的第二侧壁与所述第一蚀刻停止层通过所述第二蚀刻停止层和所述介电层分隔开。
20.根据权利要求18所述的鳍式场效应晶体管器件，其中，所述连接件的第一侧壁和所述第二蚀刻停止层之间的第一界面的长度等于所述连接件的第二侧壁和所述第二蚀刻停止层之间的第二界面的长度。
21.根据权利要求14所述的鳍式场效应晶体管器件，还包括位于所述应变层上方的硅化物层，其中，所述复合蚀刻停止层的至少部分与所述硅化物层接触。
22.根据权利要求21所述的鳍式场效应晶体管器件，其中，所述间隔件与所述硅化物层接触。
23.根据权利要求14所述的鳍式场效应晶体管器件，其中，所述连接件的第一顶角与所述复合蚀刻停止层通过介于它们之间的介电层分隔开，并且所述连接件的第二顶角与所述复合蚀刻停止层通过介于它们之间的介电层分隔开。
24.一种鳍式场效应晶体管器件，包括：
衬底，具有所述鳍式场效应晶体管器件的至少一个鳍；
栅极堆叠件，横跨所述鳍式场效应晶体管器件的所述至少一个鳍；
间隔件，位于所述栅极堆叠件的侧壁上；
应变层，位于所述衬底中并且位于所述栅极堆叠件旁边，所述应变层与所述间隔件邻接；以及
复合蚀刻停止层，位于所述间隔件上和所述应变层上，其中，所述复合蚀刻停止层包括位于所述间隔件旁边的第一蚀刻停止层和位于所述第一蚀刻停止层旁边的第二蚀刻停止层，
连接件，位于所述应变层上方并且电连接至所述应变层，
其中，所述连接件与所述第一蚀刻停止层和所述第二蚀刻停止层均物理接触，并且所述连接件与所述第二蚀刻停止层之间的接触面积大于所述连接件与所述第一蚀刻停止层之间的接触面积，
其中，所述复合蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄，所述第一蚀刻停止层具有L型截面，所述第二蚀刻停止层具有L型截面，其中，所述第一蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄，所述第二蚀刻停止层在所述第一蚀刻停止层上具有均匀的厚度。
25.根据权利要求24所述的鳍式场效应晶体管器件，其中，所述间隔件与位于所述应变层上方的硅化物层接触。
26.一种形成鳍式场效应晶体管器件的方法，包括：
提供衬底，所述衬底具有形成在所述衬底上的栅极堆叠件、形成在所述栅极堆叠件的侧壁上的间隔件以及形成在所述衬底中的应变层，其中，所述衬底具有所述鳍式场效应晶体管器件的至少一个鳍，所述应变层与所述间隔件邻接；
在所述栅极堆叠件和所述应变层上方形成第一蚀刻停止层；
实施蚀刻工艺以去除所述第一蚀刻停止层的位于所述应变层上的具有第一厚度的第一部分并且去除所述第一蚀刻停止层的位于所述间隔件上的具有第二厚度的第二部分，其中，所述第一厚度大于所述第二厚度；
在所述第一蚀刻停止层上方形成第二蚀刻停止层；
在所述第二蚀刻停止层上方形成介电层；
至少去除所述应变层上的所述介电层的部分和所述第一蚀刻停止层的部分、所述第二蚀刻停止层的部分以在所述介电层中和所述应变层上形成接触孔，以及
在所述接触孔中形成连接件以电连接至所述应变层，
其中，所述第一蚀刻停止层具有L型截面，所述第二蚀刻停止层具有L型截面，所述第一蚀刻停止层在所述间隔件上较厚但是在所述应变层上较薄，所述第二蚀刻停止层在所述第一蚀刻停止层上具有相同的厚度。
27.根据权利要求26所述的方法，其中，所述蚀刻工艺包括各向异性蚀刻工艺。
28.根据权利要求26所述的方法，还包括，在形成所述第一蚀刻停止层之前，在所述应变层上形成硅化物层。
29.根据权利要求28所述的方法，其中，在所述蚀刻工艺之后，减薄的第一蚀刻停止层保留在所述应变层上。
30.根据权利要求26所述的方法，在形成所述接触孔期间，去除所述第二蚀刻停止层的位于所述间隔件上的部分。
CN201611233438.XA 2016-01-29 2016-12-28 Finfet器件及其形成方法 Active CN107068757B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/009,832 US9887130B2 (en) 2016-01-29 2016-01-29 FinFET device and method of forming the same
US15/009,832 2016-01-29

Publications (2)

Publication Number Publication Date
CN107068757A CN107068757A (zh) 2017-08-18
CN107068757B true CN107068757B (zh) 2023-04-21

Family

ID=59387152

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611233438.XA Active CN107068757B (zh) 2016-01-29 2016-12-28 Finfet器件及其形成方法

Country Status (3)

Country Link
US (2) US9887130B2 (zh)
CN (1) CN107068757B (zh)
TW (1) TWI718221B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490650B2 (en) * 2017-11-14 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same
CN109841507B (zh) * 2017-11-24 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10737774B2 (en) 2018-01-05 2020-08-11 Gopro, Inc. Unmanned aerial vehicle propeller assembly
CN115692202A (zh) * 2018-05-09 2023-02-03 联华电子股份有限公司 半导体元件及其制作方法
US11139203B2 (en) * 2018-10-22 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Using mask layers to facilitate the formation of self-aligned contacts and vias
KR102582074B1 (ko) 2018-12-28 2023-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN112310144B (zh) 2019-07-29 2024-10-15 联华电子股份有限公司 半导体结构及其制作方法
CN111863818B (zh) * 2020-09-22 2021-01-29 晶芯成(北京)科技有限公司 Sram器件及其形成方法
CN113284807B (zh) * 2021-07-20 2021-09-24 晶芯成(北京)科技有限公司 一种半导体结构的制造方法
CN117199072B (zh) * 2023-10-31 2024-03-01 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102237408A (zh) * 2010-05-06 2011-11-09 台湾积体电路制造股份有限公司 场效应晶体管与半导体元件的制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100361515B1 (ko) * 2000-02-09 2002-11-21 주식회사 하이닉스반도체 반도체장치의 콘택부 제조방법
JP2004152878A (ja) * 2002-10-29 2004-05-27 Toshiba Corp 半導体記憶装置及びその製造方法
KR100681677B1 (ko) * 2005-12-29 2007-02-09 동부일렉트로닉스 주식회사 반도체 소자의 이중 층간 절연막 형성 방법
KR100827443B1 (ko) * 2006-10-11 2008-05-06 삼성전자주식회사 손상되지 않은 액티브 영역을 가진 반도체 소자 및 그 제조방법
DE102007052050B4 (de) * 2007-10-31 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement und Verfahren zum Erhöhen der Ätzselektivität während der Strukturierung einer Kontaktstruktur des Halbleiterbauelements
US8536660B2 (en) * 2008-03-12 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates of MOS devices
JP4744576B2 (ja) * 2008-09-10 2011-08-10 パナソニック株式会社 半導体装置の製造方法
US8084824B2 (en) * 2008-09-11 2011-12-27 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
KR20100035777A (ko) * 2008-09-29 2010-04-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN101840920B (zh) * 2009-12-15 2012-05-09 中国科学院微电子研究所 半导体结构及其形成方法
US8669619B2 (en) * 2010-11-04 2014-03-11 Mediatek Inc. Semiconductor structure with multi-layer contact etch stop layer structure
US8513143B2 (en) * 2011-08-18 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of manufacturing
US8765586B2 (en) * 2011-12-20 2014-07-01 Globalfoundries Inc. Methods of forming metal silicide regions on semiconductor devices
US9093559B2 (en) * 2012-03-09 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of hybrid high-k/metal-gate stack fabrication
KR101986534B1 (ko) * 2012-06-04 2019-06-07 삼성전자주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
US9281246B2 (en) * 2012-07-17 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Strain adjustment in the formation of MOS devices
US9054172B2 (en) * 2012-12-05 2015-06-09 United Microelectrnics Corp. Semiconductor structure having contact plug and method of making the same
US9318367B2 (en) * 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
TWI570783B (zh) * 2013-06-07 2017-02-11 聯華電子股份有限公司 半導體製程
US9368592B2 (en) * 2014-01-28 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure
US9136356B2 (en) * 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9246002B2 (en) * 2014-03-13 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for semiconductor device
US9373544B2 (en) * 2014-03-13 2016-06-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
KR102171023B1 (ko) * 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법
US9577067B2 (en) * 2014-08-20 2017-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate and manufuacturing process thereof
US9190489B1 (en) * 2014-09-08 2015-11-17 Lam Research Corporation Sacrificial pre-metal dielectric for self-aligned contact scheme
US10043903B2 (en) * 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102237408A (zh) * 2010-05-06 2011-11-09 台湾积体电路制造股份有限公司 场效应晶体管与半导体元件的制造方法

Also Published As

Publication number Publication date
CN107068757A (zh) 2017-08-18
US20180158729A1 (en) 2018-06-07
US10262894B2 (en) 2019-04-16
US9887130B2 (en) 2018-02-06
US20170221757A1 (en) 2017-08-03
TWI718221B (zh) 2021-02-11
TW201735772A (zh) 2017-10-16

Similar Documents

Publication Publication Date Title
CN107068757B (zh) Finfet器件及其形成方法
US10672667B2 (en) Semiconductor device and method
TWI759277B (zh) 半導體元件、鰭式場效電晶體元件及其形成方法
TWI804735B (zh) 半導體裝置及其製造方法
KR101607399B1 (ko) 반도체 집적 회로 제조 방법
US9922978B2 (en) Semiconductor structure with recessed source/drain structure and method for forming the same
CN107689376B (zh) 半导体器件和方法
KR101730727B1 (ko) 반도체 소자 및 그 제조 방법
US11450754B2 (en) Semiconductor devices and methods of manufacture
US10283641B2 (en) Contact structures, FinFET devices and methods of forming the same
CN113764343A (zh) 半导体装置的制造方法
US9653364B1 (en) FinFET device and method of forming the same
TW201543569A (zh) 半導體積體電路及其製造方法
CN114975275A (zh) 半导体器件和方法
US11164948B2 (en) Field-effect transistor and method of manufacturing the same
US9627537B1 (en) FinFET device and method of forming the same
US20240014283A1 (en) Semiconductor device with backside power rail
US20240021475A1 (en) Semiconductor structure and methods for manufacturing the same
CN110957299B (zh) 半导体结构及其形成方法
CN115241186A (zh) 具有电介质特征的半导体结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant