KR102649964B1 - 3차원 메모리 장치 및 그 제조 방법 - Google Patents

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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3D 메모리 장치의 게이트 구조물을 형성하는 방법이 제공된다. 이 방법은 제1 웨이퍼 내에 에칭 정지 구조물을 형성하는 단계와, 에칭 정지 구조물과 접촉하는 제1 관통 컨택을 형성하는 단계와, 상기 제1 관통 컨택을 상기 제2 웨이퍼의 CMOS 장치에 전기 접속하도록 상기 제1 웨이퍼를 제2 웨이퍼에 본딩하는 단계와, 상기 제1 웨이퍼의 제1 기판 및 상기 에칭 정지 구조물을 관통하며 상기 제1 관통 컨택을 통해 상기 CMOS 장치와 전기적으로 접촉하는 관통 기판 컨택을 형성하는 단계를 포함한다.

Description

3차원 메모리 장치 및 그 제조 방법
본 개시의 실시예들은 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선함으로써 더 작은 크기로 스케일링된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워짐에 따라 평면 프로세스 및 제조 기술이 어려워지고 비용이 많이 들게 된다. 결과적으로, 평면 메모리 셀의 메모리 밀도가 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 장치를 포함한다.
3D 메모리 장치의 게이트 구조물을 형성하는 방법 및 그 제조 방법의 실시예가 본 명세서에 개시된다.
3차원(3D) NAND 메모리 장치를 형성하는 방법으로서, 주변 영역과, 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 형성하는 단계를 포함하되, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 주변 영역 내 제1 기판 상에 교번 유전체 에칭 정지 구조물(alternating dielectric etch stop structure)을 형성하는 단계와, 상기 계단 및 어레이 영역 내 상기 제1 기판 상에 어레이 장치를 형성하는 단계와, 상기 주변 영역 내에, 상기 교번 유전체 에칭 정지 구조물과 접촉하는 적어도 하나의 제1 수직 관통 컨택을 형성하는 단계를 포함하는, 3차원(3D) NAND 메모리 장치를 형성하는 방법이 개시된다. 이 방법은 또한, CMOS 웨이퍼를 형성하는 단계와, 상기 어레이 웨이퍼 및 상기 CMOS 웨이퍼를 본딩하는 단계와, 상기 제1 기판 및 상기 교번 유전체 에칭 정지 구조물을 관통하며, 상기 적어도 하나의 제1 수직 관통 컨택과 접촉하는 적어도 하나의 관통 기판 컨택을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 주변 영역 내 상기 제1 기판 내에 어레이 웰(array well) 구조물을 형성하는 단계와, 상기 어레이 웰 구조물과 접촉하는 적어도 하나의 제2 수직 관통 컨택을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 제1 기판 상에 교번 유전체 스택을 형성하는 단계와, 상기 교번 유전체 스택의 일부를 제거하여 상기 주변 영역 내에 상기 교번 유전체 에칭 정지 구조물을 형성하고 동시에 상기 계단 및 어레이 영역 내 상기 교번 유전체 스택의 적어도 하나의 측면에 계단 구조물을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 어레이 장치를 형성하는 단계는, 상기 계단 및 어레이 영역 내의 상기 교번 유전체 스택을 교번 도체/유전체 스택으로 전환하는 단계와, 상기 교번 도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 교번 유전체 에칭 정지 구조물, 상기 어레이 웰 구조물 및 상기 어레이 장치를 덮는 절연층을 형성하는 단계와, 상기 계단 및 어레이 영역 내에 상기 계단 구조물 내의 워드 라인과 접촉하는 적어도 하나의 워드 라인 컨택을 형성하는 단계를 더 포함하되, 상기 적어도 하나의 제1 수직 관통 컨택, 상기 적어도 하나의 제2 수직 관통 컨택, 및 상기 적어도 하나의 워드 라인 컨택은 동일한 컨택 형성 프로세스에 의해 상기 절연층 내에 동시에 형성된다.
일부 실시예에서, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 절연층 상에 복수의 제1 상호접속 컨택을 포함하는 적어도 하나의 제1 컨택 층을 형성하는 단계와, 상기 적어도 하나의 제1 컨택 층 상에 어레이 접합 층을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 CMOS 웨이퍼를 형성하는 단계는, 제2 기판 상에 주변 회로 층을 형성하는 단계와, 상기 주변 회로 층 상에 복수의 제2 상호접속 컨택을 포함하는 적어도 하나의 제2 컨택층을 형성하는 단계와, 상기 적어도 하나의 제2 컨택 층 상에 CMOS 접합 층을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼를 상기 CMOS 웨이퍼에 본딩하는 단계는, 상기 어레이 웨이퍼를 상기 CMOS 웨이퍼 쪽으로 아래로 향하도록 뒤집는 단계와, 상기 적어도 하나의 제1 수직 관통 컨택이 적어도 하나의 제1 상호접속 컨택 및 적어도 하나의 제2 상호접속 컨택을 통해 상기 주변 회로 층에 전기 접속되도록, 상기 어레이 웨이퍼의 상기 어레이 접합 층을 상기 CMOS 웨이퍼의 상기 CMOS 접합 층에 본딩하는 단계를 포함한다.
일부 실시예에서, 상기 적어도 하나의 관통 기판 컨택을 형성하는 단계는, 상기 제1 기판을 관통하는 적어도 하나의 관통 기판 개구를 형성하는 단계와, 상기 제1 기판을 덮고 상기 적어도 하나의 관통 기판 개구를 채우는 절연층을 형성하는 단계와, 상기 절연층, 상기 적어도 하나의 관통 기판 개구, 및 상기 교번 유전체 에칭 정지 구조물을 관통하고, 상기 적어도 하나의 제1 수직 관통 컨택의 적어도 일부를 노출시키는 적어도 하나의 수직 관통 개구를 형성하는 단계와, 상기 적어도 하나의 관통 기판 컨택이 상기 적어도 하나의 제1 수직 컨택과 접촉하도록, 상기 적어도 하나의 수직 관통 개구 내에 상기 적어도 하나의 관통 기판 컨택을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 적어도 하나의 관통 기판 개구를 형성하는 단계는, 딥 플라즈마 에칭(deep plasma etching)을 이용하여 상기 제1 기판 내에 상기 적어도 하나의 관통 기판 개구를 형성하는 단계를 포함하고, 상기 딥 플라즈마 에칭 동안 상기 교번 유전체 에칭 정지 구조물 및 상기 어레이 웰 구조물에 의해 고 에너지 플라즈마 스트림이 차단된다.
일부 실시예에서, 상기 적어도 하나의 관통 기판 컨택을 형성하는 단계는, 상기 적어도 하나의 관통 기판 컨택과 접촉하는 적어도 하나의 어레이 패드를 형성하는 단계와, 상기 적어도 하나의 어레이 패드를 노출시키도록 적어도 하나의 패드 개구를 형성하는 단계를 더 포함한다.
개시된 3차원(3D) 메모리 장치는, 주변 영역과, 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 포함하고, 상기 어레이 웨이퍼는, 제1 기판과, 상기 주변 영역 내 상기 제1 기판 상의 교번 유전체 에칭 정지 구조물과, 상기 계단 및 어레이 영역 내 상기 제1 기판 상의 어레이 장치와, 상기 주변 영역 내의 적어도 하나의 제1 수직 관통 컨택과, 상기 제1 기판 및 상기 교번 유전체 에칭 정지 구조물을 관통하며, 상기 적어도 하나의 제1 수직 관통 컨택과 접촉하는 적어도 하나의 관통 기판 컨택을 포함한다. 3D 메모리 장치는 상기 적어도 하나의 제1 수직 관통 컨택을 통해 상기 적어도 하나의 관통 기판 컨택에 전기 접속된 주변 회로 층을 포함하는, 상기 어레이 웨이퍼 상에 본딩된 CMOS 웨이퍼를 더 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 주변 영역의 상기 제1 기판 내의 어레이 웰(array well) 구조물과, 상기 어레이 웰 구조물과 접촉하는 적어도 하나의 제2 수직 관통 컨택을 더 포함한다.
일부 실시예에서, 상기 교번 유전체 에칭 정지 구조물은, 제1 유전체 층 및 상기 제1 유전체층과 상이한 제2 유전체 층을 포함하는 적어도 2개의 유전체 층 쌍을 포함한다.
일부 실시예에서, 상기 어레이 장치는, 상기 제1 기판 상의 교번 도체/유전체 스택과, 상기 교번 도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링과, 상기 교번 도체/유전체 스택의 적어도 하나의 측면에 계단 구조물을 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 교번 유전체 에칭 정지 구조물, 상기 어레이 웰 구조물 및 상기 어레이 장치를 덮는 절연층과, 상기 계단 및 어레이 영역 내에서 상기 계단 구조물 내의 워드 라인과 접촉하는 적어도 하나의 워드 라인 컨택을 더 포함하되, 상기 적어도 하나의 제1 수직 관통 컨택, 상기 적어도 하나의 제2 수직 관통 컨택, 및 상기 적어도 하나의 워드 라인 컨택은 상기 절연층을 관통한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 절연층을 덮는 복수의 제1 상호접속 컨택을 포함하는 적어도 하나의 제1 컨택 층과, 상기 적어도 하나의 제1 컨택 층과 상기 CMOS 웨이퍼 사이의 어레이 접합 층을 더 포함한다.
일부 실시예에서, 상기 CMOS 웨이퍼는, 제2 기판 상의 주변 회로 층과, 상기 주변 회로 층 상의 복수의 제2 상호접속 컨택을 포함하는 적어도 하나의 제2 컨택층과, 상기 적어도 하나의 제2 컨택 층과 상기 어레이 접합 층 사이의 CMOS 접합 층을 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 제1 기판을 덮는 절연층과, 상기 적어도 하나의 관통 기판 컨택은 상기 절연층 및 상기 교번 유전체 에칭 정지 구조물을 관통하며, 상기 적어도 하나의 제1 수직 관통 컨택과 접촉한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 적어도 하나의 관통 기판 컨택과 접촉하는 적어도 하나의 어레이 패드를 더 포함하고, 상기 적어도 하나의 어레이 패드는 상기 적어도 하나의 제1 수직 관통 컨택, 상기 적어도 하나의 제1 상호접속 컨택, 및 상기 적어도 하나의 제2 상호접속 컨택을 통해 상기 CMOS 웨이퍼의 상기 주변 회로 층에 전기 접속된다.
본 개시의 다른 특징들은 본 개시의 상세한 설명, 청구범위 및 도면을 고려하면 당업자가 이해할 수 있을 것이다.
본 명세서에 포함되며 그 일부를 이루는 첨부 도면은, 상세한 설명과 함께 본 개시의 실시예를 예시하며, 또한 본 개시의 원리를 설명하고, 당업자로 하여금 본 개시를 실시하고 사용할 수 있게 하는 역할을 한다.
도 1a 내지 도 1e는 본 개시의 일부 실시예에 따른, 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 2 내지 도 10은, 본 개시의 일부 실시예에 따른, 도 1에 도시된 방법의 특정 제조 단계에서의 예시적인 3D 메모리 장치의 개략적인 단면도를 도시한다.
본 개시의 실시예들은 첨부 도면을 참조하여 설명할 것이다.
특정 구성 및 배열이 논의되지만, 이것은 단지 예시를 위한 것임을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 응용들에서 이용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등의 언급은 설명된 실시형태가 특정한 피처, 구조, 또는 특징을 포함할 수 있지만, 모든 실시예가 반드시 특정한 피처, 구조, 또는 특징을 포함해야 하는 것은 아님을 나타낸다는 점에 유의한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련되어 설명될 경우, 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 달성하는 것은 명시적으로 설명하는지 여부에 관계없이 당업자의 지식 수준 내일 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용도로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상(one or more)"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 피처, 구조, 또는 특징을 단수형의 의미로 설명하기 위해 사용될 수 있거나, 피처들, 구조들 또는 특징들의 조합을 복수형의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수형 용어도, 적어도 부분적으로 문맥에 따라, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다.
본 개시물의 "상", 및 "위"의 의미는, "상"이 무엇인가의 "바로 위"를 의미할 뿐만 아니라 중간 피처 또는 층을 사이에 둔 무엇인가의 "상"의 의미도 포함하도록, 또한, "위"가 무엇인가의 "위"의 의미를 의미할 뿐만 아니라 중간 피처 또는 층을 사이에 두지 않은 무엇인가의 "위"의 의미(즉, 무엇인가의 바로 위)를 또한 포함할 수 있도록 가장 넓게 해석되어야 한다는 점을 충분히 이해해야 한다.
또한, "아래", "하", "하측", "위", "상부" 등과 같이 공간적으로 상대적인 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 쉽게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 사용되는 장치의 여러 방향들 또는 도면에 도시된 방향에 더하여 동작을 포함하기 위한 것이다. 장치는 달리 배향(90도 또는 다른 방위들로 회전)될 수도 있으며 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 "기판(substrate)"이라는 용어는 후속 재료층들이 위에 추가되는 재료를 의미한다. 기판 자체는 패터닝될 수 있다. 기판의 상부에 추가되는 재료들은 패터닝될 수도 있고 또는 패터닝되지 않고 유지될 수도 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨, 비화물, 인듐 포스파이드 등과 같은 다양한 반도체 재료 어레이를 포함할 수 있다. 또는, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 제조될 수도 있다.
본 명세서에서 사용되는 "층(layer)"이라는 용어는 두께가 있는 영역을 포함하는 재료 부분을 의미한다. 층은 하부 또는 상부 구조물 전체의 위로 연장될 수도 있고, 또는 하부 또는 상부 구조의 범위보다 적은 범위를 가질 수도 있다. 또한, 층은 연속 구조물의 두께보다 적은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조물의 상부면과 저면 또는 그 사이의 임의의 수평면 쌍 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 경사면을 따라 연장될 수 있다. 기판은 층일 수 있으며, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 위에, 또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 도체 및 컨택 층(컨택, 상호접속 라인 및/또는 비아가 형성됨)과 하나 이상의 유전체층을 포함할 수 있다.
본 명세서에서 사용되는 "명목상의(nominal)/명목상으로(nominally)"라는 용어는 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 동작에 대한 원하는 또는 목표하는 특성 또는 파라미터의 값과 함께, 원하는 값보다 높거나 낮은 값들의 범위를 의미한다. 값들의 범위는 제조 프로세스에서의 약간의 편차 또는 공차에 기인할 수 있다. 본 명세서에서 사용되는 "약"이라는 용어는 대상 반도체 장치와 연관되는 특정 기술 노드에 따라 달라질 수 있는 정해진 수량의 값을 나타낸다. 특정 기술 노드에 기초하면, 용어 "약"은, 예를 들어, 해당 값의 10% 내지 30% 내에서 달라지는 주어진 수량의 값(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%)을 나타낼 수 있다.
본 명세서에서 사용되는 용어 "3D 메모리 장치(3D memory device)"는, 메모리 스트링이 기판에 대하여 수직 방향으로 연장되도록 횡방향으로 배향된 기판 상에 메모리 셀 트랜지스터의 수직 방향 스트링(본 명세서에서는 NAND 스트링과 같은 "메모리 스트링(memory string)"으로서의 영역)을 갖는 반도체 장치를 지칭한다. 본 명세서에서 사용되는 "수직인/수직으로"라는 용어는 명목상으로 기판의 측면에 대하여 수직인 것을 의미한다.
반도체 기술이 발전함에 따라, 3D NAND 메모리 장치와 같은 3차원(3D) 메모리 장치는 더 많은 산화물/질화물(ON) 층을 계속해서 스케일링하고 있다. 일반적으로, 3D 메모리 장치를 형성하기 위한 일부 기존 방법에서 상보성 금속 산화물 반도체 웨이퍼(이하 "CMOS 웨이퍼")는 메모리 셀 어레이 웨이퍼(이하 "어레이 웨이퍼")와 본딩되어 3D 메모리 장치의 프레임워크를 형성한다. 적층된 메모리 셀 어레이 장치와 주변 장치(예컨대, 전원 버스 및 금속 라우팅용) 사이를 수직으로 전기적 상호접속하기 위한 상호접속 구조를 형성하기 위해, ON 층 수의 증가로 인해 큰 두께를 갖는 전체 실리콘 층을 관통하도록 관통 실리콘 컨택(TSC) 에칭 프로세스가 수행된다. 에칭 홀은 종횡비가 상당히 크기 때문에 TSC를 형성하기 위한 플라즈마 에칭 공정을 수행하기 위해서는 많은 에너지가 필요하다. 또한, TSC 에칭 프로세스는 CMOS 웨이퍼와 메모리 셀 어레이 웨이퍼를 본딩한 후 수행되기 때문에, TSC 에칭 프로세스 동안 플라즈마가 여러 층을 통과하면서 COMS 소자를 손상시킬 수 있어, CMOS 소자의 신뢰도에 영향을 미칠 수 있다.
따라서, 이러한 문제점을 해결하기 위한 새로운 3차원 메모리 장치 및 그 제조 방법이 제공된다. 3D 메모리 장치는 논모놀리식(non-monolithic) 3D 메모리 장치의 일부일 수 있으며, 여기서 구성요소들(예컨대, CMOS 소자 및 메모리 셀 어레이 장치)은 서로 다른 웨이퍼에 별도로 형성된 다음 대면 방식으로 본딩된다. 일부 실시예에서, 도 1 내지 9와 관련하여 아래에 설명하는 바와 같이, 어레이 장치 기판은 하이브리드 본딩을 위해 CMOS 기판을 향하여 뒤집혀 아래로 향하게 되어, 본딩된 논모놀리식 3D 메모리 장치에서 어레이 웨이퍼가 CMOS 웨이퍼 위에 있게 된다. 일부 다른 실시예에서는, 어레이 웨이퍼가 본딩된 논모놀리식 3D 메모리 장치의 기판으로서 남아있고, 하이브리드 본딩을 위해 CMOS 웨이퍼가 뒤집혀 어레이 웨이퍼를 향해 아래로 향하는 것으로 이해된다.
도 1a 내지 도 1e는 본 개시의 일부 실시예에 따른, 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도를 도시한다. 도 1a 내지 도 1e에 도시된 동작들은 총망라한 것이 아니며, 도시된 동작들 중 임의의 동작 이전, 이후 또는 그 사이에 다른 동작이 수행될 수 있는 것으로 이해된다. 도 2 내지 도 10은, 본 개시의 일부 실시예에 따른, 도 1a 내지 도 1e에 도시된 방법의 특정 제조 단계에서의 예시적인 3D 메모리 장치의 개략적인 단면도를 도시한다.
도 1a에 도시된 바와 같이, 방법은 주변 영역과, 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 형성하는 단계(S100)에서 시작한다. 교번(alternating) 유전체 에칭 정지 구조물 및 어레이 웰 구조물이 주변 영역에 형성될 수 있고, 어레이 장치가 계단 및 어레이 영역에 형성될 수 있다.
도 1b 및 도 2를 참조하면, 동작(S100)은 제1 기판(101)을 형성하고, 주변 영역(110)에 어레이 웰 구조물(114)을 형성하는 단계(S102)를 포함할 수 있다. 일부 실시예에서, 제1 기판(101)은 실리콘(예를 들어, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 절연체 상의 게르마늄(GOI), 또는 이들의 임의의 적절한 조합을 포함할 수 있는 임의의 적절한 반도체 재료를 포함할 수 있다. 일부 실시예에서, 베이스 기판(540)은 연마(grinding), 습식/건식 에칭, 화학 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화된 박형 기판(예컨대, 반도체 층)이다. 일부 실시예에서, 제1 기판(101)은 단일층 기판 또는 다층 기판, 예컨대 단결정 단일 층 기판, 다결정 실리콘(폴리실리콘) 단일 층 기판, 폴리실리콘 및 금속 다층 기판 등일 수 있다.
제1 기판(101)은 횡방향으로 연장되는 2개의 면(예컨대, 상부면 및 하부면)을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 하나의 구성요소(예컨대, 층 또는 장치)가 반도체 장치의 다른 구성요소(예컨대, 층 또는 장치) "상에", "위에" 또는 "아래에" 있는지 여부는, 기판이 수직 방향에서 반도체 장치의 가장 낮은 평면에 위치할 때 수직 방향에서 반도체 장치의 기판(예컨대, 제1 기판(101))을 기준으로 하여 결정된다. 공간적 관계를 설명하는 개념은 본 개시 전체에 걸쳐 동일하게 적용된다.
일부 실시예에 따르면, 도 2에 도시된 바와 같이, 제1 기판(101)은 횡방향으로 연장되는 주변 영역(110) 및 계단 및 어레이 영역(120)을 포함할 수 있다. 교번 유전체 에칭 정지 구조물(205) 및 어레이 웰 구조물(114)은 제1 기판(101)의 주변 영역(110)에 형성될 수 있다.
어레이 웰 구조물(114)은 n-웰 영역(116) 및 p-웰 영역(118)을 포함할 수 있고, 따라서 PN 본딩을 형성할 수 있다. n-웰 영역(116) 및 p-웰 영역(118)은 임의의 적절한 도핑 프로세스에 의해 형성될 수 있다. 어레이 웰 구조물(114)은 제1 기판(101)의 주변 영역(110)의 상부면의 제2 부분을 덮을 수 있고, 교번 유전체 에칭 정지 구조물(205)와 중첩되지 않는다.
도 1b 및 도 2를 참조하면, 단계(S100)는 제1 기판(101) 상에 교번하는 유전체 스택(201)을 형성하는 단계(S104)를 더 포함할 수 있다. 도 2에 도시된 바와 같이, 교번 유전체 스택(201)은 제1 유전체 층(214) 및 제1 유전체 층(214)과 상이한 제2 유전체 층(218)을 각각 포함하는 복수의 유전체 층 쌍을 포함할 수 있다. 일부 실시예에서, 제1 유전체 층(214)은 절연층으로 사용될 수 있고, 제2 유전체 층(218)은 후속 프로세스에서 제거되는 희생층으로 사용될 수 있다.
복수의 제1 유전체 층(214) 및 제2 유전체 층(218)은 제1 기판(101)의 표면에 평행한 횡방향으로 연장된다. 일부 실시예에서, 교번 유전체 스택(201) 내에 상이한 물질로 이루어지며 상이한 두께를 가진 유전체 층 쌍보다 더 많은 층이 존재한다. 교번 유전체 스택(201)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD) 또는 이들의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 교번 유전체 스택(201)은 복수의 산화물/질화물 층 쌍을 포함할 수 있다. 각각의 유전체 층 쌍은 산화물 층(214) 및 질화물 층(218)을 포함한다. 복수의 산화물/질화물 층 쌍은 또한 본 명세서에서 "교번 산화물/질화물 스택"으로도 지칭된다. 즉, 교번하는 유전체 스택(201)에서, 다수의 산화물 층(214) 및 다수의 질화물 층(218)이 수직 방향으로 교번한다. 다시 말해서, 주어진 교번 산화물/질화물 스택의 상부 및 하부 층을 제외하고, 각각의 다른 산화물 층(214)이 2개의 인접한 질화물 층(218) 사이에 위치할 수 있고, 각각의 질화물 층(218)이 2개의 인접한 산화물 층(214) 사이에 위치할 수 있다.
산화물 층들(214) 각각은 동일한 두께를 가질 수도 있고 또는 상이한 두께를 가질 수도 있다. 예를 들어, 각각의 산화물 층의 두께는 약 10nm 내지 약 150nm의 범위 내에 있을 수 있다. 마찬가지로, 질화물 층들(218) 각각은 동일한 두께를 가질 수도 있고 상이한 두께를 가질 수도 있다. 예를 들어, 각각의 산화물 층의 두께는 약 10nm 내지 약 150nm의 범위 내에 있을 수 있다. 일부 실시예에서, 교번 유전체 스택(600)의 총 두께는 1000nm보다 더 클 수 있다. 두께 범위는 예시로서 제공되며, 첨부한 청구범위를 제한하는 것으로 해석해서는 안된다는 점에 유의해야 한다.
본 개시에서, 산화물 층(214) 및/또는 질화물 층(218)은 임의의 적절한 산화물 재료 및/또는 질화물 재료를 포함할 수 있다는 것에 유의해야 한다. 예를 들어, 산화물 재료 및/또는 질화물 재료는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 임의의 적절한 재료를 포함할 수 있다. 일부 실시예에서, 산화물 층은 실리콘 산화물 층일 수 있고, 질화물 층은 실리콘 질화물 층일 수 있다.
교번 유전체 스택(201)은 산화물 층(214) 및 질화물 층(218)의 임의의 적절한 수의 층을 포함할 수 있다. 일부 실시예에서, 교번 유전체 스택(201)의 산화물 층(214) 및 질화물 층(218)의 층의 총 수는 64개 이상이다. 즉, 산화물/질화물 층 쌍의 수는 32개 이상일 수 있다. 일부 실시예에서, 교번 산화물/질화물 스택은 이들 산화물/질화물 층 쌍과 다른 재료 및/또는 두께를 갖는 더 많은 산화물 층 또는 더 많은 질화물 층을 포함한다. 예를 들어, 교번 유전체 스택(201)의 하부 층 및 상부 층은 산화물 층(214)일 수 있다.
도 1b 및 도 3을 참조하면, 동작(S100)은 주변 영역(110)에 교번 유전체 에칭 정지 구조물(205)을 형성하고 계단 및 어레이 영역(120)에 계단 구조(240)를 형성하는 단계(S106)를 더 포함할 수 있다.
도 3에 도시된 바와 같은 일부 실시예에서, 주변 영역(300)의 교번 유전체 스택(201)의 일부가 제거되어, 주변 영역(300) 내의 교번 유전체 스택(201)의 나머지 부분이 교번 유전체 에칭 정지 구조물(205)을 형성한다. 유전체 에칭 정지 구조물(205)을 형성하는 프로세스는 다수의 프로세스, 예를 들어, 이방성 에칭 프로세스, 포토리소그래피 등을 포함할 수 있다. 교번 유전체 에칭 정지 구조물(205)은 교번 유전체 스택(201)의 바닥에 위치하는 적어도 2개의 유전체 층을 포함할 수 있다. 즉, 교번 유전체 에칭 정지 구조물(205)은 2개 이상의 제1 유전체 층(214) 및 2개 이상의 제2 유전체 층(218)을 포함할 수 있다. 제1 기판(101)의 표면에 평행한 횡방향에서, 교번 유전체 에칭 정지 구조물(205)의 영역은 후속 프로세스에서 형성되는 적어도 하나의 수직 관통 컨택에 대응할 수 있다.
일부 실시예에서는, 도 3에 도시된 바와 같이, 다수의 에칭-트림(etch-trim) 프로세스가 반복적으로 수행되어 교번 유전체 스택(201)의 가장자리에 계단 세트를 포함하는 계단 구조(240)를 형성할 수 있다. 일부 실시예에서, 각 계단은 하나 이상의 유전체 층 쌍을 포함할 수 있다. 따라서, 각각의 계단은 하나의 제2 유전체 층(218)의 상부면의 일부를 노출시킬 수 있다. 일부 실시예에서, 에칭-트림 프로세스는, 교번 유전체 스택(201) 가장자리에 계단 세트를 포함하는 계단 구조(240)를 형성하기 위해 반복되는 에칭-트림 프로세스 세트를 포함할 수 있다.
구체적으로, 각 계단을 형성하기 위해, 포토레지스트 층(도시하지 않음)을 마스크로 사용하여 교번 유전체 스택(201)의 상부면의 일부를 노출시킬 수 있다. 제1 계단을 형성하는데 있어서, 교번 유전체 스택(201)의 노출된 상부면의 폭이 계단 폭일 수 있다. 일부 실시예에서, 마스크(즉, 포토레지스트 층)를 통해 노출되는 노출 층(예컨대, 제2 유전체 층(218))을 제거하기 위해, 반응성 이온 에칭(RIE) 프로세스와 같은 이방성 에칭 프로세스, 또는 다른 적절한 건식/습식 에칭 프로세스가 수행될 수 있다. 에칭 프로세스는 다음 하부 층(예컨대, 제1 유전체 층(214)) 상에서 멈출 수 있다. 그 후 마스크의 패턴(즉, 포토레지스트 층)이 에칭된 층(예컨대, 제2 유전체 층(218))에 전사된다. 노출된 다음 하부 층(예컨대, 제1 유전체 층(214))은 이후에 다음 하부 층(예컨대, 제2 유전체 층(218))에서 멈추는 또 다른 에칭 프로세스에 의해 제거될 수 있다. 이와 같이, 제1 계단이 교번 유전체 스택(201)의 처음 2개의 상부 층에 생성될 수 있다.
그 다음에, 마스크(즉, 포토레지스트 층)는, 예를 들어 등방성 에칭 프로세스에 의해 교번 유전체 스택(201) 위의 마스크의 일부를 제거함으로써("트리밍"으로도 알려짐) 크기가 감소되어, 교번 유전체 스택(201)의 또 다른 계단 폭을 노출시킬 수 있다. 이 방법은 계속해서, 2개의 노출된 층(예컨대, 2개의 제2 유전체 층(218))의 노출된 부분을 제거하는 것과 후속적으로 2개의 노출된 다음 하부 층(예컨대, 제1 유전체 층(214))의 노출된 부분을 제거하는 것을 포함하는 2개의 이방성 에칭 프로세스를 구조물에 적용할 수 있다. 이와 같이, 제1 계단은 교번 유전체 스택(201)의 제3 및 제4 상부 층으로 낮아질 수 있고, 제2 계단이 교번 유전체 스택(201)의 처음 2개의 상부 층에 생성될 수 있다.
일부 실시예에서, 마스크(즉, 포토레지스트 층)의 연속적인 크기 감소 및 2 계단 에칭 프로세스(에칭-트림 프로세스라고도 함)가 반복되어, 도 3에 도시된 바와 같이 계단 세트를 포함하는 계단 구조물(240)이 계단 및 어레이 영역(120)에 형성될 수 있다. 그 후, 포토레지스트 층이 제거될 수 있다. 일부 실시예에서, 제거 프로세스는 임의의 적절한 에칭 프로세스 및 세정 프로세스를 포함할 수 있다.
일부 실시예에서, 교번 유전체 에칭 정지 구조물(205)은 계단 구조물(240)과 동시에 형성될 수 있다. 예를 들어, 처음 2개의 계단을 형성하는 동안 계단 구조물(240)을 형성하기 위한 마스크가 초기에는 교번 유전체 에칭 정지 구조물(205)을 형성하는 영역도 덮을 수 있다. 따라서, 초기에 마스크로 덮인 주변 영역(110) 내의 교번 유전체 스택(201)은 항상 주변 영역(110) 내의 교번 유전체 스택(201)의 덮이지 않은 영역보다 더 높은 2개의 계단을 가질 수 있다. 따라서, 계단 구조(240)를 형성하기 위한 다수의 에칭-트림 프로세스 후에, 도 3에 도시된 바와 같이 2개의 유전체 층 쌍을 포함하는 교번 유전체 에칭 정지 구조물(205)이 형성될 수 있다.
또한, 도 3에 도시된 바와 같이, 절연층(250)이 주변 영역(110) 및 계단 및 어레이 영역(120)에 형성되어 교번 유전체 에칭 정지 구조물(205) 및 계단 구조물(240)을 덮을 수 있다. 일부 실시예에서, 증착 프로세스가 수행되어 절연층(250)을 형성할 수 있으며, 절연층(250)은 제1 기판(101), 교번 유전체 에칭 정지 구조물(205), 계단 구조물(240), 및/또는 교번 유전체 스택(201)의 에칭되지 않은 부분의 노출된 표면을 덮을 수 있다. 절연층(250)의 상부 표면을 평탄화하기 위해 CMP 프로세스가 수행될 수 있다.
도 1b 및 도 4를 참조하면, 동작(S100)은 계단 및 어레이 영역(120)에 어레이 장치(220)를 형성하는 단계(S108)를 더 포함할 수 있다. 일부 실시예에서, 어레이 장치(220)는, 메모리 셀이 제1 기판(101) 위에 수직으로 연장되는 NAND 스트링(230)의 어레이 형태로 제공되는 NAND 플래시 메모리 장치일 수 있다. 어레이 장치(220)는 복수의 도체 층(212) 및 유전체 층(214) 쌍을 통해 연장되는 복수의 NAND 스트링(230)을 포함할 수 있다. 복수의 도체/유전체 층 쌍은 본 명세서에서 "교번 도체/유전체 스택"(210)이라고도 한다. 교번하는 도체/유전체 스택(210)은 교번하는 유전체 스택(201) 및 계단 구조물(240) 내의 다수의 제2 유전체 층(218)을 워드 라인을 형성하는 다수의 도체 층(212)으로 대체함으로써 형성될 수 있다. 따라서, 유전체 층 쌍은 도체/유전체 층 쌍으로 전환될 수 있다. 도체 층(212)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도체 재료를 포함할 수 있다.
도 4에 도시된 바와 같이, 대체 후, 계단 구조물(240)의 각 레벨은 하나 이상의 도체/유전체 층 쌍을 포함할 수 있으며, 이들 각각은 하나 이상의 도체 층(212) 및 하나 이상의 제1 유전체 층(214)을 포함한다. 계단 구조물(240)의 각 레벨의 상부 층은 수직 방향의 상호접속을 위한 도체층(212)일 수 있다. 일부 실시예에서, 계단 구조물(240)의 2개의 인접한 레벨 각각은 수직 방향으로 명목상 동일한 거리 및 횡방향으로 명목상 동일한 거리만큼 오프셋된다. 계단 구조물(240)의 2개의 인접한 레벨 각각에 있어서, 제1 기판(101)에 더 가까운 제1 레벨(및 그 안의 도체 층 및 유전체 층)이 제2 레벨(및 그 안의 도체 층 및 유전체 층)보다 횡방향으로 더 연장될 수 있으며, 이 때문에 제1 레벨 상에 수직 방향의 상호접속을 위한 "랜딩 영역"을 형성할 수 있다.
도 4에 도시된 바와 같이, 각각의 NAND 스트링(230)은 교번하는 도체/유전체 스택을 통해 연장되는 채널 구조물을 포함할 수 있다. 채널 구조물은 (예컨대, 반도체 채널로서의)반도체 재료 및 (예컨대, 메모리 필름로서의)유전체 재료로 채워진 채널 홀을 포함할 수 있다. 일부 실시예에서, 반도체 채널은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름은 터널링 층, 저장 층("전하 트랩/저장 층"으로도 알려짐), 및 차단 층을 포함하는 복합 층이다. 각각의 NAND 스트링(230)은 실린더 형상(예컨대, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 반도체 채널, 터널링 층, 저장 층 및 차단 층은 기둥의 중심으로부터 외부면을 향하는 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, NAND 스트링(230)은 NAND 스트링(230)을 위한 복수의 제어 게이트(각각 워드 라인의 일부임)를 포함한다. 교번하는 도체/유전체 스택(210) 내의 도체 층(212)은 NAND 스트링(230)의 메모리 셀에 대한 제어 게이트로서 기능할 수 있다. 도체층(212)은 다수의 NAND 스트링(230)에 대한 다수의 제어 게이트를 포함할 수 있고 계단 구조물(240)에서 끝나는 워드 라인으로서 횡방향으로 연장될 수 있다.
도 1b 및 도 5에 도시된 바와 같이, 동작(S100)은 절연층(250) 내에 복수의 수직 관통 컨택(310)을 형성하는 단계(S110)를 더 포함할 수 있다. 도 4에 도시된 바와 같이, 복수의 수직 관통 컨택(310)이 절연층(250)에 형성될 수 있고, 교번 유전체 에칭 정지 구조물(205)과 접촉하는 적어도 하나의 제1 수직 컨택(312), 어레이 웰 구조물(114)과 접촉하는 적어도 하나의 제2 수직 컨택(314), 및 계단 구조물(240)의 워드 라인과 접촉하는 다수의 워드 라인 컨택(316)을 포함할 수 있다. 각각의 수직 관통 컨택(310)은 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지는 않는 도체 재료로 채워진 개구(예컨대, 비아 홀 또는 트렌치)를 포함할 수 있다. 복수의 수직 관통 컨택(310) 중 일부 또는 전부는 후술하는 바와 같이 단일 컨택 형성 프로세스에서 동시에 형성될 수 있다.
일부 실시예에서, 각각의 수직 관통 컨택(310)의 단부(예컨대, 상단)는, 예컨대 수직 관통 컨택(310)이 형성되는 절연층(250)의 상부면 상에서 서로 동일 높이에 있다. 각각의 수직 관통 컨택(310)의 다른 단부(예컨대, 하단부)는 제각기의 어레이 웨이퍼 구조물과 접촉할 수 있다. 예를 들어, 제1 수직 컨택(312)의 하단은 교번 유전체 에칭 정지 구조물(205)과 접촉할 수 있고, 제2 수직 컨택(314)의 하단은 어레이 웰 구조물(114)과 접촉할 수 있고, 각각의 워드 라인 컨택(334)은 계단 구조물(240)의 한 레벨에서 대응하는 도체 층(206)(워드 라인)과 접촉할 수 있다.
복수의 수직 관통 컨택(310)을 형성하기 위한 컨택 형성 프로세스는, 예를 들어, 포토리소그래피, 에칭, 박막 증착, 및 CMP와 같은 다수의 프로세스를 포함할 수 있는 것으로 이해된다. 예를 들어, 수직 관통 컨택(310)은 (예컨대, 습식 에칭 및/또는 건식 에칭에 의해) 먼저 수직 개구를 딥 에칭(deep etching)하고, 이어서 ALD, CVD, PVD, 임의의 다른 적절한 프로세스 또는 이들의 임의의 조합을 사용하여 도체 재료로 개구를 채우는 것에 의해 절연층(250)을 통해 형성될 수 있다. 수직 관통 컨택(310)를 채우는 데 사용되는 도체 재료는, W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 배리어 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구를 채우기 위해 다른 도체 재료가 또한 사용된다.
일부 실시예에서, 제1 수직 컨택(312), 제2 수직 컨택(314), 및 워드 라인 컨택(316)을 포함하는 복수의 수직 관통 컨택(310)은 동일한 컨택 형성 프로세스에서 동시에 형성될 수 있다. 일부 실시예에서, 컨택 형성 프로세스의 각 프로세스는 제1 수직 컨택(312), 제2 수직 컨택(314), 및 워드 라인 컨택(316) 모두에 대해 한 번만 수행될 필요가 있다. 예를 들어, 제1 수직 컨택(312), 제2 수직 컨택(314), 및 워드 라인 컨택(316)의 모든 개구에 대한 마스크를 패터닝 하기 위해 단일 리소그래피 프로세스가 수행될 수 있고, 제1 수직 컨택(312), 제2 수직 컨택(314), 및 워드 라인 컨택(316)의 모든 개구를 에칭하기 위해 단일 에칭 프로세스가 수행될 수 있으며, 제1 수직 컨택(312), 제2 수직 컨택(314), 및 워드 라인 컨택(316)의 모든 개구를 동일한 도체 재료로 채우기 위해 단일 증착 프로세스가 수행될 수 있다.
도 1b 및 도 5에 도시된 바와 같이, 동작(S100)은 복수의 상호접속 컨택(323)을 포함하는 적어도 하나의 컨택 층(320)을 형성하는 단계(S112)를 더 포함할 수 있다. 컨택 층(320)은 유전체 층(325) 및 상호접속 컨택(323)을 포함할 수 있고, 절연층(250) 위에 형성될 수 있다. 각 상호접속 컨택(323)의 상단은 유전체 층(325)의 상부면에서 서로 높이가 같을 수 있고, 각 상호접속 컨택(323)의 하단은 유전체 층(325)의 하부면에서 서로 높이가 같을 수 있으며, 대응하는 수직 관통 컨택(310), 예컨대, 제1 수직 컨택(312), 제2 수직 컨택(314) 또는 워드 라인 컨택(316)의 상단과 접촉할 수 있다.
유전체 층(325)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 유전체 층(325)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 상호접속 컨택(323)은, (예컨대, 습식 에칭 및/또는 건식 에칭에 의해) 먼저 수직 개구를 에칭하고, 이어서 ALD, CVD, PVD, 임의의 다른 적절한 프로세스 또는 이들의 임의의 조합을 사용하여 도체 재료로 개구를 채우는 것에 의해, 유전체 층(325)을 통해 형성될 수 있다. 상호접속 컨택(323)을 채우는 데 사용되는 도체 재료는, W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 배리어 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구를 채우는 다른 도체 재료가 사용된다.
일부 실시예에서, 적어도 하나의 컨택 층(320)은 다수의 층을 포함할 수 있고, 각각의 상호접속 컨택(323)은 다수의 층에 형성된 다수의 서브-컨택을 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 다수의 서브-컨택은 하나 이상의 컨택, 단일 층/다층 비아, 전도성 라인, 플러그, 패드, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 만들어진 임의의 다른 적절한 전도성 구조물을 포함할 수 있고, 다수의 컨택 형성 프로세스에서 형성될 수 있다. 예를 들어, 다수의 서브-컨택을 형성하기 위한 제조 프로세스는 유전체 층(325)에 하나 이상의 전도성 층 및 하나 이상의 컨택 층을 형성하는 것을 포함할 수 있다. 전도성 층 및 도체 컨택 층은 임의의 적절한 공지된 BEOL(back-end-of-line) 방법에 의해 형성될 수 있다. 일부 실시예에서, 컨택 층(320) 내의 모든 상호접속 컨택(323)은 동일한 컨택 형성 프로세스에서 동시에 형성될 수 있다.
도 1b 및 도 5에 도시된 바와 같이, 동작(S100)은 적어도 하나의 컨택 층(320) 상에 어레이 접합 층(330)을 형성하는 단계(S114)를 더 포함할 수 있다. 어레이 접합 층(330)은 유전체 층(336)에 매립된 하나 이상의 접합 구조(338)를 포함하는 BEOL(back-end-of-line) 상호접속 층일 수 있다. 접합 구조물(338)은 컨택, 단일 층/다층 비아, 전도성 라인, 플러그, 패드, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 제조된 임의의 다른 적절한 전도성 구조를 포함할 수 있지만 이에 제한되지는 않는다. 유전체 층(336)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 접합 구조물(338)의 하나 이상의 부분은 어레이 웨이퍼(100) 상의 어레이 접합 층(330)의 상부면 상에 노출될 수 있다.
일부 실시예에서, 어레이 접합 층(330)을 형성하기 위한 제조 프로세스는 유전체 층(336)을 형성한 후, 복수의 접합 구조물(338)를 형성하는 것을 포함한다. 하나 이상의 접합 구조물(338)은 상호접속 컨택(323)과 제각기 접촉할 수 있다. 유전체 층(336)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 하나 이상의 유전성 재료 층을 포함할 수 있다. 접합 구조물(338)은 컨택, 단일 층/다층 비아, 전도성 라인, 플러그, 패드, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 제조된 임의의 다른 적절한 전도성 구조를 포함할 수 있지만 이에 제한되지는 않는다.
일부 실시예에서, 접합 구조물(338)을 형성하기 위한 제조 프로세스는 유전체 층(336)에 개구를 형성한 후 전도성 재료로 개구를 채우는 것을 포함한다. 유전체 층(336)의 개구는 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합에 의해 전도성 재료로 채워질 수 있다. 일부 실시예에서, 접합 구조물(338)를 형성하기 위한 제조 프로세스는 유전체 층에 하나 이상의 전도성 층 및 하나 이상의 컨택 층을 형성하는 것을 더 포함한다. 전도성 층 및 도체 컨택 층은 임의의 적절한 공지된 BEOL(back-end-of-line) 방법에 의해 형성될 수 있다.
다시 도 1을 참조하면, 방법은 CMOS 웨이퍼를 형성할 수 있는 동작(S200)으로 진행한다. 도 6에 도시된 바와 같이, CMOS 웨이퍼(400)는 제2 기판(401), 제2 기판(401) 상의 주변 회로층(410), CMOS 소자 층(410) 상의 적어도 하나의 컨택 층(420), 및 적어도 하나의 컨택 층 상의 CMOS 접합 층(430)을 포함할 수 있다.
도 1c 및 도 6에 도시된 바와 같이, 동작(S200)은 제2 기판(401)을 형성하고 제2 기판(401) 상에 주변 회로 층(410)을 형성하는 단계(S202)를 포함할 수 있다. 일부 실시예에서, 제2 기판(401)은 실리콘(예를 들어, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 절연체 상의 게르마늄(GOI), 또는 이들의 임의의 적절한 조합을 포함할 수 있는 임의의 적절한 반도체 재료를 포함할 수 있다. 제2 기판(510)은 단일층 기판 또는 다층 기판, 예컨대 단결정 단일 층 기판, 다결정 실리콘(폴리실리콘) 단일 층 기판, 폴리실리콘 및 금속 다층 기판 등일 수 있다. 일부 실시예에서, 제2 기판(401)은 연마(grinding), 습식/건식 에칭, 화학 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화된 박형 기판(예컨대, 반도체 층)이다.
제2 기판(401) 상에 형성된 주변 회로층(410)은 3D 메모리 장치의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함하는 하나 이상의 주변 회로를 포함할 수 있다. 예를 들어, 하나 이상의 주변 회로는 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 레치, 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 레퍼런스, 또는 회로의 임의의 능동 또는 수동 소자(예컨대, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 도 6에 도시된 바와 같이, 하나 이상의 주변 회로는 CMOS(complementary metal-oxide-semiconductor) 기술을 사용하여 형성된 다수의 CMOS 장치(412)를 포함할 수 있다.
도 1c 및 도 6에 도시된 바와 같이, 동작(S200)은 복수의 상호접속 컨택(423)을 포함하는 적어도 하나의 컨택 층(420)을 형성하는 단계(S204)를 더 포함할 수 있다. 컨택 층(420)은 유전체 층(425) 및 상호접속 컨택(423)을 포함할 수 있고, 주변 회로 층(410) 위에 형성될 수 있다. 유전체 층(425)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 유전체 층(425)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 상호접속 컨택(423)은, (예컨대, 습식 에칭 및/또는 건식 에칭에 의해) 먼저 수직 개구를 에칭하고, 이어서 ALD, CVD, PVD, 임의의 다른 적절한 프로세스 또는 이들의 임의의 조합을 사용하여 도체 재료로 개구를 채우는 것에 의해, 유전체 층(425)을 통해 형성될 수 있다. 상호접속 컨택(423)을 채우는 데 사용되는 도체 재료는, W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 배리어 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구를 채우는 다른 도체 재료가 사용된다.
일부 실시예에서, 적어도 하나의 컨택 층(420)은 다수의 층을 포함할 수 있고, 각각의 상호접속 컨택(423)은 다수의 층에 형성된 다수의 서브-컨택을 포함할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 다수의 서브-컨택은 하나 이상의 컨택, 단일 층/다층 비아, 전도성 라인, 플러그, 패드, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 만들어진 임의의 다른 적절한 전도성 구조물을 포함할 수 있고, 다수의 컨택 형성 프로세스에서 형성될 수 있다. 예를 들어, 다수의 서브-컨택을 형성하기 위한 제조 프로세스는 유전체 층(425)에 하나 이상의 전도성 층 및 하나 이상의 컨택 층을 형성하는 것을 포함할 수 있다. 전도성 층 및 도체 컨택 층은 임의의 적절한 공지된 FEOL(front-end-of-line) 방법에 의해 형성될 수 있다. 일부 실시예에서, 컨택 층(420) 내의 모든 상호접속 컨택(423)은 동일한 컨택 형성 프로세스에서 동시에 형성될 수 있다.
도 1c 및 도 6에 도시된 바와 같이, 동작(S200)은 적어도 하나의 컨택 층(420) 상에 CMOS 접합 층(430)을 형성하는 단계(S206)를 더 포함할 수 있다. CMOS 접합 층(430)은 유전체 층(436)에 매립된 하나 이상의 접합 구조(438)를 포함하는 FEOL 상호접속 층일 수 있다. 접합 구조물(438)은 컨택, 단일 층/다층 비아, 전도성 라인, 플러그, 패드, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 제조된 임의의 다른 적절한 전도성 구조를 포함할 수 있지만 이에 제한되지는 않는다. 유전체 층(436)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. CMOS 접합 구조물(438)의 하나 이상의 부분은 CMOS 웨이퍼(400) 상의 CMOS 접합 층(430)의 상부면 상에 노출될 수 있다.
일부 실시예에서, CMOS 접합 층(430)을 형성하기 위한 제조 프로세스는 유전체 층(436)을 형성한 후, 복수의 접합 구조물(438)을 형성하는 것을 포함한다. 하나 이상의 접합 구조물(438)은 상호접속 컨택(423)과 제각기 접촉할 수 있다. 유전체 층(436)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 하나 이상의 유전성 재료 층을 포함할 수 있다. 접합 구조물(438)은 컨택, 단일 층/다층 비아, 전도성 라인, 플러그, 패드, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 제조된 임의의 다른 적절한 전도성 구조를 포함할 수 있지만 이에 제한되지는 않는다.
일부 실시예에서, 접합 구조물(438)을 형성하기 위한 제조 프로세스는 유전체 층(436)에 개구를 형성한 후 전도성 재료로 개구를 채우는 것을 포함한다. 유전체 층(436)의 개구는 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합에 의해 전도성 재료로 채워질 수 있다. 일부 실시예에서, 접합 구조물(438)을 형성하기 위한 제조 프로세스는 유전체 층에 하나 이상의 전도성 층 및 하나 이상의 컨택 층을 형성하는 것을 더 포함한다. 전도성 층 및 도체 컨택 층은 임의의 적절한 공지된 FEOL 방법에 의해 형성될 수 있다.
다시 도 1a를 참조하면, 방법은 어레이 웨이퍼 및 CMOS 웨이퍼를 본딩할 수 있는 동작(S300)으로 진행한다. 도 1d 및 도 7에 도시된 바와 같이, 동작(S300)은 하이브리드 본딩을 위해 어레이 웨이퍼(100)를 CMOS 웨이퍼(400)를 향하도록 뒤집는 단계(S302)와, 어레이 웨이퍼(100)의 어레이 접합 층(330)을 CMOS 웨이퍼(400)의 CMOS 접합 층(430)에 본딩하는 단계(S304)를 포함할 수 있다.
본딩 계면은 어레이 본딩층(330)과 CMOS 본딩층(430) 사이에 있다. 따라서, 본딩 계면은 2개의 유전체 층 사이(예컨대, 실리콘 질화물 층과 실리콘 산화물 층 사이)의 계면 및 2개의 전도성 층 사이(예컨대, 두 개의 금속 층 사이)의 계면 모두를 포함한다. 일부 실시예에서, 어레이 웨이퍼(100)의 하나 이상의 접합 구조물(338) 및 CMOS 웨이퍼(400)의 하나 이상의 접합 구조물(438)은 전기 접속을 위해 본딩 인터페이스에서 서로 접촉할 수 있다.
일부 실시예에서, 어레이 웨이퍼(100)와 CMOS 웨이퍼(400) 사이의 하이브리드 본딩은 임의의 적절한 본딩 프로세스 또는 이들의 조합을 포함할 수 있다. 예를 들어, 본딩 계면은 본딩 계면의 두 면 상의 유전체 층 및/또는 전도성 층 사이의 화학적 결합에 의해 형성될 수 있다. 다른 예로서, 본딩 계면은 본딩 계면의 두 면 상의 유전체 층 및/또는 전도성 층 사이의 물리적 상호작용(예컨대, 상호 확산)에 의해 형성될 수 있다. 일부 실시예에서, 본딩 계면은 본딩 프로세스 이전에 본딩 계면의 두 면의 표면을 플라즈마 처리 또는 열처리한 후에 형성될 수 있다.
다시 도 1a를 참조하면, 방법은, 적어도 하나의 관통 기판 컨택이 제1 기판 및 교번 유전체 에칭 정지 구조물을 관통하여 적어도 하나의 제1 수직 컨택에 접속하도록 형성될 수 있는 동작(S400)으로 진행한다.
도 1e에 도시된 바와 같이, 동작(S400)은 제1 기판을 박형화하는 단계(S402)를 포함할 수 있다. 일부 실시예에서, 제1 기판(101)은 웨이퍼 연마, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 프로세스에 의해 박형화될 수 있다.
도 1e 및 도 8에 도시된 바와 같이, 동작(S400)은 제1 기판(101)을 관통하는 적어도 하나의 기판 관통 개구(610)를 형성하는 단계(S404)를 포함할 수 있다. 임의의 적절한 포토리소그래피 프로세스에 의해 적어도 하나의 관통 개구(610)가 형성될 수 있다. 예를 들어, 하드 마스크가 제1 기판(101) 상에 형성될 수 있고, 딥 플라즈마 에칭(예컨대, 깊은 반응성 이온 에칭 프로세스)이 수행되어, 전체 기판(101)을 관통하고 교번 유전체 에칭 정지 구조물(205)에서 정지되는 적어도 하나의 관통 기판 개구(610)를 형성할 수 있다.
플라즈마 에칭 프로세스 동안, 적절한 가스 혼합물의 고에너지 글로우 방전(플라즈마) 스트림이 샘플에서 (펄스로) 발사된다는 점에 유의한다. 플라즈마 소스("에치 종"이라고도 함)는 하전(이온) 또는 중성(원자 및 라디칼)일 수 있다. 플라즈마 에칭 프로세스 동안, 플라즈마는 기판(101)과 플라즈마에 의해 생성된 반응 종 사이의 화학 반응으로부터 휘발성 에칭 생성물을 생성한다. 플라즈마 에칭 프로세스 동안, 고에너지 플라즈마 스트림(high-energy stream of plasma)은 교번 유전체 에칭 정지 구조물(205) 및 어레이 웰 구조물(114)에 의해 차단되고, 따라서 적어도 하나의 제1 수직 컨택(312) 및 /또는 적어도 하나의 제2 수직 컨택(314)을 통과할 수 없어 CMOS 웨이퍼(400)의 CMOS 장치에 영향을 미치지 않는다. 따라서, CMOS 웨이퍼(400)의 CMOS 장치에 대한 잠재적인 플라즈마 유도 손상(PID)이 회피될 수 있다.
도 1e 및 도 9에 도시된 바와 같이, 동작(S400)은 제1 기판(101)을 덮고 적어도 하나의 관통 기판 개구(610)를 채우는 절연 층(730)을 형성하는 단계(S406)를 더 포함할 수 있다. 유전체 층(730)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
도 1e 및 도 9에 도시된 바와 같이, 동작(S400)은 절연층(730) 및 교번 유전체 에칭 정지 구조물(205)을 관통하며 적어도 하나의 제1 수직 컨택(312)과 접촉하는 적어도 하나의 관통 기판 컨택(740)(일부 실시예에서 "통과 실리콘 컨택(TSC)"이라고도 함)을 형성하는 단계(S408)를 더 포함할 수 있다. 적어도 하나의 관통 기판 컨택(740)을 형성하기 위한 컨택 프로세스는, 예를 들어, 포토리소그래피, 에칭, 박막 증착, 및 CMP와 같은 다수의 프로세스를 포함할 수 있는 것으로 이해된다. 일부 실시예에서, 절연층(730) 및 교번 유전체 에칭 정지 구조물(205)의 유전체 재료를 관통하기 위한 습식 에칭 및/또는 건식 에칭에 의해 대응하는 관통 기판 개구(610)를 통해 적어도 하나의 수직 관통 개구가 형성될 수 있다. 따라서, 교번 유전체 에칭 정지 구조물(205)에 도달하는 적어도 하나의 제1 수직 컨택(312)의 단부 표면이 적어도 하나의 수직 관통 개구에 의해 노출될 수 있다. 후속 증착 프로세스는 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합을 사용하여 하나 이상의 수직 관통 개구를 도체 재료로 채움으로써 하나 이상의 관통 기판 컨택(740)을 형성할 수 있다. 적어도 하나의 관통 기판 컨택을 채우는 데 사용되는 도체 재료는, W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 배리어 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구를 채우기 위해 다른 도체 재료가 또한 사용된다.
도 1e 및 도 10을 참조하면, 동작(S400) 단계는 적어도 하나의 관통 기판 컨택(740)과 접촉하는 적어도 하나의 어레이 패드(820)를 형성하는 단계(S410)를 더 포함할 수 있다. 적어도 하나의 어레이 패드(820)를 형성하기 위한 컨택 프로세스는, 예를 들어, 포토리소그래피, 에칭, 박막 증착, 및 CMP와 같은 다수의 프로세스를 포함할 수 있는 것으로 이해된다. 일부 실시예에서, 하드 마스크 층이 절연층(730) 상에 형성될 수 있고, 하드 마스크 층을 사용함으로써 습식 에칭 및/또는 건식 에칭에 의해 절연층(730)에 적어도 하나의 수직 관통 개구가 형성될 수 있다. 따라서, 적어도 하나의 관통 기판 컨택(740)의 단부 표면이 적어도 하나의 수직 관통 개구에 의해 노출될 수 있다. 후속 증착 프로세스는 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합을 사용하여 하나 이상의 수직 관통 개구를 도체 재료로 채움으로써 적어도 하나의 어레이 패드(820)를 형성할 수 있다. 적어도 하나의 어레이 패드(820)를 채우는 데 사용되는 도체 재료는, W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 배리어 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구를 채우기 위해 다른 도체 재료가 또한 사용된다. 보호층(810)이 절연층(730) 상에 형성될 수 있고, 적어도 하나의 패드 개구부(830)가 적어도 하나의 어레이 패드(820)를 노출하도록 형성될 수 있다.
제1 기판의 주변 영역이 아닌 제1 기판의 후면에 적어도 하나의 어레이 패드(820)를 사용함으로써, 3D 메모리 장치의 주변 회로가 3D 메모리 장치의 후면을 통해 외부로 접속될 수 있다. 따라서, 3D 메모리 장치의 크기를 줄일 수 있고, 3D 메모리 장치의 집적도를 높일 수 있다. 또한, 교번 유전체 에칭 정지 구조물과 어레이 웰 구조물을 사용하여 수직 관통 컨택을 형성하는 동안 플라즈마를 차단함으로써 CMOS 장치에 대한 PID(plasma-induced damage)의 위험을 제거할 수 있으므로 CMOS 장치를 증가시킬 수 있다.
따라서, 3D 메모리 장치 및 그 제조 방법이 제공된다. 일부 실시예에서, 3차원(3D) NAND 메모리 장치를 형성하는 방법으로서, 주변 영역과, 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 형성하는 단계를 포함하되, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 주변 영역 내 제1 기판 상에 교번 유전체 에칭 정지 구조물(alternating dielectric etch stop structure)을 형성하는 단계와, 상기 계단 및 어레이 영역 내 상기 제1 기판 상에 어레이 장치를 형성하는 단계와, 상기 주변 영역 내에, 상기 교번 유전체 에칭 정지 구조물과 접촉하는 적어도 하나의 제1 수직 관통 컨택을 형성하는 단계를 포함하는, 3차원(3D) NAND 메모리 장치를 형성하는 방법이 개시된다. 이 방법은 또한, CMOS 웨이퍼를 형성하는 단계와, 상기 어레이 웨이퍼 및 상기 CMOS 웨이퍼를 본딩하는 단계와, 상기 제1 기판 및 상기 교번 유전체 에칭 정지 구조물을 관통하며, 상기 적어도 하나의 제1 수직 관통 컨택과 접촉하는 적어도 하나의 관통 기판 컨택을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 주변 영역 내 상기 제1 기판 내에 어레이 웰(array well) 구조물을 형성하는 단계와, 상기 어레이 웰 구조물과 접촉하는 적어도 하나의 제2 수직 관통 컨택을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 제1 기판 상에 교번 유전체 스택을 형성하는 단계와, 상기 교번 유전체 스택의 일부를 제거하여 상기 주변 영역 내에 상기 교번 유전체 에칭 정지 구조물을 형성하고 동시에 상기 계단 및 어레이 영역 내 상기 교번 유전체 스택의 적어도 하나의 측면에 계단 구조물을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 어레이 장치를 형성하는 단계는, 상기 계단 및 어레이 영역 내의 상기 교번 유전체 스택을 교번 도체/유전체 스택으로 전환하는 단계와, 상기 교번 도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 교번 유전체 에칭 정지 구조물, 상기 어레이 웰 구조물 및 상기 어레이 장치를 덮는 절연층을 형성하는 단계와, 상기 계단 및 어레이 영역 내에 상기 계단 구조물 내의 워드 라인과 접촉하는 적어도 하나의 워드 라인 컨택을 형성하는 단계를 더 포함하되, 상기 적어도 하나의 제1 수직 관통 컨택, 상기 적어도 하나의 제2 수직 관통 컨택, 및 상기 적어도 하나의 워드 라인 컨택은 동일한 컨택 형성 프로세스에 의해 상기 절연층 내에 동시에 형성된다.
일부 실시예에서, 상기 어레이 웨이퍼를 형성하는 단계는, 상기 절연층 상에 복수의 제1 상호접속 컨택을 포함하는 적어도 하나의 제1 컨택 층을 형성하는 단계와, 상기 적어도 하나의 제1 컨택 층 상에 어레이 접합 층을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 CMOS 웨이퍼를 형성하는 단계는, 제2 기판 상에 주변 회로 층을 형성하는 단계와, 상기 주변 회로 층 상에 복수의 제2 상호접속 컨택을 포함하는 적어도 하나의 제2 컨택층을 형성하는 단계와, 상기 적어도 하나의 제2 컨택 층 상에 CMOS 접합 층을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼를 상기 CMOS 웨이퍼에 본딩하는 단계는, 상기 어레이 웨이퍼를 상기 CMOS 웨이퍼 쪽으로 아래로 향하도록 뒤집는 단계와, 상기 적어도 하나의 제1 수직 관통 컨택이 적어도 하나의 제1 상호접속 컨택 및 적어도 하나의 제2 상호접속 컨택을 통해 상기 주변 회로 층에 전기 접속되도록, 상기 어레이 웨이퍼의 상기 어레이 접합 층을 상기 CMOS 웨이퍼의 상기 CMOS 접합 층에 본딩하는 단계를 포함한다.
일부 실시예에서, 상기 적어도 하나의 관통 기판 컨택을 형성하는 단계는, 상기 제1 기판을 관통하는 적어도 하나의 관통 기판 개구를 형성하는 단계와, 상기 제1 기판을 덮고 상기 적어도 하나의 관통 기판 개구를 채우는 절연층을 형성하는 단계와, 상기 절연층, 상기 적어도 하나의 관통 기판 개구, 및 상기 교번 유전체 에칭 정지 구조물을 관통하고, 상기 적어도 하나의 제1 수직 관통 컨택의 적어도 일부를 노출시키는 적어도 하나의 수직 관통 개구를 형성하는 단계와, 상기 적어도 하나의 관통 기판 컨택이 상기 적어도 하나의 제1 수직 컨택과 접촉하도록, 상기 적어도 하나의 수직 관통 개구 내에 상기 적어도 하나의 관통 기판 컨택을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 적어도 하나의 관통 기판 개구를 형성하는 단계는, 딥 플라즈마 에칭(deep plasma etching)을 이용하여 상기 제1 기판 내에 상기 적어도 하나의 관통 기판 개구를 형성하는 단계를 포함하고, 상기 딥 플라즈마 에칭 동안 상기 교번 유전체 에칭 정지 구조물 및 상기 어레이 웰 구조물에 의해 고 에너지 플라즈마 스트림이 차단된다.
일부 실시예에서, 상기 적어도 하나의 관통 기판 컨택을 형성하는 단계는, 상기 적어도 하나의 관통 기판 컨택과 접촉하는 적어도 하나의 어레이 패드를 형성하는 단계와, 상기 적어도 하나의 어레이 패드를 노출시키도록 적어도 하나의 패드 개구를 형성하는 단계를 더 포함한다.
개시된 3차원(3D) 메모리 장치는, 주변 영역과, 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 포함하고, 상기 어레이 웨이퍼는, 제1 기판과, 상기 주변 영역 내 상기 제1 기판 상의 교번 유전체 에칭 정지 구조물과, 상기 계단 및 어레이 영역 내 상기 제1 기판 상의 어레이 장치와, 상기 주변 영역 내의 적어도 하나의 제1 수직 관통 컨택과, 상기 제1 기판 및 상기 교번 유전체 에칭 정지 구조물을 관통하며, 상기 적어도 하나의 제1 수직 관통 컨택과 접촉하는 적어도 하나의 관통 기판 컨택을 포함한다. 3D 메모리 장치는 상기 적어도 하나의 제1 수직 관통 컨택을 통해 상기 적어도 하나의 관통 기판 컨택에 전기 접속된 주변 회로 층을 포함하는, 상기 어레이 웨이퍼 상에 본딩된 CMOS 웨이퍼를 더 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 주변 영역의 상기 제1 기판 내의 어레이 웰(array well) 구조물과, 상기 어레이 웰 구조물과 접촉하는 적어도 하나의 제2 수직 관통 컨택을 더 포함한다.
일부 실시예에서, 상기 교번 유전체 에칭 정지 구조물은, 제1 유전체 층 및 상기 제1 유전체층과 상이한 제2 유전체 층을 포함하는 적어도 2개의 유전체 층 쌍을 포함한다.
일부 실시예에서, 상기 어레이 장치는, 상기 제1 기판 상의 교번 도체/유전체 스택과, 상기 교번 도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링과, 상기 교번 도체/유전체 스택의 적어도 하나의 측면에 계단 구조물을 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 교번 유전체 에칭 정지 구조물, 상기 어레이 웰 구조물 및 상기 어레이 장치를 덮는 절연층과, 상기 계단 및 어레이 영역 내에서 상기 계단 구조물 내의 워드 라인과 접촉하는 적어도 하나의 워드 라인 컨택을 더 포함하되, 상기 적어도 하나의 제1 수직 관통 컨택, 상기 적어도 하나의 제2 수직 관통 컨택, 및 상기 적어도 하나의 워드 라인 컨택은 상기 절연층을 관통한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 절연층을 덮는 복수의 제1 상호접속 컨택을 포함하는 적어도 하나의 제1 컨택 층과, 상기 적어도 하나의 제1 컨택 층과 상기 CMOS 웨이퍼 사이의 어레이 접합 층을 더 포함한다.
일부 실시예에서, 상기 CMOS 웨이퍼는, 제2 기판 상의 주변 회로 층과, 상기 주변 회로 층 상의 복수의 제2 상호접속 컨택을 포함하는 적어도 하나의 제2 컨택층과, 상기 적어도 하나의 제2 컨택 층과 상기 어레이 접합 층 사이의 CMOS 접합 층을 포함한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 제1 기판을 덮는 절연층과, 상기 적어도 하나의 관통 기판 컨택은 상기 절연층 및 상기 교번 유전체 에칭 정지 구조물을 관통하며, 상기 적어도 하나의 제1 수직 관통 컨택과 접촉한다.
일부 실시예에서, 상기 어레이 웨이퍼는, 상기 적어도 하나의 관통 기판 컨택과 접촉하는 적어도 하나의 어레이 패드를 더 포함하고, 상기 적어도 하나의 어레이 패드는 상기 적어도 하나의 제1 수직 관통 컨택, 상기 적어도 하나의 제1 상호접속 컨택, 및 상기 적어도 하나의 제2 상호접속 컨택을 통해 상기 CMOS 웨이퍼의 상기 주변 회로 층에 전기 접속된다.
본 개시의 다른 특징들은 본 개시의 상세한 설명, 청구범위 및 도면을 고려하면 당업자가 이해할 수 있을 것이다.
특정 실시예들에 대한 전술한 설명은, 다른 사람들이 본 기술분야의 지식을 적용함으로써, 본 개시의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이 다양한 용례에 대하여 이러한 특정 실시예들을 손쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 충분히 보여줄 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에서 제시되는 교시 및 지침에 기초하여, 개시된 실시예들의 등가물의 의미 및 범위 내에 두고자 한다. 본 명세서에서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 표현은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 한다는 점을 이해해야 한다.
본 개시의 실시예들은 명시된 기능들 및 그 관계들의 구현을 예시하는 기능적 구축 블록들을 참고하여 위에서 설명하였다. 이러한 기능적 구축 블록들의 경계는 설명의 편의상 본 명세서에서는 임의로 정의되었다. 명시된 기능들과 그 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 단락 및 요약서 단락은 발명자(들)에 의해 고려된 바와 같이 본 개시의 전부가 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서, 본 개시 및 첨부된 청구항들을 어떤 식으로든 제한하려는 것이 아니다.
본 개시의 범위 및 한계는 전술한 예시적인 실시예들 중 어느 것에 의해서도 제한되지 않아야 하고, 하기의 청구항들 및 그 균등물에 따라서만 정의되어야 한다.

Claims (20)

  1. 3차원(3D) 메모리 장치를 형성하는 방법으로서,
    제1 웨이퍼 내에 에칭 정지 구조물을 형성하는 단계와,
    상기 에칭 정지 구조물과 접촉하는 제1 관통 컨택을 형성하는 단계와,
    상기 제1 관통 컨택을 제2 웨이퍼의 CMOS 장치에 전기 접속하도록 상기 제1 웨이퍼를 상기 제2 웨이퍼에 본딩하는 단계와,
    상기 제1 웨이퍼의 제1 기판 및 상기 에칭 정지 구조물을 관통하며, 상기 제1 관통 컨택을 통해 상기 CMOS 장치와 전기적으로 접촉하는 관통 기판 컨택을 형성하는 단계를 포함하는,
    3D 메모리 장치를 형성하는 방법.
  2. 제1항에 있어서,
    상기 에칭 정지 구조물은 교번(alternating) 유전체 스택 구조물을 갖는,
    3D 메모리 장치를 형성하는 방법.
  3. 제1항에 있어서,
    상기 제1 기판 내에 어레이 웰 구조물을 형성하는 단계와,
    상기 어레이 웰 구조물과 접촉하는 제2 관통 컨택을 형성하는 단계를 더 포함하는,
    3D 메모리 장치를 형성하는 방법.
  4. 제3항에 있어서,
    상기 제1 기판 상에 교번 유전체 스택을 형성하는 단계와,
    상기 교번 유전체 스택의 일부를 제거하여 상기 에칭 정지 구조물 및 계단 구조물을 동시에 형성하는 단계를 더 포함하는,
    3D 메모리 장치를 형성하는 방법.
  5. 제4항에 있어서,
    상기 교번 유전체 스택을 교번 도체/유전체 스택으로 전환하는 단계와,
    상기 교번 도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링을 형성하는 단계를 더 포함하는,
    3D 메모리 장치를 형성하는 방법.
  6. 제5항에 있어서,
    상기 에칭 정지 구조물, 상기 어레이 웰 구조물 및 상기 교번 도체/유전체 스택을 덮는 절연층을 형성하는 단계와,
    상기 계단 구조물 내의 워드 라인과 접촉하는 워드 라인 컨택을 형성하는 단계를 더 포함하되,
    상기 제1 관통 컨택, 상기 제2 관통 컨택 및 상기 워드 라인 컨택은 동일한 컨택 형성 프로세스에 의해 상기 절연층 내에 동시에 형성되는,
    3D 메모리 장치를 형성하는 방법.
  7. 제6항에 있어서,
    상기 절연층 상에 복수의 제1 상호접속 컨택을 포함하는 제1 컨택 층을 형성하는 단계와,
    상기 제1 컨택 층 상에 어레이 접합 층을 형성하는 단계를 더 포함하는,
    3D 메모리 장치를 형성하는 방법.
  8. 제7항에 있어서,
    상기 제2 웨이퍼의 제2 기판 상에 주변 회로 층을 형성하는 단계와,
    상기 주변 회로 층 상에 복수의 제2 상호접속 컨택을 포함하는 제2 컨택 층을 형성하는 단계와,
    상기 적어도 하나의 제2 컨택 층 상에 CMOS 접합 층을 형성하는 단계를 더 포함하는,
    3D 메모리 장치를 형성하는 방법.
  9. 제8항에 있어서,
    상기 제1 웨이퍼를 상기 제2 웨이퍼에 본딩하는 단계는, 상기 제1 관통 컨택이 적어도 하나의 제1 상호접속 컨택 및 적어도 하나의 제2 상호접속 컨택을 통해 상기 주변 회로 층에 전기 접속되도록, 상기 제1 웨이퍼의 상기 어레이 접합 층을 상기 제2 웨이퍼의 상기 CMOS 접합 층에 본딩하는 단계를 포함하는,
    3D 메모리 장치를 형성하는 방법.
  10. 제9항에 있어서,
    상기 관통 기판 컨택을 형성하는 단계는,
    상기 제1 기판을 관통하는 관통 기판 개구를 형성하는 단계와,
    상기 제1 기판을 덮고 상기 관통 기판 개구를 채우는 절연층을 형성하는 단계와,
    상기 절연층, 상기 관통 기판 개구 및 상기 에칭 정지 구조물을 관통하며, 상기 제1 관통 컨택의 적어도 일부를 노출시키는 수직 관통 개구를 형성하는 단계와,
    상기 관통 기판 컨택이 상기 제1 관통 컨택과 접촉하도록, 상기 수직 관통 개구 내에 상기 관통 기판 컨택을 형성하는 단계를 포함하는,
    3D 메모리 장치를 형성하는 방법.
  11. 제10항에 있어서,
    상기 관통 기판 개구를 형성하는 단계는, 딥 플라즈마 에칭(deep plasma etching)을 이용하여 상기 제1 기판 내에 상기 관통 기판 개구를 형성하는 단계를 포함하고,
    상기 딥 플라즈마 에칭 동안 상기 에칭 정지 구조물 및 상기 어레이 웰 구조물에 의해 고 에너지 플라즈마 스트림이 차단되는,
    3D 메모리 장치를 형성하는 방법.
  12. 제10항에 있어서,
    상기 관통 기판 컨택을 형성하는 단계는,
    상기 관통 기판 컨택과 접촉하는 어레이 패드를 형성하는 단계와,
    상기 어레이 패드를 노출시키도록 패드 개구를 형성하는 단계를 더 포함하는,
    3D 메모리 장치를 형성하는 방법.
  13. 3차원(3D) 메모리 장치로서,
    제1 웨이퍼와,
    제2 웨이퍼를 포함하되,
    상기 제1 웨이퍼는,
    제1 기판과,
    상기 제1 기판 상의 에칭 정지 구조물과,
    상기 에칭 정지 구조물 상의 절연층 내의 제1 관통 컨택과,
    상기 제1 기판 및 상기 에칭 정지 구조물을 관통하며 상기 제1 관통 컨택과 접촉하는 관통 기판 컨택을 포함하고,
    상기 제2 웨이퍼는 상기 제1 관통 컨택을 통해 상기 관통 기판 컨택에 전기 접속된 주변 회로 층을 포함하는,
    3D 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 웨이퍼는,
    상기 제1 기판 내의 어레이 웰 구조물과,
    상기 어레이 웰 구조물과 접촉하는 제2 관통 컨택을 더 포함하는,
    3D 메모리 장치.
  15. 제13항에 있어서,
    상기 에칭 정지 구조물은, 제1 유전체 층 및 상기 제1 유전체층과 상이한 제2 유전체 층을 각각 포함하는 적어도 2개의 유전체 층 쌍을 포함하는,
    3D 메모리 장치.
  16. 제14항에 있어서,
    상기 제1 웨이퍼는,
    상기 제1 기판 상의 교번 도체/유전체 스택과,
    상기 교번 도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링과,
    상기 교번 도체/유전체 스택의 측면 상의 계단 구조물을 포함하는,
    3D 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 웨이퍼는,
    상기 계단 구조물 내의 워드 라인과 접촉하는 워드 라인 컨택을 더 포함하되,
    상기 제1 관통 컨택, 상기 제2 관통 컨택, 및 상기 워드 라인 컨택은 상기 절연층을 관통하는,
    3D 메모리 장치.
  18. 제16항에 있어서,
    상기 제1 웨이퍼는,
    상기 절연층을 덮고 제1 상호접속 컨택을 포함하는 제1 컨택 층과,
    상기 제1 컨택 층과 상기 제2 웨이퍼 사이의 어레이 접합 층을 더 포함하는,
    3D 메모리 장치.
  19. 제18항에 있어서,
    상기 제2 웨이퍼는,
    상기 주변 회로 층 상에 제2 상호접속 컨택을 포함하는 제2 컨택 층과,
    상기 적어도 하나의 제2 컨택 층과 상기 어레이 접합 층 사이의 CMOS 접합 층을 포함하는,
    3D 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 웨이퍼는, 상기 관통 기판 컨택과 접촉하는 패드를 더 포함하고,
    상기 패드는 상기 제1 관통 컨택, 상기 제1 상호접속 컨택, 및 상기 제2 상호접속 컨택을 통해 상기 제2 웨이퍼의 상기 주변 회로 층에 전기 접속되는,
    3D 메모리 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020145231A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
WO2021022402A1 (en) * 2019-08-02 2021-02-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
JP7254956B2 (ja) * 2019-08-02 2023-04-10 長江存儲科技有限責任公司 三次元メモリデバイスおよびその製作方法
JP2021044477A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
CN111162046B (zh) * 2020-01-02 2023-01-13 长江存储科技有限责任公司 三维堆叠结构及制备方法
CN111180458B (zh) * 2020-01-02 2022-12-02 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20230002798A (ko) 2020-07-31 2023-01-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 콘택 구조를 형성하기 위한 방법 및 이의 반도체 디바이스
KR20220021328A (ko) * 2020-08-13 2022-02-22 삼성전자주식회사 집적회로 소자
JP2022045192A (ja) * 2020-09-08 2022-03-18 キオクシア株式会社 半導体装置およびその製造方法
WO2022052029A1 (en) 2020-09-11 2022-03-17 Yangtze Memory Technologies Co., Ltd Semiconductor devices with shielding structures
US11502025B2 (en) 2020-11-02 2022-11-15 Nanya Technology Corporation Semiconductor device with etch stop layer having greater thickness and method for fabricating the same
KR20220069152A (ko) 2020-11-19 2022-05-27 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
EP4150672A4 (en) 2020-12-09 2024-02-14 Yangtze Memory Technologies Co., Ltd. CONTACT PADS OF THREE-DIMENSIONAL MEMORY DEVICE AND ASSOCIATED MANUFACTURING METHOD
CN112655090B (zh) * 2020-12-09 2022-08-02 长江存储科技有限责任公司 三维存储器器件的接触焊盘及其制造方法
KR20230014735A (ko) 2020-12-24 2023-01-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 접촉 패드 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079164A1 (en) 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
KR101748919B1 (ko) 2014-05-29 2017-06-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3dic 상호 연결 디바이스 및 이를 형성하는 방법
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
US20190043836A1 (en) 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with shared control circuitry using wafer-to-wafer bonding
US20190081069A1 (en) 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3024910A1 (fr) * 2014-08-18 2016-02-19 St Microelectronics Crolles 2 Procede de fabrication d'un circuit integre photonique couple optiquement a un laser en un materian iii-v
US9666594B2 (en) * 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
CN106205669A (zh) * 2015-05-07 2016-12-07 成都海存艾匹科技有限公司 地址/数据转换器分离的三维纵向存储器
US9666281B2 (en) 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
US9646975B2 (en) * 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
US9691780B2 (en) * 2015-09-25 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor in split-gate flash technology
US9601577B1 (en) 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9935124B2 (en) 2015-11-25 2018-04-03 Sandisk Technologies Llc Split memory cells with unsplit select gates in a three-dimensional memory device
JP6838893B2 (ja) 2016-08-25 2021-03-03 キヤノン株式会社 半導体装置及びその製造方法
US9876031B1 (en) * 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US10355012B2 (en) * 2017-06-26 2019-07-16 Sandisk Technologies Llc Multi-tier three-dimensional memory device with stress compensation structures and method of making thereof
US10283452B2 (en) * 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
US10199326B1 (en) * 2017-10-05 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
JP7121141B2 (ja) * 2018-05-03 2022-08-17 長江存儲科技有限責任公司 ３次元メモリデバイスのスルーアレイコンタクト（ｔａｃ）
US10515907B2 (en) * 2018-05-17 2019-12-24 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion blocking structures and method of making the same
CN109219885A (zh) 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件
CN109690775B (zh) 2018-12-07 2019-10-01 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109727848B (zh) * 2018-12-29 2020-09-01 长江存储科技有限责任公司 一种三维存储器的制造方法
CN109887917B (zh) * 2019-01-04 2021-02-12 长江存储科技有限责任公司 电子设备、三维存储器及其制作方法
US10811058B2 (en) * 2019-02-06 2020-10-20 Sandisk Technologies Llc Bonded assembly containing memory die bonded to integrated peripheral and system die and methods for making the same
CN114334806A (zh) * 2019-02-15 2022-04-12 长江存储科技有限责任公司 键合结构及其形成方法
CN110047838A (zh) * 2019-03-26 2019-07-23 长江存储科技有限责任公司 三维存储器的制备方法、三维存储器、电子设备
JP7254956B2 (ja) * 2019-08-02 2023-04-10 長江存儲科技有限責任公司 三次元メモリデバイスおよびその製作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101748919B1 (ko) 2014-05-29 2017-06-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3dic 상호 연결 디바이스 및 이를 형성하는 방법
US20160079164A1 (en) 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20190081069A1 (en) 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US20190043836A1 (en) 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with shared control circuitry using wafer-to-wafer bonding
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法

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