TW202107688A - 三維記憶體元件及其製造方法 - Google Patents

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劉威
黃詩琪
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Abstract

提供了一種用於形成3D記憶體元件的閘極結構的方法，所述方法包括形成包括週邊區域以及階梯和陣列區域的陣列晶圓，形成陣列晶圓的過程包括：在所述週邊區域中的第一基底上形成交替介電層蝕刻停止結構，在所述階梯和陣列區域中的第一基底上形成陣列元件，以及在所述週邊區域中形成與所述交替介電層蝕刻停止結構相接觸的至少一個第一垂直貫穿觸點，所述方法還包括形成CMOS晶圓，並且將陣列晶圓和CMOS晶圓接合，所述方法還包括形成穿透第一基底和交替介電層蝕刻停止結構並且與至少一個第一垂直貫穿觸點相接觸的至少一個貫穿基底觸點。

Description

三維記憶體元件及其製造方法
本發明內容的實施例涉及三維(3D)記憶體元件及其製造方法。
通過改進處理技術、電路設計、程式設計演算法和製造過程，平面記憶體單元被縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面過程和製造技術變得具有挑戰性且成本高昂。結果，平面記憶體單元的記憶體密度接近上限。
3D記憶體結構能夠解決平面記憶體單元中的密度上限。3D記憶體結構包括記憶體陣列和週邊元件，用於控制去往和來自記憶體陣列的信號。
本文揭露了用於形成3D記憶體元件的閘極結構的方法及其製造方法的實施例。
一種用於形成三維(3D)NAND記憶體元件的方法，包括：形成包括週邊區域以及階梯和陣列區域的陣列晶圓，包括：在週邊區域中的第一基底上形成交替介電層蝕刻停止結構，在階梯和陣列區域中的第一基底上形成陣列元件，以及形成位於週邊區域中並且與交替介電層蝕刻停止結構相接觸的至少一個第一垂直貫穿觸點。所述方法還可以包括：形成CMOS晶圓，接合陣列晶圓和CMOS晶圓，以及形成穿透第一基底和交替介電層蝕刻停止結構並且與至少一個第一垂直貫穿觸點相接觸的至少一個貫穿基底觸點。
在一些實施例中，形成陣列晶圓還包括：在週邊區域中形成第一基底中的陣列阱結構，以及形成與陣列阱結構相接觸的至少一個第二垂直貫穿觸點。
在一些實施例中，形成陣列晶圓還包括：在第一基底上形成交替介電層疊層，以及去除交替介電層疊層的一部分，以同時形成在週邊區域中的交替介電層蝕刻停止結構、以及在階梯和陣列區域中的交替介電層疊層的至少一個橫向面上的階梯結構。
在一些實施例中，形成陣列元件包括：將階梯和陣列區域中的交替介電層疊層轉換成交替導體/介電層疊層，以及形成垂直穿透交替導體/介電層疊層的多個NAND串。
在一些實施例中，形成陣列晶圓還包括：形成覆蓋交替介電層蝕刻停止結構、陣列阱結構和陣列元件的絕緣層，以及形成至少一個字元線觸點，其位於階梯和陣列區域中並且與階梯結構中的字元線相接觸，其中，所述至少一個第一垂直貫穿觸點、所述至少一個第二垂直貫穿觸點和所述至少一個字元線觸點通過同一觸點形成過程同時形成在絕緣層中。
在一些實施例中，形成陣列晶圓還包括：在絕緣層上形成包括多個第一互連觸點的至少一個第一接觸層；以及在至少一個第一接觸層上形成陣列接合層。
在一些實施例中，形成CMOS晶圓包括：在第二基底上形成週邊電路層，在週邊電路層上形成包括多個第二互連觸點的至少一個第二接觸層，以及在至少一個第二接觸層上形成CMOS接合層。
在一些實施例中，將陣列晶圓接合到CMOS晶圓包括：翻轉陣列晶圓以面朝下朝向CMOS晶圓，以及將陣列晶圓的陣列接合層接合到CMOS晶圓的CMOS接合層，以使得至少一個第一垂直貫穿觸點通過至少一個第一互連觸點和至少一個第二互連觸點來電連接到週邊電路層。
在一些實施例中，形成至少一個貫穿基底觸點包括：形成穿透第一基底的至少一個貫穿基底開口，形成覆蓋第一基底並且填充至少一個貫穿基底開口的隔離層，形成至少一個垂直貫穿開口，其穿透隔離層、至少一個貫穿基底開口和交替介電層蝕刻停止結構，並且曝露至少一個第一垂直貫穿觸點的至少一部分，以及在所述至少一個垂直貫穿開口中形成所述至少一個貫穿基底觸點，以使得所述至少一個貫穿基底觸點與所述至少一個第一垂直觸點相接觸。
在一些實施例中，形成至少一個貫穿基底開口包括：使用深電漿蝕刻在第一基底中形成至少一個貫穿基底開口，其中深電漿蝕刻期間的高能量電漿流被交替介電層蝕刻停止結構和陣列阱結構阻隔。
在一些實施例中，形成至少一個貫穿基底觸點還包括：形成至少一個陣列導電墊，該陣列導電墊與所述至少一個貫穿基底觸點相接觸，以及形成至少一個導電墊開口以曝露至少一個陣列導電墊。
所公開的三維(3D)記憶體元件包括陣列晶圓，該陣列晶圓包括週邊區域以及階梯和陣列區域，該陣列晶圓包括：第一基底、週邊區域中的第一基底上的交替介電層蝕刻停止結構、階梯和陣列區域中的第一基底上的陣列元件、週邊區域中的至少一個第一垂直貫穿觸點，以及穿透第一基底和交替介電層蝕刻停止結構並且與至少一個第一垂直貫穿觸點相接觸的至少一個貫穿基底觸點。所述3D記憶體元件還包括接合在陣列晶圓上的CMOS晶圓，包括週邊電路層，該週邊電路層通過至少一個第一垂直貫穿觸點來電連接到至少一個貫穿基底觸點。
在一些實施例中，陣列晶圓還包括：週邊區域中的第一基底中的陣列阱結構，以及與陣列阱結構相接觸的至少一個第二垂直貫穿觸點。
在一些實施例中，交替介電層蝕刻停止結構包括至少兩個介電層對，每個介電層對包括第一介電層和不同於第一介電層的第二介電層。
在一些實施例中，陣列元件包括: 第一基底上的交替導體/介電層疊層，垂直穿透交替導體/介電層疊層的多個NAND串，以及在交替導體/介電層疊層的至少一個橫向面上的階梯結構。
在一些實施例中，陣列晶圓還包括：覆蓋交替介電層蝕刻停止結構、陣列阱結構以及陣列元件的絕緣層，位於階梯和陣列區域中並且與階梯結構中的字元線相接觸的至少一個字元線觸點；其中所述至少一個第一垂直貫穿觸點、所述至少一個第二垂直貫穿觸點以及所述至少一個字元線觸點穿透絕緣層。
在一些實施例中，陣列晶圓還包括：至少一個第一接觸層，其包括覆蓋絕緣層的多個第一互連觸點，以及在至少一個第一接觸層和CMOS晶圓之間的陣列接合層。
在一些實施例中，所述CMOS晶圓包括：在第二基底上的週邊電路層；至少一個第二接觸層，其包括週邊電路層上的多個第二互連觸點，和陣列接合層之間的CMOS接合層。
在一些實施例中，陣列晶圓還包括：覆蓋第一基底的隔離層，其中所述至少一個貫穿基底觸點穿透隔離層和交替介電層蝕刻停止結構，並且與所述至少一個第一垂直觸點相接觸。
在一些實施例中，陣列晶圓還包括：至少一個陣列導電墊，與所述至少一個貫穿基底觸點接觸，其中所述至少一個陣列導電墊通過所述至少一個第一垂直貫穿觸點、所述至少一個第一互連觸點以及所述至少一個第二互連觸點來電連接到所述CMOS晶圓的週邊電路層。
根據本發明內容的描述、申請專利範圍和附圖，本領域技術人員可以理解本發明內容的其它方面。
儘管討論了具體的配置和佈置，但是應當理解的是，這僅僅是出於說明的目的。相關領域的技術人員將認識到的是，在不脫離本發明內容的精神和範圍的情況下，可以使用其它配置和佈置。對相關領域的技術人員來說顯而易見的是，本發明內容也可以用於各種其它應用。
注意，說明書中提到“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等表示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例不一定包括特定的特徵、結構或特性。此外，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
一般來說，術語可以至少部分地根據上下文中的使用來理解。例如，本文使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數形式描述任何特徵、結構或特性，或可以用於以複數形式描述特徵、結構或特性的組合。類似地，術語諸如“一”、“一個”或“所述”同樣可以被理解為至少部分地根據上下文來傳達單數用法或複數用法。
應當容易理解的是，本發明內容中的“上”、“上面”和“上方”的含義應該以最廣泛的方式解釋，以使得“上”不僅意指直接在某物上，而且還包括具有中間特徵或其之間的層而在某物上的含義，並且“上面”或“上方”不僅意指在某物“上面”或“上方”的含義，而且還可以包括它是在某物“上面”或“上方”而其間沒有中間特徵或層的含義(即，直接在某物上)。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作中的不同方向(除了圖中所示的方位之外)。所述裝置可以以面向其它方向(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相應地解釋。
如本文使用的，術語“基底”指代其上添加了後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文使用的，術語“層”指代包括具有厚度的區域的材料部分。層可以在整個底層或上層的結構上延伸，或可以具有範圍小於底層或上層的結構的範圍。此外，層可以是厚度小於連續結構厚度的均勻或非均勻連續結構的區域。例如，層可以位於連續結構的頂部表面和底部表面之間或在頂部表面和底部表面處的任何一對水平面之間。層能夠水準地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一層或多層，和/或可以在其上、其上面和/或其下具有一層或多層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成觸點、互連線和/或通孔)以及一個或多個介電層。
如本文使用的，術語“標稱的/本質上地”指代在產品或過程的設計階段設置的部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容差的微小變化造成的。如本文使用的，術語“大約”指示給定量的值，其可以基於與主題半導體元件相關聯的特定技術節點而變化。基於特定的技術節點，術語“大約”可以指示給定數量的值，該值在例如值的10-30%內變化(例如該值的±10%、±20%或±30%)。
本文使用的，術語“3D記憶體元件”指代這樣的半導體元件：在橫向的基底上具有垂直向的記憶體單元電晶體串(即，本文中作為“記憶體串”的區域，例如NAND串)，以使得記憶體串相對於基底在垂直方向上延伸。如本文使用的，術語“垂直的/垂直地”指本質上地與基底的橫向表面相垂直。
隨著半導體技術的進步，三維(3D)記憶體元件，例如3D NAND記憶體元件，持續縮小更多的氧化物/氮化物(ON)層。通常，在一些用於形成3D記憶體元件的常規方法中，互補金屬氧化物半導體晶圓(“下文中的CMOS晶圓”)與記憶體單元陣列晶圓(“下文中的陣列晶圓”)相接合，以形成3D記憶體元件的框架。為了形成用於在堆疊的記憶體單元陣列元件和週邊元件之間提供垂直電互連的互連結構(例如，用於電源匯流排和金屬佈線)，執行貫穿矽觸點(TSC)蝕刻過程以穿透整個矽層，該矽層由於ON層的數量增加而具有大的厚度。因為蝕刻孔具有相當大的高寬比，所以需要一定的能量來執行電漿蝕刻過程以形成TSC。此外，由於在接合CMOS晶圓和記憶體單元陣列晶圓之後執行TSC蝕刻過程，所以在TSC蝕刻過程期間電漿會穿過多層並且損壞CMOS元件，從而影響CMOS元件的可靠性。
因此，提供了一種新的3D記憶體元件及其製造方法來解決這些問題。注意，3D記憶體元件可以是非單片3D記憶體元件的一部分，其中部件(例如，CMOS元件和記憶體單元陣列元件)分別形成在不同的晶圓上，然後以面對面的方式相接合。在一些實施例中，如下面結合圖1-9描述的，陣列元件基底被翻轉並且面朝下朝向CMOS基底，用於混合接合，以使得在接合的非單片3D記憶體元件中，陣列晶圓在CMOS晶圓上面。應當理解的是，在一些其它實施例中，陣列晶圓保持為接合的非單片3D記憶體元件的基底，並且CMOS晶圓被翻轉並且面朝下朝向陣列晶圓用於混合接合。
參考圖1A-1E，根據本發明內容的一些實施例示出了用於形成3D記憶體元件的示例性方法的流程圖。應當理解的是，圖1A-1E中所示的操作和/或步驟不是全面的，並且在任何所示操作之前、之後或之間也可以執行其它操作。圖2-10示出了根據本發明內容的一些實施例的在圖1A-1E所示方法的特定製造階段的示例性3D記憶體元件的示意性截面圖。
如圖1A中示出的，所述方法開始於操作S100，其中形成包括週邊區域和階梯及陣列區域的陣列晶圓。可以在週邊區域中形成交替介電層蝕刻停止結構和陣列阱結構，並且可以在階梯和陣列區域中形成陣列元件。
參考圖1B和圖2，操作S100可以包括形成第一基底101以及在週邊區域110中形成陣列阱結構114的步驟S102。在一些實施例中，第一基底101可以包括任何合適的半導體材料，該半導體材料可以包括矽(例如單晶矽、多晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絶緣(SOI)、鍺覆絶緣(GOI)或其任何合適的組合。在一些實施例中，基礎基底540是薄化的基底(例如，半導體層)，其通過研磨、濕/幹蝕刻、化學機械研磨(CMP)或其任意組合來薄化。在一些實施例中，第一基底101可以是單層基底或多層基底，例如單晶矽單層基底、多晶矽(多晶矽)單層基底、多晶矽和金屬多層基底等。
第一基底101可以包括在橫向上橫向延伸的兩個橫向表面(例如，頂部表面和底部表面)。如本文使用的，當基底在垂直方向上位於半導體元件的最低平面中時，相對於半導體元件的基底(例如，第一基底101)，來確定半導體元件的一個元件(例如，層或元件)是在半導體元件的另一元件(例如，層或元件)的“上”、“上面”還是“下面”。描述空間關係的相同概念適用於整個本發明內容。
根據一些實施例，如圖2中所示，第一基底101可以包括週邊區域110以及階梯和陣列區域120，它們都在橫向上延伸。交替介電層蝕刻停止結構205和陣列阱結構114能夠形成在第一基底101的週邊區域110中。
陣列阱結構114可以包括n阱區116和p阱區118，從而形成PN接面。n阱區116和p阱區118可以通過任何合適的摻雜過程形成。陣列阱結構114可以覆蓋第一基底101的週邊區域110的頂部表面的第二部分，並且不與交替介電層蝕刻停止結構205重疊。
參考圖1B和圖2，操作S100還可以包括在第一基底101上形成交替介電層疊層201的步驟S104。如圖2中所示，交替介電層疊層201可以包括多個介電層對，每個介電層對包括第一介電層214和不同於第一介電層214的第二介電層218。在一些實施例中，第一介電層214可以用作絕緣層，第二介電層218可以用作犧牲層，犧牲層將在後續過程中被去除。
多個第一介電層214和第二介電層218在平行於第一基底101的表面的橫向方向上延伸。在一些實施例中，在交替介電層疊層201中，存在比由不同材料製成且具有不同厚度的介電層對更多的層。交替介電層疊層201可以通過一個或多個薄膜沉積過程形成，包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任意組合。
在一些實施例中，交替介電層疊層201可以包括多個氧化/氮化層對。每個介電層對包括氧化層214和氮化層218。多個氧化/氮化層對在本文也被稱為“交替氧化/氮化疊層”也就是說，在交替介電層疊層201中，多個氧化層214和多個氮化層218在垂直方向上交替。換句話說，除了給定交替氧化/氮化疊層的頂層和底層之外，其它氧化層214中的每個氧化層214可以被夾在兩個相鄰的氮化層218中間，並且每個氮化層218可以被夾在兩個相鄰的氧化層214中間。
氧化層214可以各自具有相同的厚度或不同的厚度。例如，每個氧化層的厚度可以在約10奈米到約150奈米的範圍內。類似地，氮化層218可以各自具有相同的厚度或不同的厚度。例如，每個氮化層的厚度可以在約10奈米到約150奈米的範圍內。在一些實施例中，交替介電層疊層600的總厚度可以大於1000奈米。注意，厚度範圍是為了說明而提供的，不應被解釋為限制所附申請專利範圍的範圍。
注意，在本發明內容中，氧化層214和/或氮化層218可以包括任何合適的氧化材料和/或氮化材料。例如，氧化材料和/或氮化材料可以具有任何合適的元素，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任意組合。在一些實施例中，氧化層可以是氧化矽層，氮化層可以是氮化矽層。
交替介電層疊層201可以包括任何合適數量的氧化層214和氮化層218。在一些實施例中，交替介電層疊層201中氧化層214和氮化層218的總層數等於或大於64。也就是說，氧化/氮化層對的數量可以等於或大於32。在一些實施例中，與氧化/氮化層對相比，交替氧化/氮化疊層包括具有不同材料和/或厚度的更多氧化層或更多氮化層。例如，交替介電層疊層201中的底層和頂層可以是氧化層214。
參考圖1B和圖3，操作S100還可以包括在週邊區域110中形成交替介電層蝕刻停止結構205以及在階梯和陣列區域120中形成階梯結構240的步驟S106。
在如圖3中所示的一些實施例中，週邊區域300中的交替介電層疊層201的一部分可以被移除，以使得週邊區域300中的交替介電層疊層201的剩餘部分形成交替介電層蝕刻停止結構205。用於形成交替介電層蝕刻停止結構205的過程可以包括多個過程，例如非等向性蝕刻過程、微影製程等。交替介電層蝕刻停止結構205可以包括位於交替介電層疊層201底部的至少兩個介電層對。也就是說，交替介電層蝕刻停止結構205可以包括兩個或多個第一介電層214和兩個或多個第二介電層218。在平行於第一基底101的表面的橫向方向上，交替介電層蝕刻停止結構205的區域可以對應於將在後續過程中形成的至少一個垂直貫穿觸點。
在一些實施例中，如圖3中所示，可以重複執行多個蝕刻裁剪過程以形成階梯結構240，階梯結構240包括位於交替介電層疊層201邊緣的一組階層。在一些實施例中，每個階層可以包括一個或多個介電層對。這樣，每個階層可以曝露一個第二介電層218的頂部表面的一部分。在一些實施例中，蝕刻裁剪過程可以包括一組重複的蝕刻裁剪過程，以形成階梯結構240，階梯結構240包括位於交替介電層疊層201的邊緣的一組階層。
具體地，為了形成每個階層，微影製程光阻(未示出)可以用作遮罩，以曝露交替介電層疊層201的頂部表面的一部分。為了形成第一階層，交替介電層疊層201的曝露的頂部表面的寬度可以是階層寬度。在一些實施例中，可以執行非等向性蝕刻過程，例如反應離子蝕刻(RIE)過程或其它合適的幹/濕蝕刻過程，以去除通過遮罩(即微影製程光阻)曝露的曝露層(例如，第二介電層218)。蝕刻過程可以在下一個較低層上停止(例如，第一介電層214)。遮罩(即微影製程光阻)中的圖案然後被轉移到已經被蝕刻的層(例如第二介電層218)。曝露的下一個較低層(例如，第一介電層214)然後可以通過停止在下一個較低層(例如，第二介電層218)上的另一蝕刻過程來進行去除。這樣，可以在交替介電層疊層201的前兩個頂層上創建第一階層。
接下來，遮罩(即微影製程光阻)可以通過去除交替介電層疊層201上面的遮罩部分(也稱為“裁剪”)來減小尺寸，例如通過等向性蝕刻過程，以曝露交替介電層疊層201的另一階層寬度。該方法可以通過使該結構經受兩個非等向性蝕刻過程來進行，包括去除兩個曝露層(例如，兩個第二介電層218)的曝露部分，並且隨後去除兩個曝露的下一個較低層(例如，第一介電層214)的曝露部分。這樣，第一階層可以降低到交替介電層疊層201的第三和第四頂層，並且第二階層可以在交替介電層疊層201的前兩個頂層上生成。
在一些實施例中，遮罩(即微影製程光阻)尺寸的連續減小和兩步蝕刻過程(也稱為蝕刻裁剪過程)可以重複，使得包括一組階層的階梯結構240可以形成在如圖3中所示的階梯和陣列區域120中。然後可以去除微影製程光阻。在一些實施例中，去除過程可以包括任何合適的蝕刻過程和清洗過程。
在一些實施例中，交替介電層蝕刻停止結構205可以與階梯結構240同時形成。例如，在形成前兩個階層期間，用於形成階梯結構240的遮罩也可以最初覆蓋該區域以形成交替介電層蝕刻停止結構205。這樣，最初被遮罩覆蓋的週邊區域110中的交替介電層疊層201可以總是具有比週邊區域110中的交替介電層疊層201的未覆蓋區域要高的兩個階層。因此，在形成階梯結構240的多次蝕刻裁剪過程之後，還可以形成如圖3中所示的包括兩個介電層對的交替介電層蝕刻停止結構205。
此外，如圖3中所示，絕緣層250可以形成在週邊區域110以及階梯和陣列區域120中，以覆蓋交替介電層蝕刻停止結構205和階梯結構240。在一些實施例中，可以執行沉積過程以形成絕緣層250，使得絕緣層250可以覆蓋第一基底101、交替介電層蝕刻停止結構205、階梯結構240和/或交替介電層疊層201的未蝕刻部分的曝露的表面。可以執行CMP製程來平坦化絕緣層250的頂部表面。
參考圖1B和圖4，操作S100還可以包括在階梯和陣列區域120中形成陣列元件220的步驟S108。在一些實施例中，陣列元件220可以是NAND快閃記憶體，其中記憶體單元以在第一基底101上面垂直延伸的NAND串230的陣列的形式提供。陣列元件220可以包括延伸通過多個導體層212和介電層214對的多個NAND串230。多個導體/介電層對在本文也被稱為“交替導體/介電層疊層”210。交替導體/介電層疊層210可以通過用多個導體層212來替換交替介電層疊層201和階梯結構240中的多個第二介電層218來形成，以形成字元線。因此，介電層對可以轉換成導體/介電層對。導體層212可以包括導體材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽(多晶矽)、摻雜矽、矽化物或其任意組合。
如圖4中所示，替換後，每層階梯結構240可以包括一個或多個導體/介電層對，每個導體/介電層對包括至少一個導體層212和至少一個第一介電層214。階梯結構240的每一層中的頂層可以是用於在垂直方向上互連的導體層212。在一些實施例中，階梯結構240的每兩個相鄰層在垂直方向上偏移標稱上相同的距離，在橫向方向上偏移標稱上相同的距離。對於階梯結構240的每兩個相鄰層，更靠近第一基底101的第一層(以及其中的導體層和介電層)可以比第二層(以及其中的導體層和介電層)橫向延伸得更遠，從而在第一層上形成用於在垂直方向上互連的“著陸區域”。
如圖3中所示，每個NAND串230可以包括延伸穿過交替導體/介電層疊層的溝道結構。溝道結構可以包括填充有半導體材料(例如，作為半導體溝道)和介電層材料(例如，作為儲存膜)的溝道孔。在一些實施例中，半導體溝道包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是包括隧道層、儲存層(也稱為“電荷捕獲/儲存層”)和阻隔層的複合層。每個NAND串230可以具有圓柱形狀(例如，柱狀)。根據一些實施例，半導體溝道、穿隧層、儲存層、阻隔層沿著從柱的中心朝向外表面的方向依次佈置。隧道層可以包括氧化矽、氮化矽或其任意組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任意組合。阻隔層可以包括氧化矽、氮化矽、高介電常數(高k)介電層或其任意組合。
在一些實施例中，NAND串230包括用於NAND串230的多個控制閘極(每個閘極都是字元線的一部分)。交替導體/介電層疊層210中的導體層212可以用作NAND串230的記憶體單元的控制閘極。導體層212可以包括用於多個NAND串230的多個控制閘極，並且可以橫向地延伸作為以階梯結構240結束的字元線。
如圖1B和圖5中所示，操作S100還可以包括在絕緣層250中形成多個垂直貫穿觸點310的步驟S110。如圖4中所示，多個垂直貫穿觸點310可以形成在絕緣層250中，並且可以包括與交替介電層蝕刻停止結構205相接觸的至少一個第一垂直觸點312、與陣列阱結構114相接觸的至少一個第二垂直觸點314以及與階梯結構240中的字元線相接觸的多個字元線觸點316。每個垂直貫穿觸點310可以包括填充有導體材料的開口(例如，通孔或溝槽)，導體材料包括但不限於鎢、鈷、銅、鋁、矽化物或其任意組合。多個垂直貫穿觸點310中的一些或全部垂直貫穿觸點可以在如下面詳細描述的單個觸點形成過程中同時形成。
在一些實施例中，每個垂直貫穿觸點310的一端(例如上端)彼此齊平，例如在絕緣層250的頂部表面上，垂直貫穿觸點310形成在絕緣層250的頂部表面上。每個垂直貫穿觸點310的另一端(例如下端)可以與相應的陣列晶圓結構相接觸。例如，第一垂直觸點312的下端可以與交替介電層蝕刻停止結構205相接觸，第二垂直觸點314的下端可以與陣列阱結構114相接觸，並且每個字元線觸點334的下端可以與階梯結構240的一層結構中的相應導體層206(字元線)相接觸。
應當理解的是，用於形成多個垂直貫穿觸點310的觸點形成過程可以包括多種過程，例如微影製程、蝕刻、薄膜沉積和CMP。例如，可以通過首先深蝕刻垂直開口(例如，通過濕蝕刻和/或幹蝕刻)，然後使用ALD、CVD、PVD、任何其它合適的過程或其任意組合用導體材料填充開口，來穿過絕緣層250形成垂直貫穿觸點310。用於填充垂直貫穿觸點310的導體材料可以包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其任意組合。在一些實施例中，也使用其它導體材料填充開口，以用作阻擋層、粘合層和/或晶種層。
在一些實施例中，包括第一垂直觸點312、第二垂直觸點314和字元線觸點316的多個垂直貫穿觸點310可以在同一觸點形成過程中同時形成。在一些實施例中，對於所有第一垂直觸點312、第二垂直觸點314和字元線觸點316，觸點形成過程中的每個過程只需要執行一次。例如，可以執行單次微影製程過程來圖案化用於第一垂直觸點312、第二垂直觸點314和字元線觸點316的所有開口的遮罩；可以執行單次蝕刻過程來蝕刻第一垂直觸點312、第二垂直觸點314和字元線觸點316的所有開口；可以執行單次沉積過程，以用相同的導體材料填充第一垂直觸點312、第二垂直觸點314和字元線觸點316的所有開口。
如圖1B和圖5中所示，操作S100還可以包括形成包括多個互連觸點323的至少一個接觸層320的步驟S112。接觸層320可以包括介電層325和互連觸點323，並且可以形成在絕緣層250上面。每個互連觸點323的上端可以在介電層325的頂部表面處彼此齊平，每個互連觸點323的下端可以在介電層325的底部表面處彼此齊平，並且可以與相應的垂直貫穿觸點310(例如，第一垂直觸點312、第二垂直觸點314或字元線觸點316)的上端相接觸。
介電層325可以通過一個或多個薄膜沉積過程形成，例如ALD、CVD、PVD、任何其它合適的過程或其任意組合。介電層325可以包括介電層材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。互連觸點323可以穿過介電層325形成，通過首先蝕刻垂直開口(例如，通過濕蝕刻和/或幹蝕刻)，然後使用ALD、CVD、PVD、任何其它合適的過程或其任意組合用導體材料填充開口。用於填充互連觸點323的導體材料可以包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其任意組合。在一些實施例中，使用其它導體材料填充開口，以用作阻擋層、粘合層和/或晶種層。
在一些實施例中，至少一個接觸層320可以包括多層，並且每個互連觸點323可以包括在多層中形成的多個子觸點。例如，如圖4中所示，多個子觸點可以包括一個或多個觸點、單層/多層通孔、導線、插頭、導電墊和/或由導電材料製成的任何其它合適的導電結構，所述導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其任意組合，並且可以在多個觸點形成過程中形成多個子觸點。例如，形成多個子觸點的製造過程可以包括在介電層325中形成一個或多個導電層和一個或多個接觸層。導電層和導體接觸層可以通過任何合適的已知後段製程(BEOL)方法形成。在一些實施例中，接觸層320中的所有互連觸點323可以在同一觸點形成過程中同時形成。
如圖1B和圖5中所示，操作S100還可以包括在至少一個接觸層320上形成陣列接合層330的步驟S114。陣列接合層330可以是後段製程(BEOL)互連層，包括嵌入介電層336中的一個或多個接合結構338。接合結構338可以包括但不限於觸點、單層/多層通孔、導線、插頭、導電墊和/或由導電材料製成的任何其它合適的導電結構，所述導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其任意組合。介電層336可以包括介電層材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。接合結構338的一個或多個部分可以曝露在陣列晶圓100上的陣列接合層330的頂部表面上。
在一些實施例中，形成陣列接合層330的製造過程包括形成介電層336，隨後形成多個接合結構338。一個或多個接合結構338可以分別與互連觸點323相接觸。介電層336可以包括一層或多層介電層材料，例如氧化矽、氮化矽、氮氧化矽或其任意組合。接合結構338可以包括但不限於觸點、單層/多層通孔、導線、插頭、導電墊和/或由導電材料製成的任何其它合適的導電結構，所述導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其任意組合。
在一些實施例中，形成接合結構338的製造過程包括在介電層336中形成開口，隨後用導電材料填充開口。介電層336中的開口可以通過ALD、CVD、PVD、任何其它合適的過程或其任意組合來填充導電材料。在一些實施例中，形成接合結構338的製造過程還包括在介電層中形成一個或多個導電層和一個或多個接觸層。導電層和導體接觸層可以通過任何合適的已知BEOL方法形成。
再次參考圖1，所述方法處理到操作S200，其中可以形成CMOS晶圓。如圖6中所示，CMOS晶圓400可以包括第二基底401、第二基底401上的週邊電路層410、CMOS元件層410上的至少一個接觸層420以及至少一個接觸層320上的CMOS接合層430。
如圖1C和圖6中所示，操作S200可以包括形成第二基底401和在第二基底401上形成週邊電路層410的步驟S202。在一些實施例中，第二基底401可以包括任何合適的半導體材料，該半導體材料可以包括矽(例如單晶矽、多晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絶緣(SOI)、鍺覆絶緣(GOI)或其任何合適的組合。第二基底510可以是單層基底或多層基底，例如單晶矽單層基底、多晶矽(多晶矽)單層基底、多晶矽和金屬多層基底等。在一些實施例中，第二基底401是薄化的基底(例如，半導體層)，其通過研磨、濕/幹蝕刻、化學機械研磨(CMP)或其任意組合來薄化。
形成在第二基底401上的週邊電路層410可以包括一個或多個週邊電路，該週邊電路包括用於促進3D記憶體元件操作的任何合適的數位、類比和/或混合信號週邊電路。例如，一個或多個週邊電路可以包括以下各項中的一項或多項：頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、鎖存器、感測放大器、驅動器、充電泵、電流或電壓基準、或電路的任何主動或被動元件(例如，電晶體、二極體、電阻器或電容器)。在如圖6所示的一些實施例中，一個或多個週邊電路可以包括使用互補金屬氧化物半導體（CMOS）技術形成的多個CMOS元件412。
如圖1C和圖6中所示，操作S200還可以包括形成包括多個互連觸點423的至少一個接觸層420的步驟S204。接觸層420可以包括介電層425和互連觸點423，並且可以形成在週邊電路層410上面。介電層425可以通過一個或多個薄膜沉積過程形成，例如ALD、CVD、PVD、任何其它合適的過程或其任意組合。介電層425可以包括介電層材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。互連觸點423可以穿過介電層425形成，通過首先蝕刻垂直開口(例如，通過濕蝕刻和/或幹蝕刻)，然後使用ALD、CVD、PVD、任何其它合適的過程或其任意組合用導體材料填充開口。用於填充互連觸點423的導體材料可以包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其任意組合。在一些實施例中，使用其它導體材料填充開口，以用作阻擋層、粘合層和/或晶種層。
在一些實施例中，至少一個接觸層420可以包括多層，並且每個互連觸點423可以包括在多層中形成的多個子觸點。例如，如圖6中所示，多個子觸點可以包括一個或多個觸點、單層/多層通孔、導線、插頭、導電墊和/或由導電材料製成的任何其它合適的導電結構，所述導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其任意組合，並且可以在多個觸點形成過程中形成多個子觸點。例如，形成多個子觸點的製造過程可以包括在介電層425中形成一個或多個導電層和一個或多個接觸層。導電層和導體接觸層可以通過任何合適的已知前段製程(FEOL)方法形成。在一些實施例中，接觸層420中的所有互連觸點423可以在同一觸點形成過程中同時形成。
如圖1C和圖6中所示，操作S200還可以包括在至少一個接觸層420上形成CMOS接合層430的步驟S206。CMOS接合層430可以是FOEL互連層，包括嵌入介電層436中的一個或多個接合結構438。接合結構438可以包括但不限於觸點、單層/多層通孔、導線、插頭、導電墊和/或由導電材料製成的任何其它合適的導電結構，所述導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其任意組合。介電層436可以包括介電層材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。接合結構438的一個或多個部分可以曝露在CMOS晶圓400上的CMOS接合層430的頂部表面上。
在一些實施例中，形成CMOS接合層430的製造過程包括形成介電層436，隨後形成多個接合結構438。一個或多個接合結構438可以分別與互連觸點423相接觸。介電層436可以包括一層或多層介電層材料，例如氧化矽、氮化矽、氮氧化矽或其任意組合。接合結構438可以包括但不限於觸點、單層/多層通孔、導線、插頭、導電墊和/或由導電材料製成的任何其它合適的導電結構，所述導電材料包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或其任意組合。
在一些實施例中，形成接合結構438的製造過程包括在介電層436中形成開口，隨後用導電材料填充開口。介電層436中的開口可以通過ALD、CVD、PVD、任何其它合適的過程或其任意組合來填充導電材料。在一些實施例中，形成接合結構438的製造過程還包括在介電層中形成一個或多個導電層和一個或多個接觸層。導電層和導體接觸層可以通過任何合適的已知FEOL方法形成。
再次參考圖1A，所述方法處理到操作S300，其中陣列晶圓和CMOS晶圓可以被接合。如圖1D和圖7中所示，操作S300可以包括步驟S302，其翻轉陣列晶圓100以面朝下面向CMOS晶圓400用於混合接合，以及步驟S304，其將陣列晶圓100的陣列接合層330接合到CMOS晶圓400的CMOS接合層430。
接合介面在陣列接合層330和CMOS接合層430之間。因此，接合介面包括兩個介電層之間的介面(例如，氮化矽層和氧化矽層之間的介面)和兩個導電層之間的介面(例如，兩個金屬層之間的介面)。在一些實施例中，陣列晶圓100中的一個或多個接合結構338和CMOS晶圓400中的一個或多個接合結構438可以在用於電連接的接合介面處相互接觸。
在一些實施例中，陣列晶圓100和CMOS晶圓400之間的混合接合可以包括任何合適的接合過程或其組合。例如，接合介面可以通過在接合介面兩邊的介電層和/或導電層之間的化學鍵形成。作為另一示例，接合介面可以通過接合介面兩邊的介電層和/或導電層之間的物理相互作用(例如，相互擴散)來形成。在一些實施例中，可以在接合過程之前從接合介面的兩邊對表面進行電漿處理或熱處理之後形成接合介面
再次參考圖1A，所述方法被處理到操作S400，其中可以形成至少一個貫穿基底觸點，以穿透第一基底和交替介電層蝕刻停止結構，從而與至少一個第一垂直觸點連接。
如圖1E中所示，操作S400可以包括薄化第一基底的步驟S402。在一些實施例中，第一基底101可以通過包括但不限於晶圓研磨、幹蝕刻、濕蝕刻、CMP、任何其它合適的過程或其任意組合的過程來薄化。
如圖1E和圖8中所示，操作S400可以包括形成穿透第一基底101的至少一個貫穿基底開口610的步驟S404。應當理解的是，至少一個貫穿基底開口610可以通過任何合適的微影製程過程形成。例如，可以在第一基底101上形成硬遮罩，並且可以執行深電漿蝕刻(例如，深反應離子蝕刻過程)以形成穿透整個基底101並且停止在交替介電層蝕刻停止結構205處的至少一個貫穿基底開口610。
注意的是，在電漿蝕刻過程中，適當氣體混合物的高能輝光放電(電漿)流(以脈衝形式)射向樣品。電漿源(也稱為“蝕刻物類”)可以是帶電的(離子)或中性的(原子和自由基)。在電漿蝕刻過程中，電漿從基底101和由電漿產生的反應物類之間的化學反應中產生揮發性蝕刻產物。還應當理解的是，在電漿蝕刻過程中，高能電漿流被交替介電層蝕刻停止結構205和陣列阱結構114阻隔，因此不能穿過至少一個第一垂直觸點312和/或至少一個第二垂直觸點314來影響CMOS晶圓400中的CMOS元件。因此，可以避免對CMOS晶圓400中的CMOS元件的潛在電漿導致損壞（PID）。
如圖1E和圖9中所示，操作S400還可以包括形成覆蓋第一基底101的隔離層730並且填充至少一個貫穿基底開口610的步驟S406。隔離層730可以包括介電層材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。
如圖1E和圖9中所示，操作S400還可以包括形成至少一個貫穿基底觸點740(在一些實施例中也稱為“貫穿矽觸點(TSC)”的步驟S408，貫穿基底觸點740穿透隔離層730和交替介電層蝕刻停止結構205，並且與至少一個第一垂直觸點312相接觸。應當理解的是，用於形成至少一個貫穿基底觸點740的接觸過程可以包括多個過程，例如微影製程、蝕刻、薄膜沉積和CMP。在一些實施例中，可以通過濕蝕刻和/或幹蝕刻穿過相應的基底貫穿610形成至少一個垂直貫穿開口，以穿透隔離層730和交替介電層蝕刻停止結構205的介電層材料。這樣，落在交替介電層蝕刻停止結構205上的至少一個第一垂直觸點312的端表面可以被至少一個垂直貫穿開口曝露。隨後的沉積過程可以通過使用ALD、CVD、PVD、任何其它合適的過程或其任意組合用導體材料填充至少一個垂直貫穿開口來形成至少一個貫穿基底觸點740。用於填充至少一個貫穿基底觸點740的導體材料可以包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其任意組合。在一些實施例中，也使用其它導體材料填充開口，以用作阻擋層、粘合層和/或晶種層。
如圖1E和圖10中所示，操作S400還可以包括形成至少一個陣列導電墊820的步驟S410，該陣列導電墊820與至少一個貫穿基底觸點740相接觸。應當理解的是，用於形成至少一個陣列導電墊820的接觸過程可以包括多個過程，例如微影製程、蝕刻、薄膜沉積和CMP。在一些實施例中，可以在隔離層730上形成硬遮罩層，並且可以通過使用硬遮罩層的濕蝕刻和/或幹蝕刻來在隔離層730中形成至少一個垂直貫穿開口。這樣，至少一個貫穿基底觸點740的端表面可以被至少一個垂直貫穿開口曝露。隨後的沉積過程可以通過使用ALD、CVD、PVD、任何其它合適的過程或其任意組合用導體材料填充至少一個垂直貫穿開口來形成至少一個陣列導電墊820。用於填充至少一個陣列導電墊820的導體材料可以包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其任意組合。在一些實施例中，也使用其它導體材料填充開口，以用作阻擋層、粘合層和/或晶種層。保護層810可以形成在隔離層730上，並且可以形成至少一個導電墊開口830以曝露至少一個陣列導電墊820。
通過使用第一基底背面上的至少一個陣列導電墊820，而不是第一基底的週邊區域，3D記憶體元件的週邊電路可以穿過3D記憶體元件的背面連接出去。因此，可以減小3D記憶體元件的尺寸，並且可以增加3D記憶體元件的積集度。此外，通過在形成垂直貫穿觸點期間使用交替介電層蝕刻停止結構和陣列阱結構來阻隔電漿，可以消除對CMOS元件造成電漿導致損壞（PID）的風險，從而增加CMOS元件。
因此，提供了一種3D記憶體元件及其製造方法。在一些實施例中，所述方法可以包括形成包括週邊區域以及階梯和陣列區域的陣列晶圓，包括：在週邊區域中的第一基底上形成交替介電層蝕刻停止結構，在階梯和陣列區域中的第一基底上形成陣列元件，以及形成位於週邊區域中並且與交替介電層蝕刻停止結構相接觸的至少一個第一垂直貫穿觸點。所述方法還可以包括：形成CMOS晶圓，接合陣列晶圓和CMOS晶圓，以及形成穿透第一基底和交替介電層蝕刻停止結構並且與至少一個第一垂直貫穿觸點相接觸的至少一個貫穿基底觸點。
在一些實施例中，形成陣列晶圓還包括：在週邊區域中形成第一基底中的陣列阱結構，以及形成與陣列阱結構相接觸的至少一個第二垂直貫穿觸點。
在一些實施例中，形成陣列晶圓還包括：在第一基底上形成交替介電層疊層；以及去除交替介電層疊層的一部分，以同時形成：在週邊區域中的交替介電層蝕刻停止結構、以及在階梯和陣列區域中的交替介電層疊層的至少一個橫向面上的階梯結構。
在一些實施例中，形成陣列元件包括：將階梯和陣列區域中的交替介電層疊層轉換成交替導體/介電層疊層，以及形成垂直穿透交替導體/介電層疊層的多個NAND串。
在一些實施例中，形成陣列晶圓還包括：形成覆蓋交替介電層蝕刻停止結構、陣列阱結構和陣列元件的絕緣層，以及形成位於階梯和陣列區域中並且與階梯結構中的字元線相接觸的至少一個字元線觸點，其中，所述至少一個第一垂直貫穿觸點、所述至少一個第二垂直貫穿觸點和所述至少一個字元線觸點通過同一觸點形成過程同時形成在絕緣層中。
在一些實施例中，形成陣列晶圓還包括：在絕緣層上形成包括多個第一互連觸點的至少一個第一接觸層，以及在至少一個第一接觸層上形成陣列接合層。
在一些實施例中，形成CMOS晶圓包括：在第二基底上形成週邊電路層，在週邊電路層上形成包括多個第二互連觸點的至少一個第二接觸層，以及在至少一個第二接觸層上形成CMOS接合層。
在一些實施例中，將陣列晶圓接合到CMOS晶圓包括：翻轉陣列晶圓以面朝下朝向CMOS晶圓，以及將陣列晶圓的陣列接合層接合到CMOS晶圓的CMOS接合層，以使得至少一個第一垂直貫穿觸點通過至少一個第一互連觸點和至少一個第二互連觸點來電連接到週邊電路層。
在一些實施例中，形成至少一個貫穿基底觸點包括：形成穿透第一基底的至少一個貫穿基底開口，形成覆蓋第一基底並且填充至少一個貫穿基底開口的隔離層，形成至少一個垂直貫穿開口，其穿透隔離層、至少一個貫穿基底開口和交替介電層蝕刻停止結構，並且曝露至少一個第一垂直貫穿觸點的至少一部分，以及在所述至少一個垂直貫穿開口中形成所述至少一個貫穿基底觸點，以使得所述至少一個貫穿基底觸點與所述至少一個第一垂直觸點相接觸。
在一些實施例中，形成至少一個貫穿基底開口包括：使用深電漿蝕刻在第一基底中形成至少一個貫穿基底開口，其中深電漿蝕刻期間的高能量電漿流被交替介電層蝕刻停止結構和陣列阱結構阻隔。
在一些實施例中，形成至少一個貫穿基底觸點還包括：形成至少一個陣列導電墊，該陣列導電墊與所述至少一個貫穿基底觸點相接觸，以及形成至少一個導電墊開口以曝露至少一個陣列導電墊。
所公開的三維(3D)記憶體元件包括陣列晶圓，該陣列晶圓包括週邊區域以及階梯和陣列區域，該陣列晶圓包括：第一基底、週邊區域中的第一基底上的交替介電層蝕刻停止結構、階梯和陣列區域中的第一基底上的陣列元件、週邊區域中的至少一個第一垂直貫穿觸點，以及穿透第一基底和交替介電層蝕刻停止結構並且與至少一個第一垂直貫穿觸點相接觸的至少一個貫穿基底觸點。所述3D記憶體元件還包括接合在陣列晶圓上的CMOS晶圓，包括週邊電路層，該週邊電路層通過至少一個第一垂直貫穿觸點來電連接到至少一個貫穿基底觸點。
在一些實施例中，陣列晶圓還包括：週邊區域中的第一基底中的陣列阱結構，以及與陣列阱結構相接觸的至少一個第二垂直貫穿觸點。
在一些實施例中，交替介電層蝕刻停止結構包括至少兩個介電層對，每個介電層對包括第一介電層和不同於第一介電層的第二介電層。
在一些實施例中，陣列元件包括: 第一基底上的交替導體/介電層疊層，垂直穿透交替導體/介電層疊層的多個NAND串，以及在交替導體/介電層疊層的至少一個橫向面上的階梯結構。
在一些實施例中，陣列晶圓還包括：覆蓋交替介電層蝕刻停止結構、陣列阱結構以及陣列元件的絕緣層，位於階梯和陣列區域中並且與階梯結構中的字元線相接觸的至少一個字元線觸點，其中所述至少一個第一垂直貫穿觸點、所述至少一個第二垂直貫穿觸點以及所述至少一個字元線觸點穿透絕緣層。
在一些實施例中，陣列晶圓還包括：至少一個第一接觸層，其包括覆蓋絕緣層的多個第一互連觸點；以及在至少一個第一接觸層和CMOS晶圓之間的陣列接合層。
在一些實施例中，所述CMOS晶圓包括：在第二基底上的週邊電路層，至少一個第二接觸層，其包括週邊電路層上的多個第二互連觸點，以及在至少一個第二接觸層和陣列接合層之間的CMOS接合層。
在一些實施例中，陣列晶圓還包括：覆蓋第一基底的隔離層，其中所述至少一個貫穿基底觸點穿透隔離層和交替介電層蝕刻停止結構，並且與所述至少一個第一垂直觸點相接觸。
在一些實施例中，陣列晶圓還包括：至少一個陣列導電墊，與所述至少一個貫穿基底觸點相接觸，其中所述至少一個陣列導電墊通過所述至少一個第一垂直貫穿觸點、所述至少一個第一互連觸點以及所述至少一個第二互連觸點來電連接到所述CMOS晶圓的週邊電路層。
根據本發明內容的描述、申請專利範圍和附圖，本領域技術人員可以理解本發明內容的其它方面。
特定實施例的前述描述將如此充分地揭示本發明內容的一般性質，以至於其它人可以通過應用本領域技術內的知識，容易地修改和/或適應這些特定實施例的各種應用，而無需過度的實驗，而不偏離本發明內容的一般概念。因此，基於本文給出的講解和指導，這種適應和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解的是，本文的術語或措辭是出於描述而非限制的目的，以使得本說明書的術語或措辭將由本領域技術人員根據講解和指導來解釋。
上面已經借助於說明特定功能及其關係的實現的功能構建框描述了本發明內容的實施例。為了描述的方便，本文任意定義了這些功能構建框的邊界。只要適當地執行指定的功能及其關係，就可以定義替代邊界。
概述和摘要部分可以闡述發明人所設想的本發明內容的一個或多個但不是所有示例性實施例，因此，並不旨在以任何方式限制本發明內容和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據以下申請專利範圍及其等同物來定義。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:陣列晶圓 101:第一基底 110:週邊區域 114:陣列阱結構 116:n阱區 118:p阱區 120:階梯和陣列區域 201:交替介電層疊層 205:交替介電層蝕刻停止結構 206:導體層 210:交替導體/介電層疊層 212:導體層 214:第一介電層/氧化層 218:第二介電層/氮化層 220:陣列元件 230:NAND串 240:階梯結構 250:絕緣層 300:週邊區域 310:垂直貫穿觸點 312:第一垂直觸點 314:第二垂直觸點 316:字元線觸點 320:接觸層 323:互連觸點 325:介電層 330:陣列接合層 334:字元線觸點 336:介電層 338:接合結構 400:CMOS晶圓 401:第二基底 410:週邊電路層 412:CMOS元件 420:接觸層 423:互連觸點 425:介電層 430:CMOS接合層 436:介電層 438:接合結構 510:第二基底 600:交替介電層疊層 610:貫穿基底開口 730:隔離層 740:貫穿基底觸點/貫穿矽觸點 810:保護層 820:陣列導電墊 830:導電墊開口 S100:操作 S102:步驟 S104:步驟 S106:步驟 S108:步驟 S112:步驟 S114:步驟 S200:操作 S204:步驟 S206:步驟 S300:操作 S302:步驟 S304:步驟 S400:操作 S402:步驟 S404:步驟 S406:步驟 S408:步驟 S410:步驟
結合本文並且形成說明書一部分的附圖示出了本發明內容的實施例，並且與描述一起進一步用於解釋本發明內容的原理，並且使相關領域的技術人員能夠製作和使用本發明內容。 圖1A-圖1E示出了根據本發明內容的一些實施例的用於形成3D記憶體元件的示例性方法的流程圖；以及 圖2-圖10示出了根據本發明內容的一些實施例的在圖1所示方法的特定製造階段的示例性3D記憶體元件的示意性截面圖。 將參考附圖描述本發明內容的實施例。
101:第一基底
114:陣列阱結構
205:交替介電層蝕刻停止結構
312:第一垂直觸點
314:第二垂直觸點
730:隔離層
740:貫穿基底觸點/貫穿矽觸點
810:保護層
820:陣列導電墊
830:導電墊開口

Claims (20)

  1. 一種用於形成三維(3D)記憶體元件的方法，包括： 形成包括週邊區域以及階梯和陣列區域的陣列晶圓，包括： 在所述週邊區域中的第一基底上形成交替介電層蝕刻停止結構，在所述階梯和陣列區域中的所述第一基底上形成陣列元件，以及形成至少一個第一垂直貫穿觸點，其位於所述週邊區域中並且與所述交替介電層蝕刻停止結構相接觸； 形成CMOS晶圓； 接合所述陣列晶圓和所述CMOS晶圓；以及 形成穿透所述第一基底和所述交替介電層蝕刻停止結構並且與所述至少一個第一垂直貫穿觸點相接觸的至少一個貫穿基底觸點。
  2. 根據申請專利範圍第1項所述的方法，其中形成所述陣列晶圓還包括： 在所述週邊區域中的所述第一基底中形成陣列阱結構；以及 形成與所述陣列阱結構相接觸的至少一個第二垂直貫穿觸點。
  3. 根據申請專利範圍第2項所述的方法，其中形成所述陣列晶圓還包括： 在所述第一基底上形成交替介電層疊層；以及 去除所述交替介電層疊層的一部分，以同時形成在所述週邊區域中的所述交替介電層蝕刻停止結構、以及在所述階梯和陣列區域中的所述交替介電層疊層的至少一個橫向面上的階梯結構。
  4. 根據申請專利範圍第3項所述的方法，其中形成所述陣列元件包括： 將所述階梯和陣列區域中的所述交替介電層疊層轉換成交替導體/介電層疊層；以及 形成垂直穿透所述交替導體/介電層疊層的多個NAND串。
  5. 根據申請專利範圍第3項所述的方法，其中形成所述陣列晶圓還包括： 形成覆蓋所述交替介電層蝕刻停止結構、所述陣列阱結構以及所述陣列元件的絕緣層；以及 形成至少一個字元線觸點，其位於所述階梯和陣列區域中並且與所述階梯結構中的字元線相接觸； 其中，所述至少一個第一垂直貫穿觸點、所述至少一個第二垂直貫穿觸點以及所述至少一個字元線觸點通過同一觸點形成過程同時形成在所述絕緣層中。
  6. 根據申請專利範圍第4項所述的方法，其中形成所述陣列晶圓還包括： 在所述絕緣層上形成包括多個第一互連觸點的至少一個第一接觸層；以及 在所述至少一個第一接觸層上形成陣列接合層。
  7. 根據申請專利範圍第6項所述的方法，其中，形成所述CMOS晶圓包括： 在第二基底上形成週邊電路層； 在所述週邊電路層上形成包括多個第二互連觸點的至少一個第二接觸層；以及 在所述至少一個第二接觸層上形成CMOS接合層。
  8. 根據申請專利範圍第7項所述的方法，其中將所述陣列晶圓接合到所述CMOS晶圓包括： 翻轉所述陣列晶圓以面朝下朝向所述CMOS晶圓；以及 將所述陣列晶圓的所述陣列接合層接合到所述CMOS晶圓的所述CMOS接合層，以使得所述至少一個第一垂直貫穿觸點通過至少一個第一互連觸點和至少一個第二互連觸點來電連接到所述週邊電路層。
  9. 根據申請專利範圍第8項所述的方法，其中形成所述至少一個貫穿基底觸點包括： 形成穿透所述第一基底的至少一個貫穿基底開口； 形成覆蓋所述第一基底並且填充所述至少一個貫穿基底開口的隔離層； 形成至少一個垂直貫穿開口，其穿透所述隔離層、所述至少一個貫穿基底開口以及所述交替介電層蝕刻停止結構，並且曝露所述至少一個第一垂直貫穿觸點的至少一部分；以及 在所述至少一個垂直貫穿開口中形成所述至少一個貫穿基底觸點，以使得所述至少一個貫穿基底觸點與所述至少一個第一垂直觸點相接觸。
  10. 根據申請專利範圍第9項所述的方法，其中形成至少一個貫穿基底開口包括： 使用深電漿蝕刻在所述第一基底中形成所述至少一個貫穿基底開口； 其中，在所述深電漿蝕刻期間的高能電漿體流被所述交替介電層蝕刻停止結構和所述陣列阱結構阻隔。
  11. 根據申請專利範圍第10項所述的方法，其中形成所述至少一個貫穿基底觸點還包括： 形成至少一個陣列導電墊，所述至少一個陣列導電墊與所述至少一個貫穿基底觸點相接觸；以及 形成至少一個導電墊開口以曝露所述至少一個陣列導電墊。
  12. 一種三維(3D)記憶體元件，其包括： 一種包括週邊區域以及階梯和陣列區域的陣列晶圓，其包括： 第一基底，在所述週邊區域中的第一基底上的交替介電層蝕刻停止結構，在所述階梯和陣列區域中的所述第一基底上的陣列元件，所述週邊區域中的至少一個第一垂直貫穿觸點；以及 穿透所述第一基底和所述交替介電層蝕刻停止結構並且與所述至少一個第一垂直貫穿觸點相接觸的至少一個貫穿基底觸點；以及 接合在所述陣列晶圓上的CMOS晶圓，其包括通過所述至少一個第一垂直貫穿觸點來電連接到所述至少一個貫穿基底觸點的週邊電路層。
  13. 根據申請專利範圍第12項所述的3D記憶體元件，其中所述陣列晶圓還包括： 所述週邊區域中的所述第一基底中的陣列阱結構；以及 與所述陣列阱結構相接觸的至少一個第二垂直貫穿觸點。
  14. 根據申請專利範圍第13項所述的3D記憶體元件，其中，所述交替介電層蝕刻停止結構包括： 至少兩個介電層對，每個介電層對包括第一介電層和不同於所述第一介電層的第二介電層。
  15. 根據申請專利範圍第13項所述的3D記憶體元件，其中所述陣列元件包括： 所述第一基底上的交替導體/介電層疊層； 垂直穿透所述交替導體/介電層疊層的多個NAND串；以及 所述交替導體/介電層疊層的至少一個橫向面上的階梯結構。
  16. 根據申請專利範圍第15項所述的3D記憶體元件，其中所述陣列晶圓還包括： 覆蓋所述交替介電層蝕刻停止結構、所述陣列阱結構以及所述陣列元件的絕緣層； 位於所述階梯和陣列區域中並且與所述階梯結構中的字元線相接觸的至少一個字元線觸點； 其中，所述至少一個第一垂直貫穿觸點、所述至少一個第二垂直貫穿觸點以及所述至少一個字元線觸點穿透所述絕緣層。
  17. 根據申請專利範圍第16項所述的3D記憶體元件，其中所述陣列晶圓還包括： 至少一個第一接觸層，其包括覆蓋所述絕緣層的多個第一互連觸點；以及 在所述至少一個第一接觸層和所述CMOS晶圓之間的陣列接合層。
  18. 根據申請專利範圍第17項所述的3D記憶體元件，其中，所述CMOS晶圓包括： 第二基底上的週邊電路層； 至少一個第二接觸層，其包括所述週邊電路層上的多個第二互連觸點；以及 在所述至少一個第二接觸層和所述陣列接合層之間的CMOS接合層。
  19. 根據申請專利範圍第18項所述的3D記憶體元件，其中所述陣列晶圓還包括： 覆蓋所述第一基底的隔離層； 其中，所述至少一個貫穿基底觸點穿透所述隔離層和所述交替介電層蝕刻停止結構，並且與所述至少一個第一垂直觸點相接觸。
  20. 根據申請專利範圍第19項所述的3D記憶體元件，其中所述陣列晶圓還包括： 至少一個陣列導電墊，其與所述至少一個貫穿基底觸點相接觸； 其中，所述至少一個陣列導電墊通過所述至少一個第一垂直貫穿觸點、所述至少一個第一互連觸點以及所述至少一個第二互連觸點來電連接到所述CMOS晶圓的週邊電路層。
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