KR102608123B1 - 3차원 메모리 장치를 위한 스루 어레이 접촉(ｔａｃ) - Google Patents

3차원 메모리 장치를 위한 스루 어레이 접촉(ｔａｃ) Download PDF

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?컹? 쑨
엔보 왕
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Abstract

3차원(3D) 메모리 장치의 상호 접속 구조체의 실시예 및 상호 접속 구조체를 형성하는 방법이 개시된다. 일 예에서, 3D NAND 메모리 장치는 반도체 기판, 반도체 기판 상에 배치된 교번 층 스택, 및 기판의 분리 영역 상에서 교번 층 스택을 관통해서 수직으로 연장하는 유전체 구조를 포함한다. 또한, 교번 층 스택은 유전체 구조의 측벽 표면에 접하고 유전체 구조체는 유전체 재료로 형성된다. 3D 메모리 장치는 유전체 구조체 및 격리 영역을 관통해서 수직으로 연장하는 하나 이상의 관통 어레이 접촉부, 및 교대 층 스택을 관통해서 수직으로 연장하는 하나 이상의 채널 구조를 추가로 포함한다.

Description

3차원 메모리 장치를 위한 스루 어레이 접촉(ＴＡＣ)
본 개시는 일반적으로 반도체 기술 분야에 관한 것이며, 더 구체적으로 3차원(3D) 메모리 장치의 채널 홀 플러그 구조체 및 그 형성 방법에 관한 것이다.
평면 메모리 셀은 회로 설계, 제조 통합 및 제조 공정의 개선을 통해 한 세대에서 다음 세대로 지속적으로 축소되었다. 그러나 메모리 셀의 피처 크기가 지속적으로 축소됨에 따라 평면 메모리 셀의 밀도가 증가한다. 결과적으로 제조 기술은 어렵고 비용이 많이 들 수 있다.
3차원(3D) 메모리 아키텍처(예를 들어, 서로 위에 스택 평면 메모리 셀)는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 장치를 포함한다.
3D 메모리 및 그 제조 방법에 대한 실시예를 여기서 개시한다.
본 개시의 일부 실시예들에 따르면, 3D NAND 메모리 장치는 계단 구조체를 가지는 교번 층 스택 및 교번 층 스택에 의해 둘러싸인 하나 이상의 유전체 구조체를 포함한다. 교번 층 스택은 교번 전도체 및 유전체 층의 스택을 포함할 수 있고, 유전체 구조체는 단일 유전체 층을 포함할 수 있다. 메모리 장치는 교번 전도체/유전체 스택을 관통해서 수직으로 연장하는 다중 수직 구조체 및 유전체 구조체를 관통해서 수직으로 연장하는 다중 수직 구조체를 더 포함한다. 제한이 아닌 예로서, 교번 전도체/유전체 스택을 관통해서 수직으로 연장하는 수직 구조체는 "채널" 구조체 및 "슬릿" 구조체를 포함할 수 있다. 유전체 구조체를 관통해서 수직으로 연장하는 수직 구조체는 여기서 "스루 어레이 접촉부"("TAC" 구조체 또는 "TACs")로 지칭되는 스루 어레이 접촉부 구조체를 포함할 수 있다.
3D NAND 메모리 장치의 추가 요소는 각각의 채널 구조체 상에 배치된 에칭 정지 층 및 복수의 제1 접촉부를 가지는 제1 접촉 층을 포함할 수 있다. 예를 들어, 각각의 제1 접촉부는 계단 구조체의 각각의 교번 전도체/유전체 스택, 채널 구조체의 각각의 에칭 정지 층, 및 각각의 슬릿 구조체로부터 각각의 전도체 층에 물리적으로 연결되도록 형성될 수 있다.
일부 실시예에서, 에칭 정지 층은 폴리실리콘(예를 들어, 다결정 실리콘 또는 "폴리"), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 또는 이들의 조합을 포함한다. 또한, 복수의 전도체/유전체 층 쌍 각각은 금속 및 실리콘 산화물(SiO2) 층을 포함할 수 있다. 전술한 자료는 예시적인 것이며 제한하지 않는다. 따라서 다른 적절한 재료를 사용할 수 있다.
일부 실시예에서, 메모리 장치는 교번 전도체/유전체 스택을 관통해서 수직으로 연장하는 더미(예를 들어, 전기적으로 비 기능적) 채널 구조체를 포함한다.
일부 실시예에서, 메모리 장치는 제1 접촉 층 위의 제2 접촉 층 및 제2 접촉 층 위의 제3 접촉 층을 포함한다. 제2 접촉 층 및 제3 접촉 층은 각각의 제2 접촉부 및 제3 접촉부를 포함한다. 각각의 제2 접촉부 및 제1 접촉부를 통해 제3 접촉 층의 일부 접촉부는 계단 구조체의 교번 전도체/유전체 스택으로부터의 전도체 층과 채널 및 슬릿 구조체에 전기적으로 연결된다. 일부 실시예에서, 제1, 제2 및 제3 접촉 층은 3D NAND 메모리 장치를 위한 상호 접속 네트워크를 형성한다. 상호 접속 네트워크는 3D NAND 메모리 장치의 다양한 구성 요소 간에 전기 신호를 전송하는 데 사용할 수 있다.
본 개시의 일부 실시예들에 따르면, 3D NAND 메모리 장치를 형성하는 방법이 여기에 개시된다. 예를 들어, 교번 유전체 스택이 기판 위에 형성될 수 있다. 교번 유전체 스택은 복수의 유전체 층 쌍을 포함할 수 있으며, 여기서 각각의 쌍은 제1 유전체 층 및 제1 유전체 층과 상이한 제2 유전체 층을 포함한다. 제1 계단 구조체는 연속적으로 교번 유전체 스택에 형성될 수 있다. 이어서 채널 구조체 및 유전체 구조체 - 각각은 교번 유전체 스택을 관통해서 수직으로 연장한다 - 가 형성된다.
일부 실시예에서, 유전체 구조체의 유전체 재료는 교번 유전체 스택에서 제2 유전체 층의 재료와 동일할 수 있다. 희생 에칭 정지 층은 각각의 채널 구조체 상에 배치될 수 있다. 교번 유전체 스택을 관통해서 연장하는 슬릿 개구가 후속으로 형성되고, 교번 유전체 스택의 제1 유전체 층은 복수의 전도체/유전체 층 쌍을 형성하기 위해 슬릿 개구를 통해 전도체 층으로 대체된다. 슬릿 개구는 전도체 재료로 채워집니다. 또한, 제1 계단 구조체에서 교번 전도체/유전체 스택으로부터의 각각의 제1 전도체 층이 제1 접촉부에 연결되도록 복수의 제1 접촉부를 가지는 제1 접촉 층이 형성될 수 있다. 추가로, 각각의 채널 및 슬릿 구조체는 또한 제1 접촉 층의 각각의 제1 접촉부에 연결될 수 있다. 일부 실시예에서, 그리고 제1 접촉 층의 형성 전에, 각각의 채널 구조체 위의 희생 에칭 정지 층은 "영구적인" 에칭 정지 층으로 대체될 수 있다.
일부 실시예에서, TAC 개구는 유전체 구조체를 관통해서 에칭되고 이어서 금속으로 충전되어 유전체 구조체 및 기판의 일부를 관통해서 연장하는 각각의 TAC 구조체를 형성한다. 일부 실시예에서, TAC 구조체는 제1 접촉 층의 일부이다. 다시 말해, TAC 구조체는 제1 접촉 층과 동시에 형성될 수 있다.
일부 실시예에서, 복수의 제2 접촉부를 가지는 제2 접촉 층이 제1 접촉 층 위에 형성될 수 있다. 제2 접촉부는 제1 접촉 층의 각각의 제1 접촉부에 연결될 수 있다.
일부 실시예에서, 복수의 제3 접촉부를 가지는 제3 접촉 층이 제2 접촉 층 위에 형성될 수 있다. 제3 접촉 층은 각각의 제2 및 제1 접촉 층을 통해, 제1 계단 구조체, 채널 구조체 및 슬릿 구조체에서 교번 전도체/유전체 스택의 제1 전도체 층을 포함하는 메모리 장치의 다양한 구성 요소에 전기적으로 연결될 수 있다.
일부 실시예에서, 슬릿 구조체를 형성하기 전에, 도핑된 영역이 기판에 형성될 수 있다. 슬릿 구조체는 도핑된 영역과 접촉할 수 있다.
일부 실시예에서, 영구 에칭 정지 층은 폴리실리콘, 티타늄, 티타늄 질화물 및 텅스텐 중 하나 이상을 포함한다. 유전체 구조체는 실리콘 산화물을 포함할 수 있다. 복수의 유전체 층 쌍 각각은 실리콘 산화물 층 및 실리콘 질화물 층을 포함할 수 있다. 복수의 전도체/유전체 층 쌍 각각은 금속 층 및 실리콘 산화물 층을 포함할 수 있다.
본 발명의 다양한 실시예의 구조 및 작동뿐만 아니라 본 발명의 추가 특징 및 이점은 첨부된 도면을 참조하여 아래에서 상세하게 설명된다. 본 발명은 여기에 설명된 특정 실시예로 제한되지 않는다는 점에 유의한다. 이러한 실시예는 단지 예시 목적으로 여기에 제시된다. 추가 실시예는 본 명세서에 포함된 교시에 기초하여 관련 기술(들)의 숙련자에게 명백할 것이다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부된 도면은 본 개시의 실시예를 예시하고, 설명과 함께, 본 개시의 원리를 설명하고 관련 기술 분야의 통상의 기술자가 본 개시를 만들고 사용할 수 있게 한다.
도 1a-1c는 본 개시의 일부 실시예에 따른 평면도에서 3D 메모리 장치의 다양한 영역을 도시한다.
도 2는 본 개시의 일부 실시예에 따른 3D 메모리 장치의 단면을 도시한다.
도 3은 본 개시의 일부 실시예에 따른 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도이다.
도 4-13은 본 개시의 일부 실시예에 따른 3D 메모리 장치를 형성하기 위한 예시적인 제조 공정을 도시한다.
본 개시의 특징 및 이점은 도면과 관련하여 취해질 때 아래에 설명된 상세한 설명으로부터 더욱 명백해질 것이며, 도면에서 유사한 참조 문자는 전체에 걸쳐 대응하는 요소를 식별한다. 도면에서, 유사한 참조 번호는 일반적으로 동일한, 기능적으로 유사한 및/또는 구조적으로 유사한 요소를 나타낸다. 또한 일반적으로 참조 번호의 맨 왼쪽 숫자는 참조 번호가 처음 나타나는 도면을 식별한다. 달리 표시되지 않는 한, 본 명세서 전체에 제공된 도면은 축척 도면으로 해석되어서는 안 된다.
특정 구성 및 배열이 논의되었지만 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시 내용이 또한 다양한 다른 애플리케이션에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특별한 특징, 구조, 특성 포함할 수 있으나 모든 실시예가 특별한 특징, 구조체 또는 특성을 반드시 포함하지 않을 수 있다는 것에 유의한다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특별한 특징, 구조체 또는 특성이 실시예와 관련하여 서술될 때, 명시적으로 기술되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조체 또는 특성에 영향을 미치는 것은 당업자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 용어 "하나 이상"은 적어도 부분적으로 문맥에 의존하여 임의의 특징, 구조체 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나 특징, 구조체 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "a", "an" 또는 "the"와 같은 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다.
본 개시에서 "위에(on)", "위에(above)" 및 "위에(over)"의 의미는 "위에"가 어떤 것의 "직접적으로 위에"를 의미할 뿐만 아니라 중간 피처 또는 층이 그 사이에 있는 어떤 것의 "위(on)"의 의미를 포함하며, "위(above)" 또는 "위(over)"가 어떤 것의 "위(above)" 또는 "위(over)"의 의미를 의미할 뿐만 아니라 중간 피처 또는 층이 그 사이에 없는 것(즉, 직접적으로 어떤 것 위에) 어떤 것의 "위(above)" 또는 "위(over)"의 의미도 포함할 수 있다는 것을 쉽게 이해할 수 있어야 한다.
또한, "아래(beneath)", "아래(below)", "아래(lower)", "위(above)", "위(upper)"등과 같은 공간적으로 상대적인 용어는 설명을 쉽게 하기 위해 도면에 나타난 바와 같이 하나의 요소 또는 특징과 다른 요소(들) 또는 기능(들)의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 다른 방향으로 (90도 회전하거나 다른 방향으로) 배향될 수 있으며, 여기에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 마찬가지로 해석될 수 있다.
여기서 사용되는 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체를 패턴화할 수 있다. 기판 위에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반도체 물질을 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비전도성 물질로 만들어질 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "층"은 두께를 가지는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조의 전체에 걸쳐 연장될 수 있거나 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 가지는 균질 또는 불균일 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면 사이 또는 그 사이에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 연장할 수 있다. 기판은 층일 수 있고, 여기서 하나 이상의 층을 포함할 수 있으며, 및/또는 그 위에(thereupon), 그 위에(thereabove), 및/또는 그 아래(therebelow)에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호 접속 층은 하나 이상의 전도체 및 접촉 층(접촉, 상호 접속 라인 및/또는 비아가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "명목/명목적으로(nominal/nominally)"는 원하는 값보다 높거나 낮은 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된 구성 요소 또는 공정 작업에 대한 특성 또는 매개 변수의 원하는 값 또는 목표 값을 의미한다. 값의 범위는 제조 공정 또는 공차의 약간의 차이로 인해 발생할 수 있다. 본 명세서에서 사용되는 용어 "약(about)"은 해당 반도체 장치와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어 값의 10-30%(예를 들어, ±10%, ±20% 또는 ±30%의 값) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 장치"라는 용어는 측면 배향 기판(laterally-oriented substrate) 상에 수직-배향된(vertically-oriented) 메모리 셀 트랜지스터 스트링(여기서는 NAND 스트링과 같은 "메모리 스트링"이라고 함)을 가지는 반도체 소자를 지칭하여 메모리 스트링은 기판에 대해 수직 방향으로 연장한다. 본 명세서에서 사용되는 바와 같이, 용어 "수직/수직으로"는 기판의 측면에 명목상 수직을 의미한다.
본 개시에 따른 다양한 실시예는 메모리 어레이(본 명세서에서 "어레이 장치"라고도 함)를 위한 상호 접속 구조체를 가지는 3D 메모리 장치를 제공한다. 상호 접속 구조체는 다양한 메모리 어레이 구조체(예를 들어, NAND 스트링, 게이트 라인 슬릿, 워드 라인 등)에 대한 접촉이 제한된 수의 단계(예를 들어, 단일 단계 또는 두 단계)로 제조되도록 하여 공정 복잡성 및 제조 비용을 감소시킨다. 일부 실시예에서, 본 명세서에 개시된 상호 접속 구조체는 상부 상호 접속 층에 비트 라인을 포함하며, 이는 어레이 장치 및 주변 장치가 상이한 기판 상에 형성되고 이어서 "대면(face-to-face)" 구성에서 하이브리드 본딩에 의해 결합되는 3D 메모리 아키텍처에 적합하다.
더욱이, 본 명세서에 개시된 상호 접속 구조체는 스택형 어레이 장치와 (예를 들어, 전력 버스 및 금속 라우팅을 위한) 주변 장치 사이에 수직 상호 접속을 제공하기 위한 TAC 구조체를 포함할 수 있으며, 이에 따라 금속 레벨을 줄이고 다이 크기를 축소할 수 있다. 일부 실시예에서, 상호 접속 구조체의 일부로서 TAC 구조체는 "단일-재료" 유전체 구조체(예를 들어, 교번 유전체 층의 스택과 반대되는 단일 유전체로 만들어진 유전체 구조체) 내에 형성된다. 일부 실시예에 따르면, 단일 재료 유전체 구조체에서 TAC 구조체를 형성하는 것은 에칭 성능 및 비용 측면에서 교번 유전체 층의 스택에서 TAC 구조체를 형성하는 것에 비해 유리하다.
일부 실시예에 따르면, 도 1a-1c는 BL 및 WL로 표시된 각각의 축에 의해 표시된 비트 라인(BL) 및 워드 라인(WL) 방향을 따른 3D 메모리 장치의 다양한 예시적인 영역의 평면도이다. 예를 들어, 도 1a는 3D 메모리 장치의 예시적인 WL TAC 영역(102)의 평면도이다. TAC 영역(102)은 NAND 스트링 영역(110), TAC 영역(120) 및 TSG(Top Selective Gate) 계단 영역(130)을 포함한다. NAND 스트링 영역(110)은 각각 복수의 스택 메모리 셀을 포함하는 NAND 스트링(112)의 어레이를 포함할 수 있다. TSG 계단 영역(130)은 NAND 스트링 영역(110)의 측면에 배치되고 평면도에서 TAC 영역(120)에 인접하게 배치될 수 있다. TSG 계단 영역(130)은 2개 이상의 레벨을 가지는 계단 구조체 상에 형성된 TSG 접촉부(132)의 어레이를 포함할 수 있다. TSG 접촉부(132)는 도 1a에 도시되지 않은 상호 접속 접촉부의 네트워크를 통해 NAND 스트링 영역(110)의 NAND 스트링(112)의 상부 선택적 게이트에 전기적으로 접속될 수 있다.
일부 실시예에서, TAC 영역(120)은 3D 메모리 장치의 WL 방향으로 2개의 TSG 계단 영역(130) 사이에 있다. TAC 영역(120)은 단일 재료 유전체 구조체(124)에 의해 정의될 수 있다. 다중 TAC 구조체(126)는 유전체 구조체(124)의 TAC 영역(120) 내에 형성될 수 있다. 일부 실시예에서, 더미(예를 들어, 전기적으로 기능하지 않는) 채널 구조체(122)는 외부에 형성된다. TAC 영역(120)은 메모리 어레이 구조에 기계적 지원을 제공한다. 제한이 아닌 예로서, 더미 채널 구조체(122)는 TAC 영역(120) 외부의 임의의 영역, 예를 들어 TSG 계단 영역(130)에 인접한 NAND 스트링 영역(110)의 에지를 따라 형성될 수 있다. 도 1a에 도시된 바와 같이, WL TAC 영역(102)은 또한 각각이 WL 방향으로 연장하는 복수의 슬릿 구조체(114)를 포함할 수 있다. 적어도 일부 슬릿 구조체(114)는 NAND 스트링 영역(110)에서 NAND 스트링(112)의 어레이에 대한 공통 소스 접촉부로서 기능할 수 있다. 일부 실시예에 따르면, 슬릿 구조체(114)는 3D 메모리 장치를 다수의 메모리 블록으로 분할할 수 있다.
도 1b는 NAND 스트링 영역(110) 및 TAC 영역(120)을 포함하는 3D 메모리 장치의 예시적인 비트 라인(BL) TAC 영역(104)의 평면도이다. NAND 스트링 영역(110)은 복수의 스택 메모리 셀을 각각 포함하는 NAND 스트링(112)의 어레이를 포함할 수 있다. 일부 실시예에서, TAC 영역(120)은 3D 메모리 장치의 비트 라인 방향으로 2개의 NAND 스트링 영역(110) 사이에 배치된다(도 1a-1c에서 "BL"로 표시됨). TAC 영역(120)은 단일 재료 유전체 구조체(124)에 의해 정의될 수 있다. 하나 이상의 TAC 구조체(126)가 도 1b에 도시된 바와 같이 유전체 구조체(124) 내의 TAC 영역(120)에 형성될 수 있다. 또한, BL TAC 영역(104)은 또한 각각이 WL 방향으로 연장하는 슬릿 구조체(114)를 포함할 수 있다. 적어도 일부 슬릿 구조체(114)는 NAND 스트링 영역(110)에서 NAND 스트링(112)의 어레이에 대한 공통 소스 접촉부로서 기능할 수 있다. 슬릿 구조체(114)는 또한 3D 메모리 장치를 다수의 메모리 블록으로 분할할 수 있다. 일부 실시예에서, 더미 (예를 들어, 전기적으로 기능하지 않는) 채널 구조체(122)는 NAND 스트링 영역(110)의 일부에, 예를 들어 비트 라인 방향으로 TAC 영역(120)에 인접한 메모리 영역에 형성된다.
도 1c는 NAND 스트링 영역(110), 계단 영역(140) 및 TAC 영역(120)을 포함하는 3D 메모리 장치의 예시적인 계단 TAC 영역(106)의 평면도이다. NAND 스트링 영역(110)은 복수의 스택 메모리 셀을 각각 포함하는 NAND 스트링(112)의 어레이를 포함할 수 있다. 계단 영역(140)은 계단 구조체 및 계단 구조체 상에 형성된 WL 접촉부(142)의 어레이를 포함할 수 있다. 일부 실시예에서, TAC 영역(120)은 계단 영역(140)에 형성될 수 있다. TAC 영역(120)은 단일 재료 유전체 구조체(124)에 의해 정의된다. 다중 TAC 구조체(126)는 단일 재료 유전체 구조체(124)의 TAC 영역(120) 내에 형성될 수 있다. 도 1c에 도시된 바와 같이, 계단 TAC 영역(106)은 또한 각각 WL 방향으로 연장하는 슬릿 구조체(114)를 포함할 수 있다. 적어도 일부 슬릿 구조체(114)는 NAND 스트링 영역(110)에서 NAND 스트링(112)의 어레이에 대한 공통 소스 접촉부로서 기능할 수 있다. 슬릿 구조체(114)는 또한 메모리 장치를 다수의 메모리 블록으로 분할할 수 있다. 일부 실시예에서, 더미 (예를 들어, 전기적으로 기능하지 않는) 채널 구조체는 TAC 영역(120) 외부의 계단 영역(140)(도 1c에 도시되지 않음)에 형성된다.
도 2는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치(200)의 단면도이다. 3D 메모리 장치(200)는 기판(202)을 포함할 수 있다. 기판(202)은 단결정 실리콘(Si) 또는 단체 반도체(elementary semiconductor), 예를 들어 (i) 게르마늄(Ge); (ii) 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비화물(InAs) 및/또는 인듐 안티몬화물(InSb)을 포함하는 화합물 반도체; (iii) 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 인화물(GaInP) 및/또는 갈륨 인듐 비화물 인화물(GaInAsP)을 포함하는 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 또한, 기판(202)은 절연체 상의 실리콘(SOI) 또는 절연체 상의 게르마늄(GOI)과 같은 "절연체 상의 반도체(semiconductor-on-insulator)" 웨이퍼일 수 있다. 예시적 목적을 위해, 기판(202)은 단결정 Si(예를 들어, Si 웨이퍼)와 관련하여 설명될 것이다. 본 명세서의 개시 내용에 기초하여, 위에서 논의된 바와 같은 다른 재료가 사용될 수 있다. 이러한 재료는 본 개시의 정신 및 범위 내에 있다. 일부 실시예에서, 기판(202)은 연삭, 습식 및/또는 건식 에칭, 화학적 기계적 평탄화(CMP), 또는 이들의 조합에 의해 얇아진 얇은 기판일 수 있다.
3D 메모리 장치(200)는 기판(202) 위의 어레이 장치(기판(202)의 상부 표면)를 포함할 수 있다. 3D 메모리 장치(200) 내의 다양한 구성 요소 간의 공간적 관계를 추가로 나타내기 위해 x 축, y 축 및 z 축 이 도 2에 추가됨에 유의한다. 기판(202)은 x-방향(횡 방향) 및 y-방향에서 횡 방향으로 연장하는 2개의 측면(예를 들어, 상부 표면 및 하부 표면)을 포함한다. 본 명세서에서 사용된 바와 같이, 하나의 구성 요소(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 3D 메모리 장치(200))의 다른 구성 요소(예를 들어, 층 또는 장치)가 "위에(on)", "위(above)에" 또는 "아래에(below)" 있는지는 기판이 z-방향으로 반도체 장치의 가장 낮은 평면에 위치할 때 z-방향(수직 방향)에서 기판(202)에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 명세서 전반에 걸쳐 적용된다. 또한, y 방향은 도 2의 페이지를 가리킨다.
제한이 아닌 예로서, 3D 메모리 장치(200)는 비모놀리식 3D 메모리 장치(non-monolithic 3D memory device)의 일부일 수 있으며, 여기서 구성 요소(예를 들어, 주변 장치 및 어레이 장치)는 서로 다른 기판에서 독립적으로 제조된 다음 "대면" 구성에서 본딩될 수 있다. 일부 실시예에서, 어레이 장치 기판(예를 들어, 기판(202))은 본딩된 비모놀리식 3D 메모리 장치의 기판으로 남아 있고, 주변 장치(예를 들어, 페이지 버퍼, 디코더 및 래치와 같이, 3D 메모리 장치(200)의 동작을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로; 도 2에 도시되지 않음)는 하이브리드 본딩 이전에 3D 메모리 장치(200)를 향하도록 위치한다. 대안으로, 일부 실시예에서, 3D 메모리 장치(200)는 하이브리드 본딩 이전에 주변 장치(단순히 명확성을 위해 도 2에 도시되지 않음)를 향하도록 위치한다. 어레이 장치 기판(예를 들어, 기판(202))은 얇은 기판일 수 있으며 비모놀리식 3D 메모리 장치의 BEOL(back-end-of-line) 상호 접속은 얇은 어레이 장치 기판(202)의 후면(예를 들어, 바닥 표면)에 형성될 수 있다.
일부 실시예에서, 3D 메모리 장치(200)는 주변 장치에 대한 그 상대적 위치(예를 들어, 위 또는 아래)에 관계없이 비모놀리식 3D 메모리 장치의 일부일 수 있다. 참조의 편의를 위해, 도 2는 기판(202)이 비모놀리식 3D 메모리 장치의 기판인지 비모놀리식 3D 메모리 장치의 BEOL 상호 접속 층이 형성되는 얇은 기판인지에 관계없이, 기판(202)(어레이 장치 기판)이 x-y 평면에서 어레이 장치 아래에 위치하는 3D 메모리 장치(200)의 상태를 나타낸다.
일부 실시예에서, 3D 메모리 장치(200)는 메모리 셀이 기판(202) 위로 수직으로 연장하는 NAND 스트링(204)의 어레이 형태로 제공되는 NAND 플래시 메모리 장치이다. 어레이 장치는 복수의 NAND 스트링(204)을 포함할 수 있으며, 이는 복수의 전도체 층(206) 및 유전체 층(208) 쌍을 관통해서 연장한다. 복수의 전도체/유전체 층 쌍은 본 명세서에서 "교번 전도체/유전체 스택"(210)으로도 지칭된다. 일부 실시예에서, 교번 전도체/유전체 스택(210)(예를 들어, 32, 64, 또는 96)은 3D 메모리 장치(200)에서 메모리 셀의 수를 정의한다. 교번 전도체/유전체 스택(210)의 전도체 층(206) 및 유전체 층(208)은 수직 방향으로 (예를 들어, z-축을 따라) 번갈아 나타난다. 다시 말해, 교번 전도체/유전체 스택(210)의 상단 또는 하단에 있는 층을 제외하고, 각각의 전도체 층(206)은 양쪽에서 2개의 유전체 층(208)에 의해 인접할 수 있거나, 각각의 유전체 층(208)은 양쪽에서 2개의 전도체 층(206)에 의해 인접할 수 있다. 전도체 층(206)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(208)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 제한이 아닌 예로서, 각각의 전도체 층(206)의 두께는 약 25 nm 내지 약 40 nm의 범위일 수 있고, 각각의 유전체 층(208)의 두께는 약 20 nm 내지 약 35 nm의 범위일 수 있다.
제한이 아닌 예로서, 전도체 층(206)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 다결정 Si(polysilicon), 도핑된 단결정 Si, 실리사이드 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 유전체 층(208)은 실리콘 산화물(SixOy, 이후 "SiO2"), 실리콘 질화물(SixNy, 이후 "SiN"), 실리콘 산화질화물(SiON), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 전도체 층(206)은 W와 같은 금속 층을 포함하고, 유전체 층(208)은 SiO2를 포함한다.
도 2에 도시된 바와 같이, 측면 방향으로 (예를 들어, x-축을 따라) 적어도 한면에서, 교번 전도체/유전체 스택(210)은 계단 구조체(212)를 포함할 수 있다. 계단 구조체(212)의 각각의 "레벨" 또는 "단계"(214)는 서로 적층되어 있는 하나 이상의 전도체/유전체 층 쌍을 포함할 수 있다. 각각의 전도체/유전체 층 쌍은 전도체 층(206) 및 유전체 층(208)을 각각 포함한다. 계단 구조체(212)의 각각의 레벨(214)의 상부 층은 수직 방향으로 (예를 들어, z-축을 따라) 상호 접속하기 위해 이용 가능한 전도체 층(206)이다. 일부 실시예에서, 계단 구조체(212)의 레벨(214)은 동일한 높이를 가진다. 또한, 계단 구조체(212)의 인접한 레벨(214)은 x-방향으로 명목상 동일한 거리만큼 서로 오프셋 되고 있다. 보다 구체적으로, 계단 구조체(212)의 각각의 2개의 인접한 레벨(214)에 대해, 기판(202)에 더 가까운 제1 레벨은 제2 레벨보다 측면으로 더 연장될 수 있으며, 이에 따라 수직 방향으로 (예를 들어, z 축을 따라) 상호 접속을 위해 제1 레벨에 "착륙 영역(landing area)" 또는 "연결 지점(connection point)"을 형성한다..
도 2에 도시된 바와 같이, 각각의 NAND 스트링(204)은 교번 전도체/유전체 스택(210)을 관통해서 연장하는 채널 구조체(216)를 포함한다. 채널 구조체(216)는 반도체 재료 (예를 들어, 반도체 채널(218)로서) 및 유전체 재료 (예를 들어, 메모리 필름(220)로서)로 채워진다. 일부 실시예에서, 반도체 채널(218)은 비정질 Si, 폴리실리콘, 단결정 Si 등과 같은 Si를 포함한다. 일부 실시예에서, 메모리 필름(220)은 터널링 층, 저장 층("전하 트랩/저장 층"으로도 알려짐) 및 차단 층을 포함하는 복합 스택 층이다. 각각의 NAND 스트링(204)은 원통형 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예들에 따라, 반도체 채널(218), 터널링 층, 저장 층 및 차단 층은 중심으로부터 기둥의 외부 표면을 향하는 방향을 따라 이 순서로 배열된다. 터널링 층은 SiO2, SiN 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 SiN, SiON, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 SiO2, SiN, 고 유전 상수(고-k) 유전체(예를 들어, 3.9보다 큰 유전 상수를 가진다), 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, NAND 스트링(204)은 복수의 제어 게이트를 포함한다(제어 게이트 각각은 WL의 일부이다). 교번 전도체/유전체 스택(210)의 전도체 층(206)은 NAND 스트링(204)의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 추가로, 각각의 전도체 층(206)은 계단 구조체(212)에서 끝나는 WL로서 측 방향으로 (예를 들어, x-y 평면을 따라) 따라 연장할 수 있는 다수의 NAND 스트링(204)에 대한 제어 게이트로서 작용할 수 있다.
일부 실시예에서, 각각의 NAND 스트링(204)은 도 2에 도시된 바와 같이 NAND 스트링(204)의 각각의 하부 및 상부에 에피택셜 층(222) 및 에칭 정지 플러그(224)를 포함한다. 각각의 NAND 스트링(204)에 대해, 에피택셜 층(222)은 여기서 "에피택셜 플러그"로 지칭된다. 에피택셜 플러그(222) 및 에칭 정지 플러그(224) 각각은 채널 구조체(216)의 각각의 단부와 접촉할 수 있다. 에피택셜 플러그(222)는 예를 들어 기판(202)으로부터 에피택셜 성장되는 반도체 재료(예를 들어, 단결정 Si)를 포함할 수 있다. 에칭 정지 플러그(224)는 반도체 재료(예를 들어, 폴리실리콘) 또는 전도체 재료(예를 들어, 금속)를 포함할 수 있다. 일부 실시예에서, 에칭 정지 플러그(224)는 티타늄/티타늄 질화물 스택(장벽 및 접착층) 및 W(전도체)로 채워진 개구를 포함한다. 이름에서 알 수 있듯이, 에칭 정지 플러그(224)는 후속 에칭 작업 동안 SiO2 및 SiN과 같은 채널 구조체(216) 내의 유전체의 에칭을 방지하는 에칭 정지 층이다. 일부 실시예에서, 에칭 정지 플러그(224)는 NAND 스트링(204)의 드레인으로서 작용한다.
일부 실시예에서, 어레이 장치는 슬릿 구조체(226)를 더 포함한다. 각각의 슬릿 구조체(226)는 교번 전도체/유전체 스택(210)을 관통해서 수직으로 (예를 들어, z-축을 따라) 연장될 수 있다. 도 1a-1c에 대해 앞서 논의된 바와 같이 교번 전도체/유전체 스택(210)을 다중 블록으로 분리하기 위해 슬릿 구조체(226)는 또한 y-축을 따라 연장한다. 슬릿 구조체(226)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료로 채워진다. 슬릿 구조체(226)는 슬릿 구조체(226)의 전도체와 교번 전도체/유전체 스택(210) 사이에 개재된 유전체 층을 더 포함하여 교번 전도체/유전체 스택(210)에서 주변 전도체 층으로부터 슬릿 구조체의 전도체 물질을 전기적으로 절연시킨다. 일부 실시예에서, 슬릿 구조체(226)는 동일한 메모리 블록에 위치한 NAND 스트링(204)에 대한 소스 접촉부로서 작용한다. 결과적으로, 슬릿 구조체(226)는 메모리 블록 내에서 다수의 NAND 스트링(204)의 "공통 소스 접촉"으로서 기능할 수 있다.
일부 실시예에서, 기판(202)은 원하는 도핑 레벨에서 p-형 또는 n-형 도펀트로 도핑된 영역(228)을 포함한다. 각각의 도핑된 영역(228)은 도 2에 도시된 바와 같이 각각의 슬릿 구조체(226)와 접촉한다. 일부 실시예에서, 슬릿 구조체(226)는 도핑된 영역(228)을 통해 NAND 스트링(204)에 전기적으로 결합된다.
NAND 스트링(204) 및 슬릿 구조체(226)는 교번 전도체/유전체 스택(210) 위에 배치된 유전체 층(230)에 부분적으로 형성된다는 점에 유의해야 한다. 일부 실시예에서, 유전체 층(230)은 단일 유전체 재료 - 교번 유전체 층의 스택과는 반대이다 - 로 만들어진 층 스택일 수 있다. 제한이 아닌 예로서, 유전체 층(230)은 SiO2와 같은 산화물 층이다. 즉, 유전체 층(230)은 유전체 층(208)과 동일할 수 있다. 도 2에 도시된 바와 같이, 유전체 층(230)은 계단 구조체(212) 위로 연장될 수 있다.
도 2에 도시된 바와 같이, 유전체 전도체/유전체 스택(210)은 x-방향을 따라 (그리고 y-방향을 따라 - 도 2에 도시되지 않음) 단일 재료 유전체 구조체(232)(이후 "유전체 구조체(232)")에 의해 "단절"된다. 일부 실시예에서, 유전체 구조체(232)는 (예를 들어, 도 1a-1c에 도시된 바와 같이) TAC 영역(120)의 경계, 모양 및 크기를 정의한다. 결과적으로, 도 1a-1c의 평면도에 도시된 바와 같이, 유전체 구조체(232)는 전도체/유전체 스택(210)에 의해 둘러싸일 수 있다. 또한, 유전체 구조체(232)는 x-y 평면에서 연장될 수 있고 유전체 층(230)과 동일 평면에 있을 수 있다(예를 들어, 유전체 구조체(232) 및 유전체 층(230)의 상부 표면은 플러시된다). 일부 실시예에서, 유전체 구조체(232)는 하부 격리 구조체 또는 영역(233)(이후 "얕은 트렌치 격리(shallow trench isolation, STI) 구조체(233))에 정렬되거나 적어도 일부를 덮도록 형성된다. STI 구조체(233)는 예시적이며 제한하지 않는다는 점에 유의한다. 이와 같이 다른 격리 구조체를 사용할 수 있다. 또한, 유전체 구조체(232)는 STI 구조체(233)와 접촉한다. 예를 들어 제한이 아닌 방식으로, STI 구조체(233)는 기판(202)의 상부에 형성되고 예를 들어 SiO2를 포함하지만 이에 제한되지 않는 유전체 재료로 채워진다. 일부 실시예에서, 유전체 구조체(232)의 풋프린트는 STI 구조체(233)의 풋프린트보다 작거나 동일하다. 예를 들어, 일부 실시예에서, 유전체 구조체(232)는 STI 구조체(233)의 일부만을 덮을 수 있다.
일부 실시예에서, 유전체 구조체(232)는 유전체 층(230) 및/또는 유전체 층(208)과 동일한 재료를 포함한다. 예를 들어, 유전체 구조체(232)는 SiO2를 포함할 수 있다. 그렇지만, 이것은 제한적이지 않기 때문에 유전체 구조체(232)는 유전체 층(208) 또는 유전체 층(230)과 다른 재료를 포함할 수 있다. 일부 실시예에서, 유전체 구조체(232)는 다른 형상을 가질 수 있다. 예를 들어, 도 1a-1c의 평면도에 도시된 바와 같이, TAC 영역(120)은 직사각형 또는 정사각형 형상을 가질 수 있다. 그렇지만, 이러한 형상은 제한되지 않으며 유전체 구조체(232)는 설계 레이아웃에 따라 임의의 형상을 가질 수 있다. 또한, 유전체 구조체(232)와 같은 다중 유전체 구조체가 기판(202)에 걸쳐 가능하다.
도 2에 도시된 바와 같이, 3D 메모리 장치(200)는 유전체 구조체(232)를 관통해서 수직으로 연장하는 TAC(234)를 더 포함한다. 일부 실시예에 따르면, 유전체 구조체(232)를 관통하는 에칭은 전체 두께가 동일한 교번 층 스택을 관통해서 에칭하는 것과 비교해서 이점이 있다(예를 들어, 에칭 작업의 수가 더 작다). 예를 들어, 약 6 μm 이상의 두께 (예를 들어, 64 층 3D 메모리 장치의 경우)를 가지는 교번 층 스택에서 TAC(234)를 형성하려면 복수의 에칭 및 충전 작업이 필요하므로 제조 비용이 증가한다. 각각의 TAC(234)는 유전체 구조체(232)의 전체 두께를 관통해서 연장될 수 있고 기판(202) 내의 STI 구조체(233)의 적어도 일부를 관통해서 연장될 수 있다.
TAC(234)는 상호 접속 라우팅을 단축하여, 전력 버스의 일부와 같이, 3D 메모리 장치(200)로부터 및/또는 3D 메모리 장치(200)로 전기 신호를 전달할 수 있다. 일부 실시예에서, TAC(234)는 3D 메모리 장치(200)와 주변 장치(예를 들어, CMOS 칩 상에서; 도 2에 도시되지 않음) 사이 및/또는 BEOL 상호 접속(도 2에 도시되지 않음)과 주변 장치 사이에 전기 접속을 제공할 수 있다. 각각의 TAC(234)는 W, Co, Cu, Al, 도핑된 Si, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료로 채워진다. TAC(234)가 유전체 구조체(232)에 내장되기 때문에, 전도체 재료를 절연하기 위해 추가적인 유전체 층이 필요하지 않다.
일부 실시예에서, 3D 메모리 장치(200)는 계단 구조체(212)에서 NAND 스트링(204), 슬릿 구조체(226), 및 전도체 층 또는 WL(206)과 같이, 본 명세서에 개시된 다양한 메모리 어레이 구조와 물리적 및 전기적 접촉부를 하는 복수의 "로컬 접촉"을 포함한다. 접촉부는 메모리 어레이 구조와 직접 접촉하기 때문에 그리고 추가로 유전체 층(230) 내에 형성되기 때문에 여기서 "로컬 접촉부"라고 한다. 도 2에 도시된 바와 같이, 로컬 접촉부는 NAND 스트링 접촉부(236), 슬릿 구조체 접촉부(238) 및 WL 접촉 부(240)을 포함할 수 있다. 일부 실시예에서, TAC(234)는 또한 로컬 접촉부로 간주된다. 본 명세서에서 사용되는 바와 같이, "접촉"이라는 용어는 수직 상호 접속(경유) 라인 및 측면 라인(상호 접속 라인)을 포함하는 임의의 적합한 유형의 상호 접속을 광범위하게 포함할 수 있다.
일부 실시예에서, 각각의 로컬 접촉부는 예를 들어 로컬 접촉부가 형성되는 유전체 층(230) (및 TAC(234)에 대한 유전 구조체(232))의 상부 표면에서 서로 동일 평면 상에 있다. 각각의 로컬 접촉부의 하단은 각각의 메모리 어레이 구조와 직접 접촉할 수 있다. 예를 들어, NAND 스트링 접촉부(236)의 하단은 NAND 스트링(204)의 에칭 정지 플러그(224)와 접촉할 수 있고, 슬릿 구조체 접촉부(238)의 하단은 슬릿 구조체(226)의 상단과 접촉할 수 있다. 각각의 WL 접촉부(240)는 각각의 레벨의 계단 구조체(212)에서 상부 전도체 층 또는 WL(206)과 접촉할 수 있다. 각각의 로컬 접촉부는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하는 전도체 재료로 채워지지만 이에 제한되지 않는다. 일부 또는 모든 로컬 접촉부는 아래에서 상세히 설명되는 바와 같이 단일 접촉 형성 공정에서 동시에 형성될 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 장치(200)는 로컬 접촉부에 더하여 그 상호 접속 구조체의 일부로서 접촉 층(242) 및 상호 접속 층(244)을 더 포함할 수 있다. 접촉 층(242)은 유전체 층 및 유전체 층에 복수의 접촉부(246)(예를 들어, 비아)를 포함할 수 있다. 상호 접속 층(244)은 접촉 층(242) 상에 형성될 수 있고 다른 유전체 층 및 유전체 층에 복수의 상호 접속 접촉부(248)(예를 들어, 상호 접속 라인)를 포함할 수 있다. 로컬 접촉부, 접촉 층(242)의 접촉부(246), 및 상호 접속 층(244)의 상호 접속 접촉부(248)는 본 명세서에서 3D 메모리 장치(200)의 상호 접속 구조로 통칭될 수 있다.
일부 실시예에서, 각각의 접촉부(246)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료로 충전될 수 있다. 모든 접촉부(246)는 후술하는 바와 같이 단일 접촉 형성 공정에서 동시에 형성될 수 있다.
일부 실시예에서, 각각의 상호 접속 접촉부(248)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료로 충전될 수 있다. 모든 상호 접속 접촉부(248)는 아래에서 상세히 설명되는 바와 같이 단일 접촉부 형성 공정에서 동시에 형성될 수 있다.
일부 실시예에서, 상호 접속 층(244)의 상호 접속 접촉부(248)는 대응하는 접촉부(246) 및 NAND 스트링 접촉부(236)에 의해 각각 NAND 스트링(204)에 전기적으로 접속되는 비트 라인(250)을 포함할 수 있다. 비트 라인(250)은 개별적으로 주소를 지정하는 데 사용될 수 있다. 상호 접속 접촉부(248)는 슬릿 구조체(226)(소스 접촉부)에 전기적으로 연결된 소스 라인을 더 포함할 수 있다. 또한, 상호 접속 라인은 각각의 접촉부(246) 및 WL 접촉부(240)를 통해 계단 구조체(212)의 TAC(234) 및 WL(206)에 전기적으로 연결될 수 있다. 3D 메모리 장치(200)의 상호 접속 층의 수는 도 2의 예에 의해 제한되지 않음을 이해해야 한다. 3D 메모리 장치(200)를 위한 구조체의 상호 접속 네트워크를 제공하기 위해 접촉부를 가지는 추가 상호 접속 층(들)이 형성될 수 있다.
도 3은 본 개시의 일부 실시예들에 따른, 3D 메모리 장치(200)와 유사한 3D 메모리 장치를 형성하기 위한 예시적인 방법(300)의 흐름도이다. 방법(300)을 사용하여 3D 메모리 장치를 형성하기 위한 예시적인 제조 공정을 설명하기 위해 도 4-13이 사용될 것이다. 예로서 제한이 아닌 방법(300)으로 제조된 3D 메모리 장치는 도 2에 도시된 3D 메모리 장치(200) 일 수 있다. 방법(300)에 도시된 동작은 완전하지 않으며 다른 동작이 임의의 동작 전, 후 또는 사이에 수행될 수 있다는 것을 이해해야 한다. 예를 들어, 다른 작업은 습식 세정 작업, 건식 에칭 작업, 포토리소그래피 작업 등을 포함할 수 있다. 또한, 방법(300)의 작업 순서는 제한되지 않으며 일부 작업은 동시에 또는 다른 순서로 수행될 수 있다.
도 3 및 도 4에 도시된 바와 같이, 방법(300)은 교번 유전체 스택(400)이 기판(202) 상에 배치되거나 그렇지 않으면 증착되는 동작(302)으로 시작한다. 예를 들어, 방법(300)의 기판(202)은 단결정 Si의 맥락에서 설명될 것이다. 본 명세서의 개시 내용에 기초하여, 위에서 논의된 바와 같은 다른 재료가 사용될 수 있다. 이러한 자료는 본 개시의 정신 및 범위 내에 있다. 복수의 제1 유전체 층(208) 및 제2 유전체 층(402) 쌍이 기판(202) 상에 형성되어 교번 유전체 스택(400)을 형성할 수 있다. 일부 실시예에서, 각각의 유전체 층 쌍은 SiO2 층 및 SiN 층을 포함한다. 예를 들어, 제1 유전체 층(208)은 SiO2(도 2의 교번 전도체/유전체 스택(210)의 유전체 층(230)과 동일)로 제조될 수 있고 제2 유전체 층(402)은 SiN으로 제조될 수 있다. 교번 유전체 스택(400)은 화학 증기 증착(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma-enhanced CVD, PECVD), 물리 증기 증착(physical vapor deposition, PVD), 원자 층 증착(atomic layer deposition, ALD), 플라즈마 강화(phlasma-enhanced ALD, PEALD) 또는 이들의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 제한이 아닌 예로서, 유전체 스택(400)의 높이는 약 4 μm 내지 약 30 μm 범위일 수 있다. 일부 실시예에서, 제2 유전체 층(402)은 후속 작업에서 전도체로 대체될 희생 층일 수 있어서, 교번 유전체 스택(400)은 도 2의 교번 전도체/유전체 스택(210)과 유사하게 교번 전도체/유전체 스택으로 변환될 수 있다.
일부 실시예에 따르면, 기판(202)은 도 4에 도시된 STI 구조체(233)와 같은 격리 영역 또는 구조체를 포함한다. 도 4의 STI 구조체(233)는 기판(202)의 상부에 형성될 수 있다. 예를 들어, STI 구조체(233)는 교번 유전체 스택(400)의 형성 이전에 형성될 수 있다. STI 구조체는 예를 들어 SiO2와 같은 유전체 재료로 채워질 수 있다.
방법(300)은 도 3에 도시된 바와 같이, 계단 구조체(도 2의 계단 구조체(212)와 같은)가 교번 유전체 스택(400)의 일부로부터 형성되는 동작 304로 계속된다. 일부 실시예에서, "트림-에칭" 공정은 다중 레벨(예를 들어, 단계들)을 가지는 계단 구조체를 형성하기 위해 교번 유전체 스택(400)의 적어도 한면(측면 방향, x-방향)에 사용될 수 있다. 제한이 아닌 예로서, 트림 에칭 공정은 다중 사이클 공정일 수 있으며, 여기서 각각의 사이클은 하나 이상의 포토리소그래피 작업에 이어 에칭 작업을 포함한다. 포토리소그래피 작업 동안, 패터닝된 포토 레지스트(PR) 층은 유전체 스택(400)의 일부를 마스킹한다. 후속의 제1 에칭 공정은 유전체 스택(400)의 노출된 부분에서 미리 결정된 수의 유전체 쌍을 제거하여 유전체 스택(400)에서 제1 단계(예를 들어, 제1 레벨)를 형성한다. 그런 다음 PR은 유전체 스택(400)의 추가 부분을 노출시키기 위해 측면으로 트리밍된다(예를 들어, x-방향으로 리세스된다). 후속의 제2 에칭은 제1 단계에서 새로 노출된 유전체 스택(400)으로부터 미리 결정된 수의 유전체 쌍을 제거한다. 따라서, 유전체 스택(400)의 제2 단계(예를 들어, 제2 레벨)가 형성된다. 이 단계 형성 공정은 유전체 스택(400)에서 원하는 수의 단계가 형성되고 계단 구조체가 완성될 때까지 이러한 방식(예를 들어, PR 트림에 이어지는 에칭 작업)으로 계속된다. 이 공정의 결과로, 각각의 레벨은 제1 유전체 층(208) 및 제2 유전체 층(402)을 번갈아 가지는 임의의 원하는 수의 유전체 층 쌍을 포함할 수 있다. 계단 구조체 형성 후, PR 층은 습식 에칭 공정으로 제거된다(스트립된다). 도 5는 방법(300)의 동작(304)의 설명에 따라 교번 유전체 스택(400)으로부터 만들어진 결과적인 계단 구조체(500)를 도시한다.
일부 실시예에서, 동작 304에서 사용되는 에칭 공정은 유전체 층(208 및 402) 모두에 대해 단일 에칭 가스 화학을 사용하는 건식 에칭 공정일 수 있다. 대안으로, 동작 304에서 사용되는 에칭 공정은 각각의 유전체 층에 대해 상이한 에칭 화학을 사용할 수 있다. 또한, 에칭 화학 물질의 선택성에 따라, 에칭 공정은 시간 지정, 끝점 지정 또는 이들의 조합이 될 수 있다.
계단 구조체 형성 후, 유전체 층(230)은 계단 구조체(500) 및 유전체 스택(400) 위에 증착된다. 일부 실시예에서, CMP 또는 건식 에칭 공정은 도 2에 도시된 바와 같이 유전체 층(230)의 상부 표면을 평탄화하는데 사용될 수 있다. 제한이 아닌 예로서, 유전체 층(230)은 PECVD, CVD, 또는 다른 적절한 증착 공정에 의해 증착된 SiO2일 수 있다. 교번 유전체 스택(400) 위의 유전체 층(230)의 두께는 약 10 내지 약 1000 nm 범위일 수 있다. 일부 실시예에서, 유전체 층(230)은 유전체 스택(400), 예를 들어 SiO2의 유전체 층(208)과 동일하다.
방법(300)은 도 3에 도시된 바와 같이 동작(306)으로 계속되며, 여기서 채널 구조체는 기판(202) 위에 형성될 수 있다. 그러나 이것은 제한적이지 않으며 추가적인 채널 구조체가 형성될 수 있다. 각각의 채널 구조체는 앞서 논의된 바와 같이 교번 유전체 스택(400)을 관통해서 수직으로 연장될 수 있다. 각각의 채널 구조체의 제조는 유전체 층(230)을 통해 채널 홀을 에칭하고 기판(202)이 채널 홀을 통해 노출될 때까지 유전체 스택(400)을 번갈아 에칭함으로써 시작된다. 채널 홀을 채우기 전에, 에피택셜 플러그(222)는 도 6에 도시된 바와 같이 기판(202)으로부터 채널 홀을 통해 성장될 수 있다. 제한이 아닌 예로서, 에피택셜 플러그(222)는 단결정 Si일 수 있다. 에피택셜 플러그(222)의 높이는 에피택셜 성장 공정 조건을 통해 제어될 수 있다. 채널 구조체(216)는 채널 홀을 채움으로써 에피택셜 플러그(222) 상에 후속으로 형성될 수 있다.
제한이 아닌 예로서, 건식 에칭 공정을 사용하여 채널 홀을 형성할 수 있다. 일부 실시예에서, 채널 구조체(216)의 제조 공정은 메모리 필름(220) 및 반도체 채널(218)을 증착하는 단계를 추가로 포함하여 메모리 필름(220)이 반도체 채널(218)과 교번 유전체 스택(400)의 유전체 층 쌍(402 및 402) 사이에 개재될 수 있다. 반도체 채널(218) 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 메모리 필름(220)은 터널링 층, 저장 층 및 차단 층(도 6에 개별적으로 도시되지 않음)의 조합을 포함하는 유전체 층의 복합 스택일 수 있다.
제한이 아닌 예로서, 터널링 층은 SiO2, SiN, SiON 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 반도체 채널의 전자 또는 정공은 터널링 층을 통해 저장 층으로 터널링할 수 있다. 저장 층은 전하를 저장하기 위한 재료를 포함할 수 있다. 저장 층 재료는 SiN, SiON, SiO2 및 SiN의 조합, 또는 이들의 조합을 포함하지만 이에 제한되지 않는다. 차단 층은 SiO2와 같은 단일 유전체 재료 또는 SiO2/SiN/SiO2(ONO)와 같은 유전체 재료 스택을 포함할 수 있다. 차단 층은 알루미늄 산화물(Al2O3)과 같은 고유 전율 유전체를 더 포함할 수 있다. 반도체 채널(218) 및 메모리 막(220)은 ALD, CVD, PEALD, PECVD, 임의의 다른 적절한 증착 공정, 또는 이들의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
일부 실시예에서, 더미 채널 구조체(도 4-13에 도시되지 않음; 예를 들어, 도 1a-1b의 더미 채널 구조체(122))는 채널 구조체(216)와 동시에 형성된다. 더미 채널 구조체는 교번 층 스택을 관통해서 수직으로 연장될 수 있다. 채널 구조체(216)의 재료와 동일한 재료로 채워질 수 있다. 그렇지만, 3D 메모리 장치의 다른 구성 요소와의 전기적 연결을 제공하기 위해 로컬 접촉부가 더미 채널 구조체에 형성되지 않는다. 따라서, 더미 채널 구조체는 3D 메모리 장치에서 메모리 셀을 형성하는 데 사용될 수 없다. 즉, 이들은 전기적으로 기능하지 않거나 달리 작동하지 않는다. 일부 실시예에서, 더미 채널 구조체는 구조적 요소로 사용된다.
도 3을 참조하면, 방법(300)은 동작(308) 및 교번 유전체 층 스택에 개구의 형성을 계속한다. 개구의 형성은 도 6에 도시된 바와 같이, 기판(202)의 STI 구조체(233)가 노출될 때까지(예를 들어, 유전체 층(230) 및 유전체 스택(400)의 에칭된 부분을 관통해서) 유전체 층(230) 및 유전체 스택(400)의 부분을 에칭하는 것을 포함한다. 다시 말해, 개구는 STI 구조체(233)에 정렬되도록 형성될 수 있다. 일부 실시예에서, 개구는 STI 구조체(233)를 넘어선 영역을 노출할 수 없다. 예를 들어, 개구는 STI 구조체(233) 및 일부를 노출할 수 없다. 그렇지만, 개구는 STI 구조체(233)의 일부를 노출시킬 수 있다. 이것은 포토리소그래피 및 에칭 방법(패터닝)을 통해 달성될 수 있다. 예를 들어, 포토리소그래피는 유전체 층(230) 위에 패턴화된 PR 구조체 또는 패턴화된 하드 마스크(HM)(도 6에 도시되지 않음)를 형성하는 데 사용될 수 있다. 패턴화된 PR 구조체 또는 패턴화된 HM은 유전체 층(230)의 영역을 노출하는 개구를 가질 수 있다. 패터닝된 PR 구조체 또는 패터닝된 HM의 개구는 하부 STI 구조체(233)의 영역 위에 있도록 위치될 수 있다. 유전체 구조체의 형성이 바람직하지 않은 유전체 층(230)의 영역은 패턴화된 PR 구조체 또는 패턴화된 HM에 의해 커버된다. 후속 건식 에칭 공정은 기판(202)의 STI 구조체(233)가 노출될 때까지 - 예를 들어 패턴화된 PR 구조체 또는 패턴화된 HM의 개구를 관통해서 - 유전체 층(230) 및 유전체 스택(400)의 노출된 부분을 제거한다. 일부 실시예에서, 건식 에칭 공정은 STI 구조체(233)가 노출될 때 종료(예를 들어, 중지)될 수 있는 다단계 이방성 에칭일 수 있다. 제한이 아닌 예로서, 건식 에칭 공정은 각각의 층(예를 들어, 유전체 층(230) 및 교번 유전체 스택(400))에 대해 동일하거나 상이한 에칭 화학을 포함할 수 있다. 동작(308)의 결과로서, 폭 600w를 가지는 개구(600)가 도 6에 도시된 바와 같이 STI 구조체(233) 위에 유전체 스택(400)에 형성된다. 전술한 바와 같이, 개구(600)의 폭(600w)은 STI 구조체(233)의 폭(233w)보다 짧거나 같을 수 있다(예를 들어, 600w≤33w). 다시 말해, 개구(600)를 형성하기 위해 사용된 에칭 공정은 STI 구조체(233)의 상부 표면의 (리세스) 부분을 제거할 수도 있다. 도 6에 도시된 개구(600)는 또한 y-방향으로 연장될 수 있고(도 6의 도면에 도시되지 않음) 그 크기는 패턴화된 PR 구조체 또는 패턴화된 HM 및 에칭 공정 동안의 공정 조건에 의해 정의될 수 있다. 임의의 방향에서, 개구(600)의 면적은 일부 실시예에 따라 STI 구조체(233)의 면적과 동일하거나 더 작을 수 있다. 추가로, 개구(600)와 같은 다수의 개구는 유전체 스택(400)의 다른 영역에서 방법(300)의 동작(306) 동안 동시에 형성될 수 있다. 또한, 각각의 개구(600)는 STI 구조체(233) 위에 형성될 수 있다. 일부 실시예에서, 개구의 종횡비 600은 약 0.1 내지 약 10 범위일 수 있다.
일부 실시예에서, 개구(600)는 채널 구조체(216)와 동시에 형성될 수 있다. 대안적인 실시예에서, 개구(600)는 채널 구조체(216)의 형성 후에 또는 채널 구조체(216)의 형성 전에 형성될 수 있다. 전술한 각각의 작업 순서는 추가적인 수의 포토리소그래피, 에칭 또는 증착 작업을 필요로 한다. 개구(600)의 형성 후에, 패턴화된 PR 구조체 또는 패턴화된 HM은 습식 에칭 공정으로 제거(스트립)될 수 있다.
도 3 및 도 7을 참조하면, 방법(300)은 작업 310으로 계속되며, 여기서 개구(600)는 유전체 층(702)으로 채워질 수 있다. 일부 실시예에서, 유전체 층(702)은 CVD, 유동성 CVD(flowable CVD, FCVD), PECVD 공정 또는 높은 종횡비 구조체를 채울 수 있는 다른 적절한 공정에 의해 증착될 수 있는 SiO2 층을 포함한다. 제한이 아닌 예로서, 유전체 층(702)은 유전체 층(230) 및/또는 제1 유전체 층(208)과 동일할 수 있다. CMP 공정 또는 건식 에칭 공정은 유전체 층(702)의 상부 표면이 평탄화되도록 사용될 수 있다. 유전체 층(230) 및 유전체 층(702)은 도 7에 도시된 바와 같이 동일 평면 상에 있다. 그 결과, 유전체 구조체(232)가 유전체 스택(400)에 형성된다. 일부 실시예에서, 유전체 구조체(232)는 도 1a-1c에 도시된 TAC 영역(120)의 경계를 정의한다.
일부 실시예에서, 에칭 정지 층이 채널 구조체(216) 상에 형성된다. 예를 들어, 유전체 층(704)이 유전체 층(230 및 232) 위에 증착될 수 있고 이어서 도 7에 도시된 바와 같이 플러그 개구(706)를 형성하도록 패턴화될 수 있다. 에칭 정지 플러그(224)는 도 8에 도시된 바와 같이 ALD, CVD, PVD, 임의의 다른 적절한 공정 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 플러그 개구(708)를 충전함으로써 채널 구조체(216) 상에 형성될 수 있다. 일부 실시예에서, 폴리실리콘을 사용하여 플러그 개구(706)를 채운 다음 CMP 공정을 수행하여 과잉 폴리실리콘을 제거하여 에칭 정지 플러그(224)가 유전체 층(704)과 동일 평면에 있을 수 있도록 할 수 있다. 일부 실시예에서, Ti/TiN/W와 같은 금속 스택은 플러그 개구(706)를 채우기 위해 증착될 수 있고, 이어서 에칭 정지 플러그(224) 및 유전체 층(704)의 상부 표면을 동일 평면으로 만들기 위한 CMP 공정이 이어질 수 있다. 일부 실시예에서, 에칭 정지 플러그(224)는 후속 동작에서 교체될 수 있도록 희생될 수 있다. 예를 들어, 희생 에칭 정지 플러그(224)는 폴리실리콘 또는 금속 스택 대신 산화물을 포함할 수 있다. 희생 에칭 정지 플러그(224)는 추후 작업에서 제거될 수 있고 폴리실리콘 또는 금속 스택으로 만들어진 "영구적인" 에칭 정지 플러그로 대체될 수 있다.
방법(300)의 동작(312)에서, 도 3에 도시된 바와 같이, 하나 이상의 슬릿 개구가 유전체 스택(400)에 번갈아 형성될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 슬릿 개구(900)가 건식 에칭 유전체 층(208 및 402)(예를 들어, SiO2 및 SiN)에 의해 유전체 스택(400)에 형성될 수 있다. 일부 실시예에서, 도핑된 영역(228)은 예를 들어, 이온 주입 및 슬릿을 관통하는 열 확산에 의해 각각의 슬릿 아래에 기판(202)에 후속으로 형성될 수 있다. 대안으로 도핑된 영역(228)은 일부 실시예에 따라, 예를 들어 유전체 스택(400)의 형성 이전에 초기 제조 단계 동안 형성될 수 있다.
방법(300)의 동작(314)에서, 슬릿 개구(900)는 도 9에 도시된 바와 같이 스택 (400)의 제2 유전체 층(402) (도 9에 도시된 바와 같이, 예를 들어, SiN)이 전도체 층(206)(도 10에 도시된 바와 같이, 예를 들어, W)으로 교체되는 "게이트 교체" 공정("WL 교체" 공정이라고도 함)에 사용될 수 있다. 그 결과, 교번 유전체 스택(400)은 도 2에 도시된 교번 전도체/유전체 스택(210)으로 변환된다.
제2 유전체 층(402)을 전도체 층(206)으로 대체하는 것은 제1 유전체 층(208)(예를 들어, SiO2)과 비교하여, 제2 유전체 층(402)(예를 들어, SiN)에 대해 매우 선택적인(예를 들어, 500:1보다 크거나 같은 선택성을 가지는) 습식 에칭 공정을 사용하여 달성될 수 있다. 제한이 아닌 예로서, 습식 에칭 화학은 고온 인산(H3PO4)을 포함할 수 있다. 습식 에칭 화학은 SiN에 대해 매우 선택적이기 때문에, 산화물(예를 들어, SiO2)로 만들어진 모든 층 또는 구조체(제1 유전체 층(208) 및 유전체 구조체(702) 포함)는 에칭되거나 제거되지 않을 것이다(즉, 습식 에칭 공정에 의해 영향을받지 않을 것이다).
제2 유전체 층(402)이 완전히 제거되면(예를 들어, 에칭되면), 슬릿 개구(900)를 관통해서 제1 유전체 층(208) 사이의 공간을 채우기 위해 CVD, PECVD, ALD, PEALD 또는 이들의 조합에 의해 전도성 층이 증착될 수 있다. 그 결과, 전도체 층(206)은 도 10에 도시된 바와 같이 제1 유전체 층(208) 사이에 형성될 수 있다. 제한이 아닌 예로서, 전도체 재료는 W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 접착 층 또는 장벽 층(도 10에 도시되지 않음)은 또한 전도체 재료의 증착 이전에 증착될 수 있다. 일부 실시예에서, 전도 층(206)은 슬릿 개구(900)를 전도체 재료로 부분적으로 채우는 것을 방지하기 위해 증착-에칭-증착 공정으로 증착될 수 있다.
도 3에 도시된 방법(300)의 동작(316)에서, 슬릿 개구는 전도체 재료(1004)로 채워져 도 10에 도시된 바와 같이 슬릿 구조체(226)를 형성할 수 있다. 일부 실시예에서, 전도체 재료(1004)는 전도체 층(206) 내의 전도체 재료와 동일할 수 있다. 예를 들어, 슬릿 구조체(226)는 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 조합으로 파일링될 수 있다. 일부 실시예에서, 슬릿 구조체(226)의 전도체 재료(1004)를 전도체 층(206)으로부터 전기적으로 분리하기 위해, 유전체 층(1008)(예를 들어, SiO2)이 그 사이에 증착될 수 있다. CMP 공정은 도 10에 도시된 바와 같이 유전체 층(704) 위의 과잉 전도체 물질을 후속으로 제거할 수 있다. 슬릿 구조체(226)의 하단은 도핑된 영역(228)과 접촉할 수 있다. 일부 실시예에서, 슬릿 구조체(226)는 기판(202)의 도핑된 영역(228)을 통해 NAND 스트링(204)에 전기적으로 연결되는 소스 접촉부로서 기능할 수 있다.
도 11을 참조하면, 유전체 층(1100)은 기판(202)을 가로 질러 유전체 층(704) 위에 블랭킷(blanket) 증착될 수 있어서, 로컬 접촉부가 유전체 층(1100)에 형성될 수 있다. 일부 실시예에서, 접촉부 형성 공정은 깊이 또는 높이가 다른 접촉부 형성을 수용하기 위한 2개의 개별적인 포토리소그래피/에칭 작업으로 분할될 수 있다. 예를 들어, 가장 짧은 로컬 접촉부(예를 들어, NAND 스트링 접촉부, 슬릿 구조체 접촉부 및 계단 구조체의 상부 WL 접촉부)가 먼저 형성될 수 있으며, 가장 높은 로컬 접촉부(예를 들어, 계단 구조체의 TAC 접촉부 및 하부 WL 접촉부)가 두 번째로 형성될 수 있다. 단순함을 위해, 전술한 더 짧은 로컬 연락처를 집합적으로 제1 로컬 접촉부라고 할 수 있고, 전술한 가장 높은 로컬 연락처를 집합적으로 제2 로컬 접촉부라고 할 수 있다.
유전체 층(1100)은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 포함하는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 유전체 층(1100)은 SiO2, SiN, SiON, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. NAND 스트링 접촉부(236), 슬릿 구조체 접촉부(238) 및 상부 WL 접촉부(240-1)와 같은 제1 로컬 접촉부는 먼저 수직 개구를 (예를 들어, 건식 에칭으로) 에칭한 다음 ALD, CVD, PVD, 기타 적합한 공정 또는 이들의 조합을 사용하는 전도체 재료로 개구를 채우는 방식으로 유전체 층(1100)을 관통해서 형성될 수 있다. 제한이 아닌 예로서, 로컬 접촉부를 채우는 데 사용되는 전도체 재료는 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 전도체 재료 충전 전에, 개구는 장벽 층, 접착 층 및/또는 시드 층으로 채워질 수 있다. 일부 실시예에서, 개구를 정리하기 전에, 산화물 희생 에칭 정지 플러그(224)는 전술한 바와 같이 폴리실리콘 또는 금속 스택으로 만들어진 영구 에칭 정지 플러그로 대체될 수 있다.
제1 로컬 접촉부의 개구를 형성하기 위한 유전체 층의 에칭은 에칭된 층(예를 들어, 유전체 층)과 하부 층(전도체, 질화물 또는 산화물 등) 사이의 "고유한" 에칭 선택성을 통해 제어될 수 있다. 예를 들어, NAND 스트링 접촉부(236)의 경우, 유전체 층(1100) 또는 질화물과 다른 산화물로 채워진 에칭 정지 플러그(224)는 제1 로컬 접촉 개구의 형성 동안 NAND 스트링(204)으로의 추가 에칭을 방지할 수 있다. 슬릿 구조체 접촉부(238) 및 상부 WL 접촉부(240-1)의 경우, 건식 에칭 공정을 위한 에칭 정지 층으로 작용할 수 있는 전도체 재료(1004) 및 전도체 층(206)의 존재로 인해 추가 에칭이 방지될 수 있다. 결과적으로 높이가 다른 제1 로컬 접촉부를 형성할 수 있다.
전술한 바와 같이, NAND 스트링 접촉부(236), 슬릿 구조체 접촉부(238) 및 상부 WL 접촉부(240-1)와 같은 제1 로컬 접촉부는 동일한 접촉 형성 공정에서 동시에 형성될 수 있다. 제1 로컬 접촉 형성 공정은 포토리소그래피, 에칭, 박막 증착 및 CMP와 같은 다중 공정을 포함할 수 있다. 일부 실시예에서, 접촉 형성 공정의 각 공정은 모든 제1 로컬 접촉부에 대해 단 한 번만 수행될 수 있다. 예를 들어, 단일 리소그래피 및 에칭 공정을 사용하여 NAND 스트링 접촉부(236), 슬릿 구조체 접촉부(238) 및 상부 WL 접촉부(240-1)의 모든 개구를 형성할 수 있고, 단일 증착 공정을 수행하여 NAND 스트링 접촉부(236), 슬릿 구조체 접촉부(238) 및 상부 WL 접촉부(240-1)의 모든 개구를 동일한 전도체 재료로 채울 수 있다. 일부 실시예에서, CMP 공정은 유전체 층(1100)의 상부 표면으로부터 과잉 증착된 재료를 제거할 수 있다.
도 3 및 방법(300)을 참조하면, TAC 구조체(및 나머지 제2 로컬 접촉부)의 형성은 동작(318)에서 형성될 수 있다. 도 12를 참조하면, 일부 실시예에 따르면, 제1 세트의 로컬 접촉부(예를 들어, NAND 스트링 접촉부(236), 슬릿 구조체 접촉부(238) 및 상부 WL 접촉부(240-1))를 형성한 후에 기판(202)에 가까운 TAC(234) 및 하부 WL 접촉부(240-2)를 포함하는 제2 세트의 로컬 접촉부가 형성될 수 있다. 먼저 수직 개구를 에칭하고(예를 들어, 건식 에칭), 이어서 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 조합을 사용하여 개구를 전도체 재료로 채움으로써 TAC(234)는 유전체 층(1100, 704, 232)에 형성될 수 있다 - 하부 WL 접촉부(240-2)는 유전체 층(1100, 704, 230)에 형성될 수 있다 -. 로컬 접촉부를 채우는 데 사용되는 전도체 재료는 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 일부 실시예에서, 전도체 재료 증착 전에, 장벽 층, 접착 층, 및/또는 시드 층이 형성될 수 있다.
TAC(234)는 유전체 구조체(702)의 전체 두께를 관통해서 에칭함으로써 형성될 수 있다. TAC(234)와 하부 WL 접촉부(240-2)는 모두 산화물 층(예를 들어, 유전체 층(1100, 704, 232 및 230))에 형성되기 때문에 전체 에칭 공정은 에칭 화학, 에칭 공정 툴링, 전체 공정 통합 및 비용 측면에서 단순화될 수 있다. 제한이 아닌 예로서, TAC(234) 및 하부 WL 접촉부(240-2)를 위한 개구는 딥 반응성 이온 에칭(deep reactive-ion etching, DRIE) 공정 또는 임의의 다른 적절한 이방성 에칭 공정에 의해 형성될 수 있다. 유전체 구조체(232)에 TAC(234)를 형성하는 것은 제조 공정을 단순화하고 제조 비용을 감소시킬 수 있다. 이는 공통 접촉부 형성 공정에서 다른 로컬 접촉부와 함께 게이트 교체 공정 후에도 TAC(234)를 쉽게 형성할 수 있기 때문이다.
일부 실시예에서, TAC(234)의 하단은 도 12에 도시된 바와 같이 STI 구조체(233) 내에 그리고 기판(202)과 접촉하여 형성될 수 있다. 예를 들어, TAC(234)는 STI 구조체(233)를 관통해서 연장하고 기판(202)에서 멈출 수 있다. 각각의 하부 WL 접촉부(240-2)의 하부 단부는 도 12에 도시된 바와 같은 계단 구조체에서 대응하는 레벨의 대응하는 상부 전도체 층(206)(WL)과 접촉할 수 있다. 모든 로컬 접촉부의 상단부(제1 및 제2 로컬 접촉 세트 모두 포함)는 유전체 층(1100)의 상단 표면에서 서로 동일 평면에 있을 수 있다. 제2 세트의 로컬 접촉부(TAC(234) 및 하부 WL(240-2)를 포함)는 제1 세트의 로컬 접촉부를 형성한 후 동일한 접촉 형성 공정에서 동시에 형성될 수 있다. 즉, 모든 로컬 접촉부(제1 및 제2 로컬 접촉 세트 모두 포함)는 도 11 및 도 12에 도시된 바와 같이 2개의 접촉 형성 공정으로 형성될 수 있다.
일부 실시예에서, 모든 로컬 접촉부(제1 및 제2 로컬 접촉 세트 모두 포함)는 단일 접촉 형성 공정에서 동시에 형성될 수 있음을 이해한다. 즉, 도 11 및 도 12에 도시된 두 가지 접촉 형성 공정은 단일 접촉 형성 공정으로 결합될 수 있다. 일부 실시예에서, 접촉 형성 공정의 각각의 공정은 NAND 스트링 접촉부(236), 슬릿 구조체 접촉부(238), TAC(234), 상부 WL 접촉부(240-1) 및 하부 WL 접촉부(240-2) 모두에 대해 한 번 수행될 수 있다. 예를 들어, 단일 리소그래피 공정이 수행된 후 단일 에칭 공정 및 단일 증착 공정이 수행될 수 있다.
일부 실시예에서, 복수의 접촉부를 가지는 추가 접촉 층이 로컬 접촉부 위에 형성될 수 있다. 도 13에 도시된 바와 같이, 접촉 층(242)(유전체 층(1302) 및 접촉부(246) 포함)은 유전체 층(1100) 위에 형성될 수 있다. 유전체 층(1302)은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 조합을 포함하는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 유전체 층(1302)은 SiO2, SiN, SiON, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 접촉부(246)는 먼저 수직 개구를 에칭하고(예를 들어, 건식 에칭 사용) 그런 다음, ALD, CVD, PVD, 임의의 다른 적절한 공정 또는 이들의 임의의 조합을 사용하여 전도체 재료로 개구를 충전함으로써 유전체 층(1302)을 관통해서 형성될 수 있다. 접촉부(246)를 채우기 위해 사용되는 전도체 재료는 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지는 않는다. 일부 실시예에서, 전도체 재료 증착 전에 장벽 층, 접착 층, 및/또는 시드 층이 접촉 개구에 증착될 수 있다.
도 13에 도시된 바와 같이, 각각의 접촉부(246)의 하단부는 대응하는 로컬 접촉부, 예를 들어 NAND 스트링 접촉부(236), 슬릿 구조체 접촉부(238), TAC 1200 또는 WL 접촉부(240-1 및 240-2)의 상단부와 접촉할 수 있다. 일부 실시예에서, 접촉 층(242)의 모든 접촉부(246)는 동일한 접촉 형성 공정에서 동시에 형성될 수 있다. 일부 실시예에서, 접촉 층(242)의 각각의 접촉부(246)는 비아(via)이다. 또한, 접촉 층(242)은 3D 메모리 장치(200)의 상호 접속 구조체의 "Via0(V0)" 레벨/하단 레벨로 지칭될 수 있다.
이어서, 상호 접속 층에 복수의 제3 접촉부가 형성될 수 있다. 도 13에 도시된 바와 같이, 상호 접속 층(244)(유전체 층(1308) 및 상호 접속 접촉부(248) 포함)은 접촉 층(242) 위에 형성될 수 있다. 유전체 층(1308)은 ALD, CVD, PVD 등과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 적절한 공정 또는 이들의 조합. 유전체 층(1308)은 SiO2, SiN, SiON, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 제한이 아닌 예로서, 상호 접속 접촉부(248)는 먼저 수직 개구를 (예를 들어, 건식 에칭 공정으로) 에칭하고, 그런 다음 ALD, CVD, PVD, 임의의 적절한 공정 또는 이들의 조합 등을 사용하여 개구를 전도체 재료로 채움으로써 유전체 층(1308)을 관통해서 형성될 수 있다. 상호 접속 접촉부(248)를 채우기 위해 사용되는 전도체 재료는 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지는 않는다. 일부 실시예에서, 전도체 재료 증착 전에, 장벽 층, 접착 층, 및/또는 시드 층이 형성된다.
도 13에 도시된 바와 같이, 각각의 상호 접속 접촉부(248)의 하단은 접촉 층(242)에서 대응하는 접촉부(246)의 상단과 접촉할 수 있으므로, 각각의 상호 접속 접촉부(248)는 NAND 스트링(204)과 같은 대응하는 메모리 어레이 구조에 전기적으로 연결될 수 있다. 슬릿 구조체(226) 및 WL(240-1 및 240-2). 일부 실시예에서, 상호 접속 층(244) 내의 모든 상호 접속 접촉부(248)는 동일한 접촉 형성 공정에서 동시에 형성될 수 있다. 일부 실시예에서, 각각의 상호 접속 접촉부(248)는 상호 접속 라인일 수 있고, 상호 접속 층(244)은 3D 메모리 장치(200)의 상호 접속 구조체의 "Metal0(M0)" 레벨/하단 레벨로 지칭될 수 있다.
일부 실시예에 따르면, 접촉부(246) 및 상호 접속 접촉부(248)는 Cu 접촉부를 형성하기 위한 이중 다마신 공정(dual damascene process)과 같은 단일 접촉부 형성 공정으로 형성될 수 있다. 그럼에도 불구하고, 도 13에 도시된 바와 같이, 로컬 접촉부 및 접촉부(246 및 248)를 포함하는 상호 접속 구조체는 제조 복잡성 및 비용을 감소시키기 위해 제한된 수의 제조 단계에서 형성될 수 있다.
본 개시에 따른 다양한 실시예는 메모리 어레이를 위한 상호 접속 구조체를 가지는 3D 메모리 장치를 제공한다. 상호 접속 구조체는 다양한 메모리 어레이 구조체(예를 들어, NAND 스트링, 게이트 라인 슬릿, WL 등)에 대한 접촉부가 제한된 수의 작업(예를 들어, 단일 작업 또는 두 개의 작업)으로 제조되도록 하여 공정 복잡성 및 제조 비용을 감소시킨다. 일부 실시예에서, 본 명세서에 개시된 상호 접속 구조체는 상부 상호 접속 층에 비트 라인을 포함할 수 있다. 이러한 비트 라인은 어레이 장치와 주변 장치가 서로 다른 기판에 형성되고 이어서 대면 구성에서 하이브리드 본딩에 의해 결합되는 3D 메모리 아키텍처에 적합한다.
또한, 여기에 공개된 상호 접속 구조체는 스택형 어레이 장치와 (예를 들어, 전력 버스 및 금속 라우팅을 위한) 주변 장치 사이에 수직 상호 접속을 제공하기 위한 TAC를 포함하여 금속 레벨을 줄이고 패킹 밀도를 개선하며 다이 크기를 줄인다. 일부 실시예에서, 본 명세서에 개시된 상호 접속 구조체의 TAC는 교번 유전체 층의 스택 또는 교번 전도체/유전체 층의 스택과 비교하여 내부에 관통 홀을 형성하기 위해 쉽게 에칭될 수 있는 유전체 구조체로 형성된다. 따라서 제조 복잡성과 비용을 줄일 수 있다. 유전체 구조체는 유전체의 교번 층 스택을 전도체/유전체 층 스택으로 변환하기 전에 형성될 수 있다.
일부 실시예에서, 3D 메모리 장치는 반도체 기판, 반도체 기판 상에 배치된 교번 층 스택, 및 기판의 격리 영역 상에서 교번 층 스택을 관통해서 수직으로 연장하는 유전체 구조체를 포함한다. 또한, 교번 층 스택은 유전체 구조체의 측벽 표면에 접할 수 있고 유전체 구조체는 유전체 재료로 형성된다. 3D 메모리 장치는 유전체 및 격리 영역을 관통해서 수직으로 연장하는 하나 이상의 TAC, 및 교번 층 스택을 관통해서 수직으로 연장하는 하나 이상의 채널 구조체를 추가로 포함할 수 있다.
3D 메모리 장치는 에피택셜 층을 더 포함하며, 이 에피택셜 층은 하나 이상의 채널 구조체와 반도체 기판 각각 사이에 형성된 에피택셜 층, 하나 이상의 채널 구조체 각각에 배치된 에칭 정지 플러그, 교번 층에 배치된 계단 구조체, 및 하나 이상의 TAC, 채널 구조체 및 슬릿 구조체 상에 배치된 하나 이상의 접촉 층 사이에 형성된다.
일부 실시예에서, 유전체 구조체는 TAC의 측벽 표면에 접한다.
일부 실시예에서, 3D 메모리 장치는 NAND 3D 메모리 장치이다.
일부 실시예에서, 교번 층 스택은 유전체 및 전도체 층의 교번 쌍을 포함한다.
일부 실시예에서, 유전체 층은 실리콘 산화물을 포함하고 전도체 층은 금속을 포함한다.
일부 실시예에서, 전도체 층은 워드 라인을 포함한다.
일부 실시예에서, 유전체 재료는 실리콘 산화물이다.
일부 실시예에서, 유전체 구조체는 산화물을 포함한다.
일부 실시예에서, 유전체 구조체는 3D 메모리 장치 내의 어레이 접촉 영역을 정의한다.
일부 실시예에서, 유전체 구조체의 영역은 격리 영역의 영역과 같거나 더 작다.
일부 실시예에서, 3D 메모리 장치를 형성하는 방법은 기판 상에 격리 구조체를 형성하는 단계, 기판 상에 교번 유전체 층 스택을 배치하는 단계를 포함하며, 교번 유전체 층 스택은 제1 유전체 층 및 제1 유전체 층과는 다른 제2 유전체 층의 쌍을 포함한다. 방법은 교번 유전체 층에서 수직으로 연장하는 채널 구조체를 형성하고, 교번 유전체 층 스택에 개구를 형성하는 단계를 더 포함하며, 여기서 개구는 격리 구조체를 노출시킨다. 방법은 또한 3D 메모리 장치의 TAC 영역으로서 유전체 구조체를 형성하기 위해 유전체 층으로 개구를 채우는 단계, 유전체 구조체 및 격리 구조체를 관통해서 수직으로 연장하는 TAC 개구를 형성하기 위해 기판이 노출될 때까지 유전체 구조체 및 격리 구조체의 일부를 제거하는 단계, TAC 영역에 TAC 구조체를 형성하기 위해 전도체로 TAC 개구를 채우는 단계를 포함하고, TAC 구조체는 기판과 접촉한다.
일부 실시예에서, TAC 개구를 형성하기 전에, 방법은 교번 유전체 층에서 수직으로 연장함으로써 기판의 도핑된 영역을 노출시키는 슬릿 개구를 형성하는 단계, 교번 유전체 층 스택을 교번 유전체/전도체 층 스택으로 변환하기 위해 하나 이상의 슬릿 개구를 관통하는 제2 유전체 층을 전도체 층으로 대체하는 단계, 및 교번 유전체/전도체 층 스택에서 수직으로 연장하는 하나 이상의 슬릿 구조체를 형성하기 위해 하나 이상의 슬릿 개구를 전도체로 채우는 단계를 포함한다.
일부 실시예에서, 채널 구조체를 형성하기 전에, 교번 유전체 층 스택에 계단 구조체를 형성하기 위해 트림 에칭 공정을 수행한다.
일부 실시예에서, 교번 유전체 층 스택의 일부를 제거하는 것은 건식 에칭 공정을 수행하는 것을 포함한다.
일부 실시예에서, 개구를 유전체 층으로 채우는 것은 화학 증기 증착, 플라즈마 강화 화학 증기 증착 또는 물리적 증기 증착 공정으로 유전체 층을 증착하는 것을 포함한다.
일부 실시예에서, 개구를 유전체 층으로 채우는 것은 산화물을 형성하는 것을 포함한다.
일부 실시예에서, 개구를 유전체 층으로 채우는 것은 실리콘 산화물을 형성하는 것을 포함한다.
일부 실시예에서, 제1 유전체 층은 산화물을 포함하고 제2 유전체 층은 질화물을 포함한다.
일부 실시예에서, 제1 유전체 층은 실리콘 산화물을 포함하고 제2 유전체 층은 실리콘 질화물을 포함한다.
일부 실시예에서, 3D 메모리 장치를 형성하기 위한 방법은 기판 상에 교번 유전체 층 스택을 배치하는 단계 - 여기서 교번 유전체 층 스택은 제1 유전체 층 및 제1 유전체 층과 상이한 제2 유전체 층의 쌍을 포함하고; 교번 유전체 층을 관통해서 수직으로 연장하는 채널 구조체를 형성하는 단계; 교번 유전체 층 스택을 에칭하여 개구를 형성하는 단계 - 여기서 개구는 기판의 격리 영역을 노출시킨다; 상기 개구를 유전체 층으로 채워 상기 격리 영역보다 작거나 같은 TAC 영역으로서 유전체 구조체를 형성하는 단계; 유전체 구조체 및 격리 영역을 관통해서 에칭하여 기판을 노출시키는 TAC 개구를 형성하는 단계; 및 TAC 영역에서 TAC 구조체를 형성하기 위해 전도체로 TAC 개구를 채우는 단계를 포함한다.
일부 실시예에서, 3D 메모리 장치를 형성하는 방법은 교번 유전체 층을 관통해서 수직으로 연장하는 슬릿 개구를 형성하는 단계를 더 포함하며, 여기서 슬릿 개구는 기판의 도핑된 영역을 노출시킨다. 방법은 슬릿 개구를 관통하는 제2 유전체 층을 전도체 층으로 대체하여 교번 유전체 층 스택을 교번 유전체/전도체 층 스택으로 변환하고, 슬릿 개구를 전도체로 채우고 슬릿 구조체를 형성하고, 교번 유전체 층 스택에서 계단 구조체를 형성하는 단계를 더 포함하며, 여기서 계단 구조체는 레벨을 포함한다. 또한 이 방법은 계단 구조체의 각각의 레벨에 월드 라인 접촉부를 형성하고, 채널 및 슬릿 구조체 위에 로컬 접촉부를 형성하고, 로컬 접촉부, 각각의 워드 라인 및 각각의 TAC 구조 위에 하나 이상의 접촉 층을 형성하는 단계를 포함한다.
일부 실시예에서, 교번 유전체 층 스택에 개구를 형성하는 것은 건식 에칭 공정을 수행하는 것을 포함한다.
일부 실시예에서, 교번 유전체/전도체 층 스택은 유전체 구조체의 측벽에 접한다.
일부 실시예에서, 유전체 구조체는 각각의 TAC 구조체의 측벽 표면에 접한다.
일부 실시예에서, 3D 메모리 장치는 격리 구조체를 가지는 기판; 기판 상에 배치된 교번 전도체/유전체 층 스택; 격리 구조체 위의 교번 전도체/유전체 층 스택을 관통해서 수직으로 연장하는 유전체 구조체 - 여기서 교번 전도체/유전체 층 스택은 유전체 구조체의 측벽 표면에 접하고 유전체 구조체는 유전체 재료로 형성됨 - ; 교번 전도체/유전체 층 스택을 관통해서 수직으로 연장하는 채널 구조체; 및 유전체 및 격리 구조체를 관통해서 수직으로 연장하는 스루 어레이 접촉부를 포함한다.
일부 실시예에서, 3D 메모리 장치는 교번 전도체/유전체 층 스택에 배치된 계단 구조체 - 여기서 계단 구조체는 그 위에 전도체 층을 가지는 각각의 레벨을 가지는 레벨을 포함하고; 계단 구조체의 각각의 전도체 층 위에 배치된 워드 라인 접촉부; 및 각각의 채널 구조체 및 슬릿 구조체 상에 배치된 로컬 접촉부를 더 포함한다.
일부 실시예에서, 유전체 구조체는 각각의 TAC의 측벽에 접한다.
일부 실시예에서, 유전체 구조체는 3D 메모리 장치의 어레이 관통 접촉 영역을 포함한다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 과도한 실험 없이 그리고 본 개시 내용의 일반적인 개념을 벗어나지 않고 당 업계의 기술 내에서 지식을 적용함으로써 특정 실시예와 같은 다양한 애플리케이션에 대해 용이하게 수정 및/또는 적응할 수 있도록 본 개시의 일반적인 특성을 완전히 드러낼 것이다. 따라서, 그러한 적응 및 수정은 여기에 제시된 교시 및 안내에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니며, 본 명세서의 용어 또는 어법이 교시 및 지침의 관점에서 숙련된 기술자에 의해 해석되어야 함을 이해해야 한다.
본 개시 내용의 실시예들은 지정된 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
요약 및 요약 섹션은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 제한하려는 의도는 아니다 .
본 개시의 폭 및 범위는 전술한 예시적인 실시예들 중 어느 것에 의해 제한되어서는 안 되며, 다음의 청구 범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (32)

  1. 3차원(3D) 메모리 장치로서,
    반도체 기판;
    상기 반도체 기판 상에 배치된 교번 층 스택(alternating layer stack);
    상기 반도체 기판의 격리 영역 상에서 상기 교번 층 스택을 관통해서 수직으로 연장하며 상기 교번 층 스택에 의해 둘러싸인 유전체 구조체 - 상기 교번 층 스택은 상기 유전체 구조체의 측벽 표면에 접하고 상기 유전체 구조체는 단일 유전체 재료로 형성됨 - ;
    상기 유전체 구조체 및 상기 격리 영역을 관통해서 수직으로 연장하는 하나 이상의 스루 어레이 접촉부(through array contact, TAC); 및
    상기 교번 층 스택을 관통해서 수직으로 연장하는 하나 이상의 채널 구조체
    를 포함하는 3차원 메모리 장치.
  2. 제1항에 있어서,
    상기 하나 이상의 채널 구조체 각각과 상기 반도체 기판 사이에 형성된 에피택셜 층;
    상기 하나 이상의 채널 구조체 각각에 배치된 에칭 정지 플러그(etch stop plug);
    상기 교번 층에 배치된 계단 구조체; 및
    상기 하나 이상의 TAC, 채널 구조체 및 슬릿 구조체 상에 배치된 하나 이상의 접촉 층
    을 더 포함하는 3차원 메모리 장치.
  3. 제1항에 있어서,
    상기 유전체 구조체는 상기 TAC의 측벽 표면에 접하는, 3차원 메모리 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 3D 메모리 장치는 NAND 3D 메모리 장치인, 3차원 메모리 장치.
  5. 제1항에 있어서,
    상기 교번 층 스택은 유전체 및 전도체 층의 교번 쌍을 포함하는, 3차원 메모리 장치.
  6. 제5항에 있어서,
    상기 유전체 층은 실리콘 산화물을 포함하고 상기 전도체 층은 금속을 포함하는, 3차원 메모리 장치.
  7. 제5항에 있어서,
    상기 전도체 층은 워드 라인을 포함하는, 3차원 메모리 장치.
  8. 제1항 또는 제3항에 있어서,
    상기 유전체 재료는 실리콘 산화물인, 3차원 메모리 장치.
  9. 제1항 또는 제3항에 있어서,
    상기 유전체 구조체는 산화물을 포함하는, 3차원 메모리 장치.
  10. 제1항에 있어서,
    상기 유전체 구조체는 상기 3D 메모리 장치 내에서 스루 어레이 접촉 영역을 정의하는, 3차원 메모리 장치.
  11. 제1항에 있어서,
    상기 유전체 구조체는 상기 격리 영역과 같거나 작은 풋프린트(footprint)를 가지는, 3차원 메모리 장치.
  12. 3D 메모리 장치 형성 방법으로서,
    기판 상에 격리 구조체를 형성하는 단계;
    상기 기판 상에 교번 유전체 층 스택을 배치하는 단계 - 상기 교번 유전체 층 스택은 제1 유전체 층 및 상기 제1 유전체 층과 상이한 제2 유전체 층의 쌍을 포함함 - ;
    상기 교번 유전체 층 스택에서 수직으로 연장하는 채널 구조체를 형성하는 단계;
    상기 교번 유전체 층 스택에 개구를 형성하는 단계 - 상기 개구는 상기 격리 구조체를 노출시킴 - ;
    상기 3D 메모리 장치의 스루 어레이 접촉부(through array contact, TAC) 영역으로서 유전체 구조체를 형성하기 위해 상기 개구를 유전체 층으로 채우는 단계;
    상기 유전체 구조체 및 상기 격리 구조체를 관통해서 수직으로 연장하는 TAC 개구를 형성하기 위해 상기 기판이 노출될 때까지 상기 유전체 구조체 및 상기 격리 구조체의 일부를 제거하는 단계; 및
    상기 TAC 영역에 TAC 구조체를 형성하기 위해 TAC 개구를 전도체로 채우는 단계 - 상기 TAC 구조체는 상기 기판과 접촉함 -
    포함하는 3D 메모리 장치 형성 방법.
  13. 제12항에 있어서,
    상기 TAC 개구를 형성하기 전에 3D 메모리 장치 형성 방법은:
    상기 교번 유전체 층 스택에서 수직으로 연장하는 하나 이상의 슬릿 개구(slit opening)를 형성하는 단계 - 상기 하나 이상의 슬릿 개구는 상기 기판의 도핑된 영역을 노출시킴 - ;
    상기 교번 유전체 층 스택을 교번 유전체/전도체 층 스택으로 변환하기 위해 상기 하나 이상의 슬릿 개구를 관통하는 상기 제2 유전체 층을 전도체 층으로 대체하는 단계; 및
    상기 교번 유전체/전도체 층 스택에서 수직으로 연장하는 하나 이상의 슬릿 구조체를 형성하기 위해 상기 하나 이상의 슬릿 개구를 전도체로 충전하는 단계
    를 더 포함하는 3D 메모리 장치 형성 방법.
  14. 제12항에 있어서,
    상기 채널 구조체를 형성하기 전에 상기 교번 유전체 층 스택에 계단 구조체를 형성하기 위해 트림 에칭 공정(trim-etch process)을 수행하는, 3D 메모리 장치 형성 방법.
  15. 제12항에 있어서,
    상기 교번 유전체 층 스택의 일부를 제거하는 단계는 건식 에칭 공정(dry etch process)을 수행하는 단계를 포함하는, 3D 메모리 장치 형성 방법.
  16. 제12항에 있어서,
    상기 개구를 유전체 층으로 채우는 단계는 화학 증기 증착(chemical vapor deposition), 플라즈마 강화 화학 증기 증착(plasma-enhanced chemical vapor deposition) 또는 물리적 증기 증착 공정(physical vapor deposition process)으로 상기 유전체 층을 증착하는 단계를 포함하는, 3D 메모리 장치 형성 방법.
  17. 제12항에 있어서,
    상기 개구를 유전체 층으로 채우는 단계는 산화물을 형성하는 단계를 포함하는, 3D 메모리 장치 형성 방법.
  18. 제12항에 있어서,
    상기 개구를 유전체 층으로 채우는 단계는 실리콘 산화물을 형성하는 단계를 포함하는, 3D 메모리 장치 형성 방법.
  19. 제12항에 있어서,
    상기 제1 유전체 층은 산화물을 포함하고 상기 제2 유전체 층은 질화물을 포함하는, 3D 메모리 장치 형성 방법.
  20. 제12항에 있어서,
    상기 제1 유전체 층은 실리콘 산화물을 포함하고 상기 제2 유전체 층은 실리콘 질화물을 포함하는, 3D 메모리 장치 형성 방법.
  21. 3D 메모리 장치 형성 방법으로서,
    기판 상에 교번 유전체 층 스택을 배치하는 단계 - 상기 교번 유전체 층 스택은 제1 유전체 층 및 상기 제1 유전체 층과 상이한 제2 유전체 층의 쌍을 포함함 - ;
    상기 교번 유전체 층을 관통해서 수직으로 연장하는 채널 구조체를 형성하는 단계;
    상기 기판의 격리 영역을 노출시키는 개구를 형성하기 위해 상기 교번 유전체 층 스택을 에칭하는 단계;
    스루 어레이 접촉(through array contact, TAC) 영역으로서 유전체 구조체를 형성하기 위해 상기 개구를 유전체 층으로 채우는 단계 - 상기 TAC 영역은 상기 격리 영역보다 작거나 같음 - ;
    상기 기판을 노출시키는 TAC 개구를 형성하기 위해 상기 유전체 구조체 및 상기 격리 영역을 관통해서 에칭하는 단계; 및
    상기 TAC 영역에서 TAC 구조체를 형성하기 위해 상기 TAC 개구를 전도체로 채우는 단계
    를 포함하는 3D 메모리 장치 형성 방법.
  22. 제21항에 있어서,
    상기 교번 유전체 층을 관통해서 수직으로 연장하는 슬릿 개구를 형성하는 단계 - 상기 슬릿 개구는 상기 기판의 도핑된 영역을 노출시킴 - ;
    상기 교번 유전체 층 스택을 교번 유전체/전도체 층 스택으로 변환하기 위해 상기 슬릿 개구를 관통하는 상기 제2 유전체 층을 전도체 층으로 대체하는 단계;
    슬릿 구조체를 형성하기 위해 상기 슬릿 개구를 전도체로 채우는 단계;
    상기 교번 유전체 층 스택에 계단 구조체(staircase structure)를 형성하는 단계 - 상기 계단 구조체는 레벨을 포함함 - ;
    상기 계단 구조체의 각각의 레벨에서 워드 라인(word line) 접촉부를 형성하는 단계;
    상기 채널 구조체 및 상기 슬릿 구조체 위에 로컬 접촉부를 형성하는 단계; 및
    상기 로컬 접촉부, 각각의 워드 라인 및 각각의 TAC 구조체 위에 하나 이상의 접촉 층을 형성하는 단계
    를 더 포함하는 3D 메모리 장치 형성 방법.
  23. 제21항에 있어서,
    상기 제1 유전체 층은 실리콘 산화물을 포함하고 상기 제2 유전체 층은 실리콘 질화물을 포함하는, 3D 메모리 장치 형성 방법.
  24. 제21항에 있어서,
    상기 교번 유전체 층 스택에 개구를 형성하는 단계는 건식 에칭 공정을 수행하는 단계를 포함하는, 3D 메모리 장치 형성 방법.
  25. 제21항에 있어서,
    상기 유전체 구조체는 실리콘 산화물을 포함하는, 3D 메모리 장치 형성 방법.
  26. 제22항에 있어서,
    상기 교번 유전체/전도체 층 스택은 상기 유전체 구조체의 측벽에 접하는, 3D 메모리 장치 형성 방법.
  27. 제21항에 있어서,
    상기 유전체 구조체는 각각의 TAC 구조체의 측벽 표면에 접하는, 3D 메모리 장치 형성 방법.
  28. 3차원(3D) 메모리 장치로서,
    격리 구조체(isolation structure)를 가지는 기판;
    상기 기판 상에 배치된 교번 전도체/유전체 층 스택;
    상기 격리 구조체 상에서 상기 교번 전도체/유전체 층 스택을 관통해서 수직으로 연장하는 유전체 구조체 - 상기 교번 전도체/유전체 층 스택은 상기 유전체 구조체의 측벽 표면에 접하고 상기 유전체 구조체가 유전체 재료로 형성됨 - ;
    상기 교번 전도체/유전체 층 스택을 관통해서 수직으로 연장하는 채널 구조체; 및
    상기 유전체 구조체 및 상기 격리 구조체를 관통해서 수직으로 연장되는 스루 어레이 접촉부(through array contact, TAC)
    를 포함하는 3D 메모리 장치.
  29. 제28항에 있어서,
    상기 교번 전도체/유전체 층 스택에 배치된 계단 구조체 - 상기 계단 구조체는 각각의 레벨이 그 위에 전도체 층을 가지는 레벨을 포함함 - ;
    상기 계단 구조체의 각각의 전도체 층 위에 배치된 워드 라인 접촉부; 및
    각각의 채널 구조체 및 슬릿 구조체 위에 배치된 로컬 접촉부
    를 더 포함하는 3D 메모리 장치.
  30. 제28항에 있어서,
    상기 유전체 구조체는 각각의 TAC의 측벽에 접하는, 3D 메모리 장치.
  31. 제28항에 있어서,
    상기 유전체 구조체는 상기 3D 메모리 장치의 스루 어레이 접촉 영역을 포함하는, 3D 메모리 장치.
  32. 제28항에 있어서,
    각각의 로컬 접촉부와 각각의 채널 구조체 사이에 개재된 에칭 정지 플러그(etch stop plug); 및
    각각의 채널 구조체와 상기 기판 사이에 배치된 에피택셜 층
    을 더 포함하는, 3D 메모리 장치.
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