CN210015853U - 半导体互连结构 - Google Patents

Abstract

本公开提供一种半导体互连结构。半导体互连结构包括：第一半导体结构，包括交替层叠的多个介质层和多层晶圆；第一导电结构，垂直设置于所述第一半导体结构中，包括：第一孔，侧壁露出所述介质层；第二孔，垂直连接于所述第一孔，侧壁露出所述晶圆，所述第一孔的孔径大于等于所述第二孔的孔径；绝缘层，覆盖于所述第一孔的侧壁和所述第二孔的侧壁，同时连接所述介质层和所述晶圆，所述绝缘层的材料与所述介质层的材料相同；扩散阻挡层，覆盖于所述绝缘层；导电材料，填充于所述扩散阻挡层的环绕范围内；第二导电结构，横向设置于所述介质层中，与所述第一导电结构的底部连接。本公开提供的半导体互连结构可以增加半导体结构的强度。

Description

半导体互连结构

技术领域

本公开涉及半导体制造技术领域，具体而言，涉及一种能够增强半导体结构强度的半导体互连结构。

背景技术

在芯片制造过程中，往往通过先在硅晶圆上制造硅通孔(TSV)，再制造凸点、压合晶圆的方式对晶圆进行堆叠以制造多个晶圆之间的电互连结构，通过这种方法制成的互连结构分为多个部分，各层之间通过凸点连接，一旦上下层硅通孔的定位有误差，则不但会造成互连结构的电阻增加、电特性减弱等缺陷，还会降低堆叠结构的强度，存在诸多隐患。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种半导体互连结构，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的半导体互连结构强度不足问题。

根据本公开的一个方面，提供一种半导体互连结构，包括：

第一半导体结构，包括交替层叠的多个介质层和多层晶圆；

第一导电结构，垂直设置于所述第一半导体结构中，包括：

第一孔，侧壁露出所述介质层；

第二孔，垂直连接于所述第一孔，侧壁露出所述晶圆，所述第一孔的孔径大于等于所述第二孔的孔径；

绝缘层，覆盖于所述第一孔的侧壁和所述第二孔的侧壁，同时连接所述介质层和多层晶圆，所述绝缘层的材料与所述介质层的材料相同；

扩散阻挡层，覆盖于所述绝缘层；

导电材料，填充于所述扩散阻挡层的环绕范围内；

第二导电结构，横向设置于所述介质层中，与所述第一导电结构的底部连接。

在本公开的一种示例性实施例中，所述绝缘层的沉积方式与所述介质层的沉积方式相同。

在本公开的一种示例性实施例中，刻蚀所述第一孔的第一偏压小于刻蚀所述第二孔的第二偏压。

在本公开的一种示例性实施例中，所述第一孔的绝缘层沉积速率低于所述第二孔的绝缘层沉积速率。

在本公开的一种示例性实施例中，所述第一孔的绝缘层沉积次数大于所述第二孔的绝缘层沉积次数。

在本公开的一种示例性实施例中，所述第一孔的孔径比所述第二孔的孔径大60nm～600nm。

在本公开的一种示例性实施例中，部分所述第一孔的孔径大于所述第二孔的孔径，其余所述第一孔的孔径等于所述第二孔的孔径。

在本公开的一种示例性实施例中，所述第一孔的孔径均大于所述第二孔的孔径。

在本公开的一种示例性实施例中，仅连接所述第二导电结构的第一孔的孔径大于所述第二孔的孔径。

在本公开的一种示例性实施例中，所述第二导电结构包括焊盘或导线。

本公开实施例通过在已经键合完毕的晶圆和介质层上打孔，并控制介质层上的孔径大于晶圆上的孔径，一次性使用与介质层相同的材料制作孔内壁的绝缘层，可以形成与各晶圆上下表面的介质层连为一体且嵌入键合结构的绝缘层，牢固不同层晶圆之间的连接，增强半导体结构的强度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示意性示出本公开示例性实施例中半导体互连结构的示意图。

图2示意性示出本公开示例性实施例中半导体互连结构的制造工艺的流程图。

图3A～图3F示意性示出本公开示例性实施例中半导体互连结构制造工艺中各制程的示意图。

图4是相关技术中绝缘层沉积制程的缺陷示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开提供的半导体互连结构的示意图。

参考图1，半导体互连结构100可以包括：

第一半导体结构1，包括交替层叠的多个介质层11和多层晶圆12，介质层和晶圆的层叠方式例如可以为键合；

第一导电结构2，垂直设置于所述第一半导体结构1中，包括：

第一孔21，侧壁露出所述介质层；

第二孔22，垂直连接于所述第一孔，侧壁露出所述晶圆，所述第一孔的孔径大于所述第二孔的孔径；

绝缘层23，覆盖于所述第一孔的侧壁和所述第二孔的侧壁，同时连接所述多个介质层和所述多层晶圆，所述绝缘层的材料与所述介质层的材料相同；

扩散阻挡层24，覆盖于绝缘层23；

导电材料25，填充于扩散阻挡层24的环绕范围内。

第二导电结构3，横向设置于介质层11中，与第一导电结构2的底部连接。

图2是本公开示例性实施例中半导体互连结构100的制造工艺的流程图。参考图2，半导体互连结构100的制造工艺可以包括：

步骤S21，提供第一半导体结构，所述第一半导体结构包括交替层叠的多个介质层和多层晶圆；

步骤S22，在所述第一半导体结构中制作垂直相连的第一孔和第二孔，所述第一孔的侧壁露出所述介质层，所述第二孔的侧壁露出所述晶圆，所述第一孔的孔径大于等于所述第二孔的孔径；

步骤S23，于所述第一孔和所述第二孔的侧壁沉积绝缘层，使所述绝缘层同时连接所述多个介质层和所述多层晶圆，所述绝缘层的材料与所述介质层的材料相同；

步骤S24，于所述绝缘层上进行导电材料填充制程以形成导电结构。

图3A～图3F是图2所示制造工艺的示意图。

参考图3A，在步骤S22，于第一半导体结构1上制作贯穿介质层11 和晶圆12的第一孔21和第二孔22，第一孔21的侧壁露出介质层，第二孔22的侧壁露出晶圆12，第一孔的孔径L1大于等于第二孔的孔径 L2。

其中，最底层的一个第一孔的底部露出第二导电结构3，第二导电结构3例如可以为焊盘、导线、引线垫等。

在图3A所示示例中，有三个第一孔的孔径大于第二孔的孔径，在其他实施例中，孔径大于第二孔的孔径的第一孔的数量可以由本领域技术人员自行设置。即，既可以设置全部第一孔的孔径大于第二孔的孔径，也可以设置部分第一孔的孔径大于第二孔的孔径，其他第一孔的孔径等于第二孔的孔径。在本公开实施例中，第一孔的孔径L1可以比第二孔的孔径L2大60nm～600nm，以实现更好的隔离层嵌入效果。在其他实施例中，本领域技术人员也可以根据实际情况自行设置孔径差。

如果制作第一孔或第二孔的方式为干法刻蚀，可以通过控制刻蚀第一孔的第一偏压小于刻蚀第二孔的第二偏压来控制第一孔的孔径大于第二孔的孔径；如果制作第一孔或第二孔的方式为湿法刻蚀，可以通过控制蚀刻溶液的浓度降低或流量降低来控制第一孔的孔径大于第二孔的孔径。本公开实施例优选为干法刻蚀。可以理解的是，在图3A所示孔刻蚀制程过程中，还包括涂覆光刻胶、显影等光刻制程，于此不再赘述。此外，第一孔和第二孔的的横截面包括但不限于圆形、椭圆形、正方形、平行四边形等。

参考图3B，在第一孔21和第二孔22的侧壁上使用与介质层11相同的材质均匀沉积绝缘层23，使绝缘侧23与各介质层11和各晶圆12 连接。

在本公开的实施例中，绝缘层的沉积方式与介质层的沉积方式可以相同也可以不同。介质层和绝缘层的沉积方式例如包括热氧化、化学气相沉积、等离子体增强化学气相沉积、高密度等离子体化学气相沉积、原子层沉积中的一个或两个。用于沉积介质层和绝缘层的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、氧化铝及氧化钛等中的一个。

由于第一孔和第二孔孔径不同，因此在沉积绝缘层的过程中，可以控制第一孔的沉积次数大于第二孔的沉积次数，以制作上下内径均匀的绝缘层；或者，可以通过控制第一孔的介质沉积速率小于第二孔的介质沉积速率，来控制第一孔侧壁的介质层厚度大于第二孔侧壁的介质层厚度，进而制作上下内径均匀的绝缘层。

在相关技术中，由于通孔上下沉积速率不同(上层绝缘层的生成速度较快，下层绝缘层的生成速度较慢)，往往会造成如图4所示的沉积绝缘层后的通孔上内径小于下内径的问题，进而造成填充导电材料后导线宽度不均匀，影响导电性能。而由图3B可以看出，通过本公开实施例方案制作的绝缘层，不但能够克服第一孔和第二孔孔径不同的问题，还能够通过控制位于下层的第一孔或第二孔的孔壁绝缘层生成速率等于位于上层的第一孔或第二孔的孔壁绝缘层生成速率，使位于下层的第一孔/ 第二孔的绝缘层内径与位于上层的第一孔/第二孔的绝缘层内径相同，实现上下内径均匀的绝缘层，提高导电结构的均匀度，进而提升导电性能。

绝缘层23沉积完成后，介质层11与绝缘层22由于相同材质而融为一体，形成一种嵌入半导体堆叠结构的介质结构，三个介质层11中间的两个晶圆12经由嵌入式绝缘层23形成相互连接，即上硅片/芯片与下硅片/芯片的介质薄膜经由TSV侧壁的介质层形成跨晶圆的材质连接，以此增加了不同层晶圆(硅片)之间的连接强度，避免了晶圆堆叠与TSV 制程时对于半导体结构的破坏。

参考图3C，制作绝缘层23后，可以进行层回刻工艺制程，通过干法刻蚀消除第二导电结构3上表面的绝缘层和第一半导体结构1上表面的绝缘层。

参考图3D，接下来，可以在绝缘层23的包围范围内沉积粘附层/扩散阻挡层24的制程，使扩散阻挡层24覆盖于绝缘层23以防止后续填充的金属扩散并提高种子层的粘附强度。扩散阻挡层24的材料例如包括 Ta、TaN/Ta、TiN等，沉积方式例如可以包括PVD、磁控溅射、PECVD 等，本公开对此不作特殊限制。

参考图3E，在制作扩散阻挡层24之后，于扩散阻挡层24的表层使用导电材料25溅射种子层。导电材料25例如为铜。

参考图3F，于种子层的范围之内填充导电材料25，以形成导电结构 2。填充导电材料25的方式例如为磁控溅射、CVD、原子层沉积、电镀等方式，本公开对此不作特殊限定。

在本公开实施例中，第一导电结构2的底部连接有横向设置在介质层11且电连接于晶圆12的第二导电结构3，第二导电结构3例如可以为导线、引线垫、金属焊盘等，本公开对此不作特殊限定。

综上所述，本公开实施例通过在已经键合完毕的晶圆和介质层上打孔，使用与介质层相同的材料和工艺制作嵌入半导体结构的绝缘层，可以形成与各晶圆上下表面的介质层连为一体的绝缘层，牢固不同层晶圆之间的连接，增强半导体结构的强度。此外，通过控制工艺参数，可以使绝缘层的内径上下均匀，进而提高TSV的均匀度，提升导电性能。

上述附图仅是根据本实用新型示例性实施例所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (10)

1.一种半导体互连结构，其特征在于，包括：

第一半导体结构，包括交替层叠的多个介质层和多层晶圆；

第一导电结构，垂直设置于所述第一半导体结构中，包括：

第一孔，侧壁露出所述介质层；

第二孔，垂直连接于所述第一孔，侧壁露出所述晶圆，所述第一孔的孔径大于等于所述第二孔的孔径；

绝缘层，覆盖于所述第一孔的侧壁和所述第二孔的侧壁，同时连接所述介质层和所述晶圆，所述绝缘层的材料与所述介质层的材料相同；

扩散阻挡层，覆盖于所述绝缘层；

导电材料，填充于所述扩散阻挡层的环绕范围内；

第二导电结构，横向设置于所述介质层中，与所述第一导电结构的底部连接。

2.如权利要求1所述的半导体互连结构，其特征在于，所述绝缘层的沉积方式与所述介质层的沉积方式相同。

3.如权利要求1所述的半导体互连结构，其特征在于，刻蚀所述第一孔的第一偏压小于刻蚀所述第二孔的第二偏压。

4.如权利要求1所述的半导体互连结构，其特征在于，所述第一孔的绝缘层沉积速率低于所述第二孔的绝缘层沉积速率。

5.如权利要求1所述的半导体互连结构，其特征在于，所述第一孔的绝缘层沉积次数大于所述第二孔的绝缘层沉积次数。

6.如权利要求1所述的半导体互连结构，其特征在于，所述第一孔的孔径比所述第二孔的孔径大60nm～600nm。

7.如权利要求1所述的半导体互连结构，其特征在于，部分所述第一孔的孔径大于所述第二孔的孔径，其余所述第一孔的孔径等于所述第二孔的孔径。

8.如权利要求1所述的半导体互连结构，其特征在于，所述第一孔的孔径均大于所述第二孔的孔径。

9.如权利要求7所述的半导体互连结构，其特征在于，仅连接所述第二导电结构的第一孔的孔径大于所述第二孔的孔径。

10.如权利要求1所述的半导体互连结构，其特征在于，所述第二导电结构包括焊盘或导线。

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