KR100209856B1 - 반도체장치의 제조방법 - Google Patents

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다까시 고바야시
신뻬이 이이지마
아쯔시 히라이와
노부요시 고바야시
다까시 하시모또
미쯔오 난바
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가나이 쓰도무
가부시키가이샤 히다치 세이사꾸쇼
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Abstract

저온에서 단차 피복율이 우수한 전극 또는 배선을 형성하기에 적합한 반도체 장치의 제조 방법으로서, 다결정 Si막으로의 붕소 이온 또는 2플루오르화 붕소 이온의 주입에 의해 pnp 바이폴라 트랜지스터의 이미터를 형성하는 경우에는 900℃ 이상의 고온 열처리가 다결정 Si막내의 붕소를 활성화시키기 위해 필요하고, 확산도가 큰 붕소가 긴 거리에 걸쳐서 확산해서 얕은 접합의 형성을 곤란하게 하여 pnp 트랜지스터의 동작 속도를 개선할 수 없는 것을 해소하기 위해서, 붕소가 도프된 비정질 Si막을 디실란과 트리실란 중의 적어도 하나와 디보란을 포함하는 혼합 가스를 원료 가스로서 사용하는 감압 CVD에 의해 200℃ 이상, 400℃ 이하의 온도 범위에서 형성한다.
이러한 반도체 장치의 제조 방법에 의해, 비정질 실리콘 막이 종래 방법에 의해 형성된 다결정 실리콘 막의 경우와 비교해서 더 낮은 온도에서 불순물을 확산시킬 수 있고, 종래 기술에서 보다 더 얕은 pn접합을 형성할 수 있다.

Description

반도체장치의 제조방법
제1도는 Si 퇴적 속도와 온도사이의 관계를 도시한 그래프.
제2도는 Si막의 단차 피복율과 퇴적 온도 사이의 관계를 도시한 그래프.
제3도는 본 발명을 실시하기 위해 사용하는 장치의 1실시예의 개략도.
제4(a)도~제4(c)도 및 제5(a)도~제5(e)도는 각각 본 발명에 따른 다른 실시예에서 시료를 작성하는 방법을 도시한 도면.
제6(a)도, 제6(b)도 및 제7(a)도, 제7(b)도는 각각 본 발명에 따른 1실시예를 설명하는 도면.
제8(a)도~제8(d)도는 본 발명의 다른 실시예를 설명하는 공정도.
제9(a)도~제9(f)도 및 제10(a)도~제10(f)도는 각각 본 발명의 바이폴라 트랜지스터의 이미터 또는 베이스 형성에 적용된 1실시예를 설명하는 공정도.
제11(a)도 및 제11(b)도는 본 발명이 메모리 장치의 형성에 적용된 1실시예의 설명도.
제12도는 Si막을 텅스텐으로 치환해서 얻은 텅스텐막의 시간과 두께사이의 관계를 도시한 도면.
제13(a)도~제13(i)도는 본 발명의 다른 실시예를 설명하는 공정도.
제14(a)도~제14(e)도는 본 발명의 또 다른 실시예를 설명하는 공정도.
제15(a)~제15(f)도는 본 발명의 또 다른 실시예를 설명하는 공정도.
제16(a)도 및 제16(b)도는 본 발명에 따른 또 다른 실시예의 설명도.
* 도면의 주요부분에 대한 부호의 설명
101 : Si 기판 102 : 열산화막
103 : 홈 203 : 다결정 Si막
204 : 불순물 확산층 206 : BPSG막
208 : 붕소가 도프된 비정질 Si막 306 : 레이저 빔 스폿
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로, 특히 저온에서 단차 피복이 우수한 전극 또는 배선을 형성하기에 적합한 반도체 장치의 제조 방법에 관한 것이다.
감압 화학 기상 성장(LPCVD) 법을 통한 실란(SiH4)의 열분해에 의해 형성된 다결정 실리콘(Si)은 반도체 장치에서의 전극 및 배선용으로 통상 사용되고 있다. LPCVD법에 의해 형성된 다결정 Si막은 극단적으로 높은 저항율을 가지므로, 불순물을 공지의 열확산 또는 이온 주입에 의해 도프해서 저항율을 낮추어 다음 공정에 도전성을 제공한다.
바이폴라 트랜지스터의 제조에 있어서, Si기판까지 도달하는 구멍을 상기 Si기판상에 형성된 절연막으로 형성한 후, 이온 주입에 의해 불순물이 도프되는 다결정 Si막을, 퇴적하고, 이어서 다결정 Si막내의 불순물을 열처리에 의해 Si기판으로 확산시켜서 이미터를 형성한다. 이 종류의 방법에 관련된 기술은, 예를들면 VLSI Technology, S. M. Sze, ed(McGraw-Hill, 1988 pp. 499~507)에 거론되어 있다.
그러나, 다결정 Si막으로의 붕소 이온 또는 2플루오르화 붕소(BF2) 이온의 주입에 의해 pnp 바이폴라 트랜지스터의 이미터를 형성하는 경우에는 900이상의 고온에서의 열처리가 다결정 Si막 내의 붕소를 활성화시키기 위해 필요하므로, 확산도가 큰 붕소가 긴 거리에 걸쳐서 확산하여 얕은 접합의 형성을 곤란하게 한다. 그 결과, pnp 트랜지스터의 동작 속도를 향상할 수 없다는 문제가 있었다.
또한, LSI의 규모가 줄어듬에 따라, 이미터를 형성하는 구멍에서의 종횡비가 커지고, 가파른 측벽등을 갖는 구멍에 있어서의 다결정 Si막으로의 이온 주입의 경우에는 붕소가 부족한 부분이 다결정 Si막에 형성되므로, 전극 또는 배선의 저항율이 증가하게 된다는 문제가 있다.
한편, 열확산에 의해 불순물을 도프하는 경우에는 열처리를 고온에서 장시간 동안 인가해서 가파른 단차 측벽상에도 불순물을 도프할 수 있다. 그러나, 상술한 이온 주입의 경우와 마찬가지로, 다결정 Si막이 이미터 등의 Si기판과 접촉하는 Si기판의 부분으로 붕소가 긴 거리에 걸쳐서 확산되므로 얕은 접합의 형성을 곤란하게 한다.
상기 문제중의 하나로서 구멍의 측벽상에 형성된 다결정 Si막에 붕소를 도프하는 방법에서는 디실란(Si2H6) 및 디보란(B2H6)을 원료 가스로서 사용하고, 520∼665의 온도 범위 내에서 붕소를 도프하면서 Si막을 퇴적하는 방법이 제안되어 있다(J. Electrochem. Sco:SOLID-STATE SCIENCE AND TECHNOLOGY, Vol. 133, No. 8, pp 1721~1724, August 1986). 그러나, 본 발명자에 의한 실험에 따르면, Si2H6을 원료 가스로서 사용해서 그러한 온도 범위 내에서 퇴적된 Si막은 단차 피복율이 나빠서, 깊은 홈의 퇴적에 의한 상면과 비교해서 홈의 측벽상의 층 두께가 현저히 저하된다는 문제가 있었다. 또한, 막의 퇴적 반응이 너무 격심해서 400~600℃의 온도 범위 내에서 제어해야 한다는 것을 발견하였다.
본 발명의 목적은 종래 기술의 상기 문제를 극복하고, 종횡비가 큰 구멍 또는 깊은 홈의 내부를 완전히 매립할 수 있는 단차 피복이 우수한 만족할만한 전극 또는 배선을 용이하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 극단적으로 얇은 접합을 용이하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명에 따르면, 붕소가 도프된 비정질 Si막을 디실란(Si2H6)과 트리실란(Si3H6) 중의 적어도 하나와 디보란(B2H6)을 포함하는 혼합 가스를 원료 가스로서 사용하는 감압 CVD(CVD는 1atm 이하의 가스 압력에서 실행됨)에 의해 200℃ 이상, 400℃ 이하의 온도 범위에서 형성한다.
그렇게 해서 형성된 비정질 Si막은 단차 피복율이 우수해서 깊은 홈이더라도 완전히 충전할 수 있다.
이것은 다음의 이유 때문이라고 추측된다. 약 400℃ 이상의 온도에서 다음의 반응에 의해 Si2H6이 기상(gas phase) 중에서 분해되어 SiH2(시릴렌)이 형성된다.
SiH2는 용이하게 반응하므로, 분해후에 직접 기판과 반응해서 Si막이 퇴적된다. 그 결과, SiH2의 투입 비율에 의해 막 퇴적 반응이 제어된다. 깊은 단차의 측벽에 대해서는 홈내의 SiH2의 공급이 편평한 부분과 비교해서 불충분하게 되므로, 단차 피복율이 저하된다. n형 도판트를 형성하는 도핑 가스(예를들면, 포스핀(PH3) 또는 아르신(AH3)) 또는 비활성 가스는 SiH2에 비해서 기판에 대해 낮은 흡착율을 가지므로 식(1)의 반응에 영향을 주지 않는다. 따라서, 그러한 가스가 SiH6과 함께 반응조에 도입되면, Si막의 퇴적 속도를 거의 변화시키지 않아 단차 피복율이 나빠진다.
한편, B2H6은 분해 온도가 낮아서 약 200℃ 이상의 온도에서 기판과 미리 반응해서 흡착종을 형성한다. 흡착종은 Si2H6과 용이하게 반응하므로, Si막 퇴적 반응은 400℃ 이하의 온도에서도 진행된다. 반응은 순수한 표면 반응이므로, 불순물을 함유하지 않거나 또는 n형 도핑 가스를 동시에 흘리는 경우와 같이 단차 피복율이 저하되지 않아, 깊은 홈내에서도 균일하게 막을 퇴적시킬 수 있다.
SiH4또는 Si2H6중의 적어도 하나와 B2H6을 원료 가스로서 사용하는 플라즈마 CVD법에 의해, 본 발명에서의 온도와 같거나 또는 그 이하의 온도에서 Si막을 퇴적할 수 있다. 그러나, 플라즈마 CVD법에 의해 형성된 막은 단차 피복율이 나빠서 깊은 홈을 매립할 때, 빈 구멍이 생긴다. 따라서, Si막을 형성하기 위해 플라즈마 CVD법을 사용하면, 개시 원료 가스가 같더라도 깊은 홈의 내부를 완전히 매립하기가 곤란하다.
본 발명에 있어서, Si막은 퇴적단계에서 비정질 상태이다. 이것에 열처리가, 예를들면 질소 또는 비활성 분위기에서 650℃에서 약 15분간 실시될 때, 수지형 결정이 성장함과 동시에 불순물이 활성화가 완료되므로, 충분한 도전성을 얻을 수 있다. 따라서 약 900℃ 이상의 온도로 까지 실행된 다결정 Si로 이루어진 배선 또는 전극을 형성하는 공정에서 현저한 온도 저하를 달성할 수 있다. 본 발명에 따라 얻은 Si막을 바이폴라 트랜지스터의 p형 이미터를 형성하기 위한 불순물 확산원으로서 사용할 때, 극단적으로 얕은 베이스-이미터 접합을 형성할 수 있어 LSI의 동작 속도를 개선할 수 있으므로 특히 바람직하다. 또한, 본 발명에 따라 형성된 Si막을 MOS 트랜지스터의 형성에 적용할 때, 얕은 p형 소오스-드레인 확산층을 형성할 수 있으므로, 게이트 길이가 짧은 미세한 트랜지스터도 안정하게 동작시킬 수 있다. 따라서, LSI의 대규모 집적화에 대해서도 효과가 있다. 본 발명에 따라 형성된 Si막의 평균 입자 크기는 막 두께보다 크고, 현재 존재하는 방법에 의해 마련된 다결정 Si막의 크기보다 1자리수 큰 칫수이다. 따라서, 캐리어 이동도가 커서 붕소의 농도가 낮을 때에도 높은 도전성을 달성할 수 있다는 장점도 있다.
본 발명에 따라 형성된 Si막은 단차 피복율이 우수하므로, 깊은 콘택트 홀의 내부를 완전히 매립할 수 있다. 따라서, 본 발명에 따라 콘택트 홀내에 Si막을 충전시킨 후, Si막을 환원제로서 텅스텐(W) 함유 화합물 가스와 반응시켜 Si막을 텅스텐막으로 치환할 때, 콘택트 홀을 텅스텐으로 채울 수 있어 저항율이 낮은 다층 배선을 형성할 수 있다. 본 발명에 있어서, Si막 퇴적에 관한 온도는 400℃ 이하이므로, 알루미늄 합금등의 저융점 배선 재료가 하층에 존재하더라도, 본 발명을 실행할 수 있다.
Si막을 텅스텐막으로 치환하는 반응은 식(2)로 나타내어 진다.
식(2)로 나타낸 반응에 있어서, 텅스텐막은 Si막을 소비하면서 Si막의 형상에 대응해서 형성되는 것이므로, 이 의미에서 본 명세서에서는 치환이라는 표현을 사용하고 있다. 따라서, 식(2)로 나타낸 반응에 있어서, Si막을 환원제로서 전부 소비해버리면, 텅스텐의 치환 반응은 자연히 정지한다. 따라서, 텅스텐은 Si막이 존재하지 않은 부분에서는 석출되지 않는다. 본 발명에 의해 형성된 Si막을 텅스텐막으로 치환할 때, 붕소가 Si막에 도프되므로, 적은 량의 Si와 붕소가 치환후의 텅스텐막에 존재하는 것이 관찰되었다. Si막의 텅스텐막으로의 치환에 있어서, 얇은 텅스텐막이 반응의 초기상태에서 Si막의 전체 표면에 걸쳐서 형성될 때, 막 두께(깊이) 방향으로의 WF6과 Si 사이의 반응의 진행이 매우 지연되어, 결국에는 Si막의 매우 얇은 부분에서 반응이 정지하게 된다.
따라서, 두꺼운 텅스텐막을 형성하는 경우에는 Si막상에 텅스텐 핵발생 제어막을 사전에 형성하고 계속해서 적당한 온도(200~400℃)에서 CVD를 실행해서 치환 반응을 일으킬 필요가 있다.
이 방법에 다르면, 얇은 텅스텐막이 Si막의 표면상에 거의 형성되지 않고, WF6가 Si 사이의 반응이 Si막의 깊이 방향을 향해서 진행해서 두꺼운 Si막이라도 텅스텐막으로 치환할 수 있다. 이런 종류의 반응 제어막으로서는 Si산화막이 바람직하지만, 반응의 초기 상태에 있어서 Si막의 표면을 텅스텐으로 치환하는 핵발생을 방해해서 막의 깊이 방향으로의 반응을 촉진하는 효과를 갖는 얇은 막이면, 어떤 다른 재료를 포함하는 막이라도 좋다. 이 경우, 막의 두께는 1~3mm가 바람직하다. 그후, 전처리의 용이성 및 그의 효과의 측면에서 실용상 Si산화막을 형성하는 것이 바람직하다.
Si막의 표면상에 얇은 실리콘 산화막을 형성할 수 있는 화학 약품에서 캐미칼 옥사이드(chemical oxide)라고 하는 주지의 화학 약품을 사용해서 산화시키는 방법이 실용적이다. W 치환 반응 완료후, 반응 제어막은 더이상 필요가 없으므로 제거된다.
또한, Si막과 그의 아래에 있는 기판 사이의 계면에서 텅스텐 치환 반응을 종료하려고 하면, 반응에 대한 장벽으로서의 막을 계면에 배치시키면 좋다. 장벽막은 Si막이 텅스텐으로 표면으로 부터 깊이 방향으로 점차 치환될 때 계면에서의 치환 반응의 정지에 기여한다. 따라서, 장벽막은 저항율이 낮고, 그자체로서 텅스텐과의 반응이 어려워서 Si 및 WCVD에 대한 온도 영역(≤400℃)에 있어서 열적으로 안정한 물질이 바람직하다. 장벽층으로서는, 예를들면 W, Mo, Ti 및 Ta 등의 천이 금속 원소, 그의 질화물 또는 그의 규화물, 코발트 규화물, 알루미늄 질화물 및 Ti-W 합금으로 구성된 군에서 선택된 적어도 하나의 물질을 포함하는 도체층을 사용할 수 있다. 그의 바람직한 두께는 50~300nm, 더 바람직하게는 100~200nm이다. Al, Au, Ag 등은 반응하기 쉬우므로 바람직하지 않다. 이 종류의 장벽막은, 예를들면 반도체 기판과 텅스텐 사이의 직접 접속을 바라지 않는 경우나 텅스텐과의 치환 대상인 Si막의 바닥 계면에서 텅스텐 치환 반응을 확실히 정지하려는 경우에 유효하다.
Si막을 텅스텐막으로 치환한 후, SiH4, H2등을 종래 기술에서 처럼 WF6을 환원시키기 위해 첨가할 때, WF6으로 부터의 텅스텐 석출 반응이 진행되어, 치환된 텅스텐막의 갭 또는 그 위에 텅스텐을 더욱이 석출시킬 수 있다는 것은 명백하다.
이하, 도면에 따라 실시예를 설명한다.
[실시예 1]
제3도는 이 실시예에서 사용한 횡형 감압 CVD 장치의 개략도이다.
석영관(10)의 중앙에는 실리콘 기판(40)이 놓여진 석영 홀더(30)이 놓여 있다. 실리콘 기판으로서는 다음의 2종류의 기판을 준비했다. 기판 1은 Si기판에 열산화막 100nm를 형성한 것으로, 붕소가 도프된 Si막을 퇴적한 후, 막 두께를 측정했다.
기판 2는 제4도에 도시한 공정으로 형성했다. 먼저, 1㎛ 두께의 열산화막(102)를 Si기판(101)상에 형성했다(제4(a)도).
그후, 각각의 폭이 0.5㎛인 홈(103)을 공지의 리도그래피 및 드라이 에칭 기술에 의해 같은 간격으로 형성했다(제4(b)도).
이어서, 100nm 두께의 산화막(104)를 감압 CVD에 의해 형성했다(제4(c)도).
석영 홀더(30)상에 기판 1 및 기판 2를 놓고 석영관(10)의 내부를 배기한 후, 밸브(50) 및 밸브(60)을 열어 Si2H6을 50cc/min, B2H6을 0.5cc/min의 유량으로 동시에 흘려서 붕소가 도프된 Si를 약 200nm까지 퇴적했다. 이들 가스의 유량비 즉, B2H6/Si2H6은 0.01이었다. 유량비를 0.005~0.02 범위내에서 적당히 선택할 수 있다. 또한, 석영관 내의 압력은 B2H6및 Si2H6을 공급하는 동안 30Pa로 유지했다. Si막을 퇴적하기 위해 소정 기간동안 가스를 흘린후에 기판(40)을 석영관(10)으로 부터 꺼냈다.
이어서, 광학 간섭법에 의해 기판 1에 대한 Si막의 두께를 측정했다. 한편, 홈(103)과 수직인 평면에 따라 기판 2를 벽개해서 단차 피복율을 평가했다. 단차 피복율은 주사형 전자 현미경을 사용해서 얻은 단면 사진에 있어서 단차 상부의 막두께 a와 단차 측벽부중 최하부의 막두께 b를 측정해서, b/a로서 정의했다.
제1도는 Si막에 대한 퇴적 속도와 퇴적 온도 사이의 관계를 도시한 것이다. 비교를 위해, 종래 기술로서 B2H6을 첨가하지 않고 30Pa의 압력에서 Si2H6만을 도입한 경우에 얻은 결과도 제1도에 도시했다. 제1도에서는 Si막에 대한 퇴적 온도를 B2H6의 첨가에 의해 약 150℃까지 낮출 수 있어 400℃ 이하에서도 충분한 속도로 Si막을 퇴적할 수 있다는 것을 알 수 있다. B2H6을 첨가하는 경우, 퇴적 속도가 400℃ 이하의 퇴적온도에서는 퇴적 온도의 증가에 따라 증가하고, 계가 표면 반응 제어를 구성한다. 한편, 400℃ 이상의 온도에서는 퇴적 속도가 저하하고 계가 질량 공급 제어를 구성한다. 매우 균일하게 여러개의 기판을 함께 처리하기 위해서, 계가 표면 제어 반응을 구성하는 것이 바람직하고, 막의 퇴적 온도가 400℃ 이하일 필요가 있다.
제2도는 Si막의 단차 피복율과 퇴적 온도 사이의 관계를 도시한 것이다. Si막의 퇴적 온도가 400℃ 이하인 경우, 단차 피복율은 거의 1로서 깊은 홈의 내부를 매립할 수 있다. 이것에 대해서, 막의 퇴적 온도가 400℃ 이상이고 B2H6이 첨가되지 않은 경우, 단차 피복율은 0.9 이하로 나빠져서 깊은 홈의 내부를 완전히 매립할 수 없다.
B2H6대신에 포스핀(PH3) 또는 아르신(AsH3)을 n형 도핑 가스로서 Si2H6에 첨가하면, Si2H6의 반응에 있어서 변화가 없고, 퇴적 속도에 있어서도 증가가 관측되지 않는다. 또한, 단차 피복율이 불순물을 포함하지 않는 경우의 단차 피복율과 거의 같아져서 깊은 홈의 내부를 완전히 매립할 수 없다.
이 실시예에 따르면, Si2H6및 B2H6을 사용해서 400℃ 이하의 온도에서 붕소가 도프된 비정질 Si막을 퇴적하는 것에 의해, 충분한 퇴적 속도 및 단차 피복율로 깊은 홀의 내부를 Si막으로 매립할 수 있다.
[실시예 2]
이 실시예는 본 발명에 따라 형성된 붕소가 도프된 비정질 Si막을 불순물의 확산원으로서 사용하는 경우를 보여준다. 2종류의 시료 3 및 4를 제5도에 도시한 방법으로 작성했다. 먼저, 두께가 0.5㎛인 Si3N4를 공지의 CVD로 Si기판(401)상에 퇴적했다(제5(a)도). 그후, Si3N4막(402)의 일 부분을 공지의 리도그래피 및 드라이 에칭 기술로 제거해서 각각 0.5㎛인 홈(403)을 등간격으로 형성했다(제5(b)도). 이어서, 다음에 도시하는 바와 같이 Si막을 형성하고 불순물을 도프했다. 시료 3에 대해서는 Si2H6및 B2H6을 50cc/min 및 0.5cc/min으로 공급하고, 350℃, 30Pa의 조건하에서 두께가 30nm인 붕소가 도프된 비정질 Si막(404)를 제5(c)도에 도시한 바와 같이 형성했다. 시료 4에 있어서는 제5(d)도에 도시한 바와 같이 Si4H6을 원료 가스로서 사용해서 630℃, 80Pa의 조건하에서 두께가 30nm인 다경질 Si막(405)를 형성한 후, 주입 에너지 20Kev, 주입량 2.5×1015/㎤로 BF2이온(406)을 주입했다. 그후, 불순물이 충분히 활성화 되어 확산층(409)를 형성할 정도의 온도로 시료 3 및 4를 어닐한 후, Si기판(401)의 표면으로 부터 내부로 불순물이 확산한 거리(확산 영역(409)의 깊이×j)를 2차 이온 질량 분석계(SIMS)로 측정했다. 그 결과를 제6(a)도 및 제6(b)도에 도시한다. 본 발명에 따른 붕소가 도프된 비정질 Si막을 확산원으로서 사용하는 시료 3에서는 700℃의 저온에서 불순물의 활성화가 완료되어 확산 깊이가 35nm인 매우 얕은 접합을 제6(a)도에 도시한 바와 같이 형성했다. 한편, BF2 +이온이 다결정 Si막으로 주입된 시료 4를 사용하는 경우에는 불순물을 충분히 활성화시키기 위해 약 900℃에서의 열처리가 필요하므로, 확산깊이가 250nm로 커져서 얕은 접합의 형성이 불가능했다.
이 실시예에 따르면, 불순물 확산원으로서 본 발명에 따라 형성된 붕소가 도프된 비정질 Si막을 사용하는 것에 의해 불순물의 확산을 억제하면서 열처리의 온도를 낮출 수 있고 매우 얕은 접합을 형성할 수 있다는 것이 확실하다.
비정질 Si에서 다결정 Si로의 천이는 550℃ 이상의 온도에서 일어난다. 그러나, 반응이 매우 느리고 550~600℃의 온도에서 장시간이 걸리므로, 약 650℃ 이상의 온도에서 어닐처리를 실시하는 것이 특히 바람직하다. 이 경우에 비정질 Si막으로의 붕소 원자의 확산은 동시에 실행되지만, 소정의 접합 깊이를 얻기 위해서는 또 하나의 어닐 처리를 실시하는 것이 바람직하다.
[실시예 3]
이 실시예는 MOS 트랜지스터의 소오스-드레인 영역의 형성에 대해 확산원으로서 본 발명에 따라 형성된 붕소가 도프된 비정질 Si막을 사용하는 경우를 보여준다.
MOS 트랜지스터를 다음에 도시한 공정으로 작성했다. 먼저, 제7(a)도에 도시한 바와 같이, 저항율이 10Ω㎝이고, 결정 방위가(100)인 n형 Si기판(201')의 표면에 공지의 선택 산화 기술로 분리용 산화막(202)를 형성했다. 그후, 산소 분위기 중에서 Si기판의 표면을 산화시켜 두께가 10nm인 게이트 산화막(202')를 형성했다. 그후, 감압 CVD로 100nm의 다결정 Si막(203)를 형성하고, 저항율을 낮추기 위해 불순물을 첨가한 후, 감압 CVD로 두께가 200nm인 SiO2막(205)을 형성했다. 이어서, SiO2막(205) 및 다결정 Si막(203)에서의 불필요한 부분을 주지의 리도그래피 및 드라이 에칭 기술로 제거했다. 이어서, 감압 CVD로 두께가 20nm인 SiO2막을 전체적으로 형성한 후, Si기판(201')의 표면이 노출될 때까지 이방성 드라이 에칭을 실시해서 SiO2막(205)등의 측벽상에만 SiO2막(205')를 형성했다. 이어서, Si2H6및 B2H6을 원료 가스로서 사용하는 감압 CVD로 350℃, 30Pa의 압력하에서 두께가 200nm인 붕소가 도프된 비정질 Si막(208)을 형성하고, 계속해서 공지의 방법으로 Si막(208)을 소정의 형상으로 패터닝했다(제7(a)도).
그후, 질소 분위기 중에서 비정질 Si막(208)을 700℃에서 20분간 어닐 처리해서 비정질 Si막(208) 내의 붕소를 Si기판으로 확산하여 제7(b)도에 도시한 바와 같이 소오스-드레인 영역(204)가 형성되었다. 어닐 처리에 의해, Si막(208)은 비정질 상태에서 다결정 상태(214)로 상태가 변경된다.
이 실시예에서 작성한 MOS 트랜지스터는 펀치 스루 내압이 높고, 게이트 길이가 약 0.3㎛ 정도로 매우 짧은 경우에도 충분한 마진으로 동작할 수 있는데, 이것은 700℃만큼 낮은 온도에서의 열확산에 의해 매우 얕고 대체로 직사각형 형상으로 접합을 형성할 수 있기 때문이다. 한편, 종래 기술에서와 같이 마스크로서 다결정 Si막 게이트 전극을 사용하여 BF2 +이온을 주입해서 소오스-드레인 영역을 형성하는 경우에는 실효적인 채널 길이가 짧게 되어 본 발명에 따른 방법보다 낮은 전압에서 펀치 스루 현상이 일어난다. 그 결과, 게이트 길이가 0.3㎛인 경우, 주입된 불순물이 가우스 분포에 따라 광범위하게 분포하고 불순물을 활성화시키기 위해 900℃ 이상의 열처리가 필요하게 되어 주입된 불순물이 실리콘 기판 내로 깊게 확산하므로, 안정한 트랜지스터 특성을 얻을 수가 없다.
이 실시예에서는 본 발명에 따라 형성된 붕소가 도프된 Si막으로 부터 불순물이 확산해서 소오스-드레인 영역이 형성되므로, 펀치 스루 내압이 높은 MOS 트랜지스터를 작성할 수 있어 LSI의 규모를 저감할 수 있다는 이점이 있다.
[실시예 4]
이 실시예는 다결정 Si MOS 트랜지스터에서 확산층을 형성하기 위해 비정질 상태에서 퇴적된 붕소가 도프된 Si막을 사용하는 경우를 보여준다.
다결정 Si MOS 트랜지스터를 제8도에 도시한 공정으로 작성했다. 먼저, 제8(a)도에 도시한 바와 같이 절연 SiO2막(218)을 반도체 기판(201)상에 형성했다. 이어서, 감압 CVD처리에 의해 Si2H6및 B2H6을 동시에 공급해서 350℃, 30Pa의 조건하에서 두께가 100nm인 붕소가 도프된 비정질 Si막(208)을 형성했다. 그후, 붕소가 도프된 Si막(208)을 공지의 리도그래피 및 드라이 에칭에 의해 소정의 형상으로 패터닝했다. 이어서, 제8(b)도에 도시한 바와 같이, 불순물을 포함하지 않은 두께가 10nm인 비정질 Si막(215)를 525℃에서 Si2H6을 원료 가스로서 사용하는 감압 CVD에 의해 형성했다. 그후, 감압 CVD법으로 두께가 20nm인 SiO2막(205)를 700℃에서 퇴적시켰다. 이 처리에 의해 Si막(208), (215)는 다결정 Si막(214), (216)으로 변환됨과 동시에 확산층(204)가 형성되었다. 그후, 두께가 100nm인 붕소가 도프된 Si막을 Si2H6및 B2H6을 원료 가스로서 사용해서 감압 CVD에 의해 형성하고, 700℃에서 20분간 질소 분위기 중에서 어닐링한 후, 제8(c)도에 도시한 바와 같이 패터닝해서 트랜지스터의 게이트 전극(214')를 형성했다. 그후, 제8(d)도에 도시한 바와 같이 공지의 CVD 처리로 층간 절연막(217)을 형성한 후, 확산층(204)까지 콘택트 홀을 형성하고, 계속해서 Al막(211)을 형성한 후, 패터닝해서 리이드 배선을 형성했다.
이 실시예에서 작성된 다결정 Si MOS 트랜지스터는 높은 펀치 스루 내압을 갖고, 게이트 길이가 약 0.3㎛인 경우에도 충분한 마진을 갖고 동작할 수 있다. 종래 기술에서는 게이트 산화막(205)를 거쳐 이온 주입을 해서 소오스-드레인을 형성하므로, 게이트 산화막을 손상시킨다는 문제가 있었다. 이 실시예에는 이온 주입을 사용하지 않으므로, 게이트 산화막을 그러한 손상으로 부터 방지할 수 있다.
이 실시예에서는 SiH6및 B2H6을 다결정 Si MOS 트랜지스터의 소오스-드레인으로서 사용해서 저온에서 Si막을 형성하므로, 대규모 집적에 대해서도 높은 신뢰성을 달성할 수 있다.
[실시예 5]
이 실시예는 pnp형 바이폴라 트랜지스터의 이미터 영역을 형성하기 위해 본 발명에 따라 형성된 붕소가 도프된 비정질 Si막을 사용하는 예를 보여준다.
먼저, 제9(a)도에 도시한 바와 같이, 깊이가 1.2㎛인 붕소 매립층(516)을 질화 붕소를 사용하는 열확산에 의해 결정방위(100)의 n형 Si기판(501)상의 소정의 영역에 형성했다. 그후, 두께가 500nm인 에피텍셜층(503)을 형성한 후, 공지의 드라이 산화법으로 두께가 30nm인 SiO2막(504)를 형성하고 감압 CVD처리로 두께가 80nm인 Si3N4막(505)를 퇴적시켰다. 그후, 매립층까지 도달하는 분리용 홈 및 이미터와 컬렉터 영역을 분리하는 홈을 공지의 포토에칭 기술로 형성한 후, SiO2막(504'), (504) 및 다결정 Si(506)으로 그 홈들을 매립했다.
그후, Si3N4막을 형성하고, 마스크를 사용해서 붕소 이온을 그곳으로 주입한 후, 950℃에서 30분간 어닐링을 실행하여 컬렉터 영역(507)을 형성했다. 그후, 인의 이온 주입을 실행한 후 900℃에서 10분간 질소 분위기 중에서 열처리를 실시해서 진성 베이스 영역에 접속되는 외부 베이스 영역(508)을 형성했다.
이어서, 공지의 리도그래피 및 드라이 에칭을 사용해서 Si3N4막(505) 및 SiO2막(504)를 소정의 영역에 있어서 순차 제거했다. 이어서, 40KeV의 가속 전압하에서 5×1013/㎠의 비소 이온을 주입한 후, 900℃에서 10분간 질소 분위기 중에서 열처리를 실시해서 제9(b)도에 도시한 바와 같은 진성 베이스 영역(510)을 형성했다.
제9(c)도에 도시한 바와 같이, 공지의 감압 CVD처리를 사용해서 SiO2막(504)를 퇴적하고, 이미터를 형성하는 홀을 공지의 포토에칭으로 뚫었다.
그후, 350℃, 30Pa의 조건하에서 Si2H6및 B2H6을 원료 가스로서 사용하는 감압 CVD에 의해 제9(d)도에 도시한 바와 같이, 두께가 50nm인 붕소가 도프된 비정질 Si막(509)를 형성했다. 이 경우에, Si막내의 붕소 농도는 5×1020/㎤으로 설정했다. 그후, 비정질 Si막(509)의 불필요한 부분을 공지의 포토에칭으로 제거했다.
그후, 700℃에서 20분간 질소 분위기 중에서 어닐링을 실행해서 비정질 Si막(509)내의 붕소를 Si기판으로 확산시켜 제9(e)도에 도시한 바와 같은 이미터 영역(513)을 형성했다. 어닐링에 의해, 비정질 Si막(509)는 다결정 실리콘 막(511)로 변환되어 도전성을 띄게 된다.
제9(f)도에 도시한 바와 같이 외부 베이스 영역과 컬렉터에까지 도달하는 콘택트 홀을 형성한 후, Al막(515)를 형성하고 전극으로서 소정의 형상으로 패터닝했다.
이 실시예에서 형성된 pnp 바이폴라 트랜지스터의 이미터 및 베이스 영역의 두께는 종래 기술에서 형성된 이미터 또는 베이스와 비교해서 매우 얕은 약 20nm이므로, 높은 차단 주파수를 달성할 수 있다. 또한, 이미터 저항도 종래 기술과 비교해서 저감된다. 이 실시예에 따르면, 붕소가 도프된 비정질 Si막을 원료 가스로서 Si2H6및 B2H6을 사용해서 저온에서 형성하고, 불순물이 Si막으로 부터 확산되어 이미터 영역을 형성하므로, 바이폴라 트랜지스터의 차단 주파수를 향상할 수 있어 동작 속도를 증가시킬 수 있다.
[실시예 6]
이 실시예는 npn 바이폴라 트랜지스터의 베이스 영역을 형성하기 위해 붕소가 도프된 비정질 Si막을 사용하는 예를 보여준다.
먼저, 제10(a)도에 도시한 바와 같이, 두께가 1.2㎛이고 저항율이 낮은 안티몬 매립층(502)를 저항율이 10Ω㎝이고 결정 방위가(100)인 p형 Si기판(501)상의 소정의 영역에 열확산에 의해 형성했다. 그후, 공지의 Si 에피텍셜 성장 기술을 사용해서 두께가 400nm인 에피텍셜층(503)을 형성한 후, 드라이 산화법으로 두께가 30nm인 SiO2막(504)를 형성하고 감압 CVD 처리로 두께가 80nm인 Si3N4막(505)를 순차 형성했다. 이어서, 매립층(502)까지 도달하는 소자 분리용 홈 및 이미터와 컬렉터를 분리하는 홈을 공지의 포토에칭으로 형성하고 공지의 감압 CVD 처리로 다결정 Si(506), SiO2막(504') 및 (504)를 형성해서 이들 홈의 내부를 매립했다. 그후, Si3H6막(도시하지 않음)을 형성하고, 마스크로서 상기 막을 사용해서 인 이온을 주입한 후, 950℃에서 30분간 어닐링을 실행해서 컬렉터 영역(507)을 형성했다. 이어서, BF2 +이온을 주입하고 계속해서 900℃에서 10분간 질소 분위기 중에서 어닐링을 실시해서 진성 베이스 영역에 접속되는 외부 베이스 영역(508)을 형성했다.
제10(b)도에 도시한 바와 같이, 공지의 리도그래피 및 드라이 에칭을 사용해서 Si3N4막(505) 및 SiO2막(504)를 소정의 영역에 있어서 순차 제거했다. 그후, 300℃, 20Pa의 조건하에서 원료 가스로서 Si2H6및 B2H6을 사용하는 감압 CVD 처리로 두께가 20nm이고 붕소가 도프된 Si막(509)를 형성했다. 이 막내의 붕소 농도는 1×1019/㎤이 되도록 제어했다. 그후, 공지의 포토에칭으로 붕소가 도프된 Si막(509)를 소정의 형상으로 패터닝했다.
700℃에서 20분간 질소 분위기 중에서 열처리를 인가해서 Si막(509)내의 붕소를 Si기판으로 확산시켜 제10(c)도에 도시한 바와 같이 베이스 영역(510)을 형성했다. 이 열처리에 의해, Si막(509)가 기판과 접촉하는 부분에서는 고상 에피텍셜 성장에 의해 단결정으로 변환되고, 나머지 부분에서는 다결정 실리콘 막(511)로 변환되었다.
제10도에 도시한 바와 같이, 두께가 50nm이고 인이 도프된 Si막(512)를 500℃, 30Pa의 조건하에서 원료 가스로서 Si2H6및 PH3을 사용하는 감압 CVD에 의해 Si막(511) 상에 형성했다. 이 경우에, Si막(512) 내의 인 농도는 4×1020/㎤으로 제어했다. 그후, 제10(d)도에 도시한 바와 같이 공지의 포토에칭으로 비정질 Si막(512)를 소정의 형상으로 패터닝 했다.
이어서, 700℃에서 20분간 질소 분위기 중에서 어닐링을 실행해서 Si막(512) 내의 인을 Si기판으로 확산시켜 제10(e)도에 도시한 바와 같은 이미터(513)을 형성했다. 이 어닐링에 의해, Si막(512)는 다결정 실리콘 막(514)로 변환되어 도전성을 띄게 된다.
이어서, 외부 베이스 영역 및 컬렉터 영역에 대한 콘택트 홀을 형성한 후, Al막(515)를 제10(f)도에 도시한 바와 같이 전극으로서 형성했다.
이 실시예에서 형성된 바이폴라 트랜지스터의 베이스 영역의 두께는 종래 기술의 것과 비교해서 매우 얕은 약 30nm 정도이므로, 종래 기술과 비교해서 더 높은 차단 주파수를 얻을 수 있다.
이 실시예에 의하면, 붕소가 도프된 Si막을 원료 가스로서 Si2H6및 B2H6을 사용해서 형성하고 불순물을 그곳으로 부터 확산시켜 베이스 영역을 형성하므로, 바이폴라 트랜지스터의 차단 주파수를 향상할 수 있다는 효과가 있다.
[실시예 7]
이 실시예는 본 발명에 따른 저온에서 형성되고 붕소가 도프된 비정질 Si막을 다이나믹 랜덤 액세스 메모리(DRAM)의 메모리 셀로서 사용하는 예를 보여준다.
제11(a)도에 도시한 바와 같이, 깊이가 5㎛인 홈을 공지의 리도그래피 및 드라이 에칭으로 Si기판(701)의 소정의 영역에 형성했다. 그후, SiH4및 N2O를 원료 가스로서 사용하는 감압 CVD 처리로 SiO2막(702)를 형성한 후, 이방성 에칭을 실시하여 홈의 측벽상에만 SiO2막(704)를 남겼다. 붕소가 도프된 비정질 Si막(704)를 Si2H6및B2H6을 사용하는 감압 CVD 처리에 의해 형성하고 공지의 포토에칭으로 패터닝했다. 형성 온도는 350℃로 설정하고 압력은 30pa로 설정했다. 이어서, 900℃의 질소 분위기 중에서 열처리를 실시해서 플레이트 전극으로서 붕소 확산층(703)을 형성했다. 이 경우에, 붕소가 도프된 비정질 Si막(704)는 다결정 Si로 변환되었다.
그후, 실리콘 질화막(Si3N4)를 SiH2Cl2및 NH3를 사용하는 감압 CVD 처리에 의해 퇴적시키고, 그 막의 표면을 산화시켜서 실리콘 질화막/산화막 복합막(705)를 형성했다. 그후, 붕소가 도프된 비정질 Si(706)을 Si2H6및 B2H6을 사용하는 감압 CVD 처리에 의해 퇴적시켜서 홈의 내부를 완전히 매립했다. 퇴적 조건은 반응 온도가 350℃, 압력이 30Pa였었다. 이 조건하에서, 비정질 Si는 단차 피복율이 우수해서 종횡비가 1.5 이상인 경우에도 홈의 내부를 거의 완전히 매립할 수 있다. 이어서, 공지의 드라이 에칭을 전체 표면에 인가해서 홈내에만 비정질 Si막을 남긴후, 700℃에서 20분간 질소 분위기 중에서 열처리를 실시해서 비정질 Si막을 다결정 구조로 변환시켰다. 이것은 기억 노드로서 사용되었다. 이 경우에, Si막(706)내의 붕소는 기판(701)로 확산되어 확산층(707)이 형성되었다. 상술한 공정에 의해 용량부가 형성되었다.
그후, 제11(b)도에 도시한 바와 같이, Si기판(701)의 표면을 산소 분위기 중에서 산화시켜 두께 6nm인 게이트 산화막(708)을 형성했다. 두께가 150nm이고 붕소가 도프된 비정질 Si막을 Si2H6및 B2H6을 사용하는 감압 CVD 처리에 의해 형성하고, 650℃에서 201분 질소 분위기 중에서 처리해서 비정질 Si를 다결정 구조로 변화시키고, 공지의 리도그래피 및 드라이 에칭에 의해 패터닝해서 게이트 전극(709)를 형성했다. BF2 +이온을 이온 주입한 후, 900℃의 질소 분위기 중에서 열처리를 실시해서 소오스-드레인 영역(710)을 형성했다. 이어서, CVD SiO2막(711)을 퇴적한 후, 제작에 의해 트랜지스터를 완성했다.
이 실시예에서 작성된 메모리 셀의 플레이트 전극 및 기억 노드의 저항율은 종래 기술에서의 것과 비교해서 매우 낮아, 통상의 것보다 더욱 고속인 동작이 가능하다. 또한, 붕소가 도프된 Si막은 우수한 단차 피복율을 가지므로, 홈내의 빈 구멍의 발생을 방지할 수 있고 구멍 결함등을 종래 기술과 비교해서 현저히 줄일 수 있다. 이 실시예에 의하면, 저온에서 형성되어 붕소가 도프된 비정질 Si막을 기억 노드 또는 플레이트 전극으로서 사용하므로, DRAM의 동작 고속화 및 신뢰성 개선을 달성할 수 있다.
또한, 이 실시예에서는 트랜치형 용량을 갖는 DRAM에 대해서 설명했지만, 적층형 용량에 대해서도 마찬가지 효과를 얻을 수 있다.
[실시예 8]
이 실시예에는 붕소가 도프된 비정질 Si막을 텅스텐 막으로 치환하고 구멍의 내부를 텅스텐으로 채우는 예를 보여준다.
이 실시예에서 사용하는 장치의 기본 구성은 도입하는 가스가 다른 것만 제외하고는 제3도에 도시한 장치와 동일하다.
시료 기판(40)에는 다음의 것을 사용하였다. 먼저, 두께가 100nm인 SiO2막을 열산화에 의해 Si 웨이퍼상에 형성했다. 그후, 두께가 1㎛이고 붕소가 도프된 비정질 Si막을 Si2H6및 B2H6을 원료 가스로서 사용해서 형성했다. 이 경우에, Si2H6및 B2H6의 유량은 각각 50cc/min 및 0.5cc/min으로 설정하고, 반응 온도는 350℃로 설정하며, 압력은 30Pa로 설정했다.
석영관의 중앙에는 석영 홀더(30)을 두고, 시료 기판(40)을 그 위에 탑재했다. 석영관(10)의 내부를 배기한 후, 밸브(50) 및 밸브(70)을 열어서 반응조 내로 WF6및 N2를 도입하고, 붕소가 도프된 비정질 Si막을 텅스텐 막으로 치환했다. WF6및 N2의 유량은 각각 20cc/min 및 2000cc/min였고, 반응 온도는 300℃, 반응조 내의 압력은 100Pa로 설정했다. 막을 치환하기 위해 소정의 시간동안 가스를 도입한 후에, 시료 기판(40)을 꺼냈다. 이어서, 시료 기판(40)을 표면에 수직인 평면을 따라 벽개하고, 형성된 텅스텐의 막두께를 주사형 전자 현미경으로 측정했다. 그 결과를 제12도에 도시했다.
제12도에서 직선(a)는 110℃로 가열된 질산 용액에 침지하는 것에 의해 붕소가 도프된 비정질 Si막의 표면상에 텅스텐 핵 발생 반응 제어막으로서 두께가 1.1nm인 화학적 산화막을 형성한 후, 비정질 Si막을 텅스텐막으로 치환한 결과를 나타낸 것이다. 텅스텐 막의 두께는 치환 시간에 비례해서 증가했다.
제12도에서 직선(b)는 붕소가 도프된 비정질 Si막을 1% HF 수용액에서 60초간 침지하고, Si막의 표면에서의 산화물을 제거한 후, 비정질 Si막을 텅스텐 막으로 치환한 결과를 도시한 것이다. 300℃에 있어서는 형성된 텅스텐 막의 두께가 약 10nm로 형성 시간에 의존하지 않고 일정하고, 치환 반응은 거의 진행하지 않는다.
이 실시예에 의하면, 텅스텐 반응 제어막을 붕소가 도프된 비정질 Si막상에 형성하고, 이것을 WF6과 반응시키는 것에 의해, 두께가 거의 1㎛인 텅스텐 막을 형성할 수 있다는 효과가 있다. 또한, 상술한 조건하에서 형성된 비정질 Si막은 단차 피복율이 매우 우수하므로, 비정질 Si를 텅스텐으로 치환하는 것에 의해 콘택트 홀 또는 비어 홀의 내부를 텅스텐으로 매우 만족스럽게 채울 수 있다는 효과가 있다.
[실시예 9]
제13(a)도~제13(i)도는 텅스텐 막 매립층 형성의 공정을 도시한 것이다.
먼저, 제13(a)도에 도시한 바와 같이, p형(100) Si기판(201) 상에 공지의 기술에 의해 분리용 SiO2막(202) 및 게이트 산화막(202')를 형성한 후, 감압 CVD 처리에 의해 다결정 Si막(203)을 300nm 퇴적했다. 다결정 Si막의 저항율을 낮추기 위해 불순물을 도핑한 후, 통상의 리도그래피 및 드라이 에칭 기술로 패터닝해서 게이트 전극을 형성했다. 그렇게 해서 형성된 Si막을 포함하는 게이트 전극(203)을 마스크로서 사용해서 비소 이온을 주입하고, 어닐링을 실행해서 소오스-드레인으로서 불순물 확산층(204)를 형성한 후, 감압 CVD 처리에 의해 SiO2막(205)를 층간 산화막으로서 퇴적했다.
제13(b)도에 도시한 바와 같이, 붕소 및 인을 함유하는 SiO2막(붕소가 도프된 포스포실리케이트 글라스 막, 이하 BPSG막이라 한다)(206)을 CVD 처리에 의해 700nm의 두께로 퇴적한 후, 900℃의 N2중에서 어닐링해서 리플로우하고, 그후, 리도그래피 및 드라이 에칭 기술에 의해 각각의 직경이 0.5㎛인 콘택트 홀 h를 형성했다.
그후, 제13(c)도에 도시한 바와 같이, 반응성 스퍼터링에 의해 질화 티타늄(TiN)막(207)(두께 150nm)을 전면에 퇴적한 후, Si2H6및 B2H6을 원료 가스로 사용하고, 감압 CVD 처리에 의해 반응노 온도 350℃, 압력 30Pa에서 붕소가 도프된 비정질 Si막(208)을 500nm 퇴적했다. 이 경우에 막의 퇴적 온도가 400℃ 이상이면, TiN막의 박리가 일어난다. 따라서, Si막의 퇴적 온도는 400℃ 이하로 하는 것이 바람직하다. 그후, 포토레지스트 막(209)를 표면이 평탄하게 되도록 전면에 도포했다. 제13(d)도에 도시한 바와 같이, SF6을 사용한 드라이 에칭을 전면에서 실행해서 TiN막(207) 및 붕소가 도프된 비정질 Si막(208)을 콘택트 홀 h의 내부에만 남기고 다른 부분에서는 전부 제거했다. 또한, TiN막(207)은 콘택트 홀의 외부에 남겨도 좋다. 오히려 Al등의 도체층을 다음의 공정에서 형성한다면, TiN막이 Al막에 대해서도 장벽층으로서 작용해서 신뢰성 향상에 기여한다. 그후, 110℃로 가열된 HNO3중에 시료를 1분간 침지해서 Si막(208)의 표면에 1.1nm 두께의 실리콘 산화막(202)를 형성했다.
제13(e)도에 도시한 바와 같이, WF6을 원료 가스로서 사용한 CVD 처리에 의해 붕소가 도프된 비정질 Si막을 전부 텅스텐 막(210)으로 치환했다. CVD 조건은 가스 유량 WF6/N2=20/2000sccm, 전체 압력 100Pa, 온도 300℃였었다. 치환한 후, 표면에 부분적으로 남아 있는 실리콘 산화막(202)를 플루오르 산 수용액으로 제거했다.
제13(f)도에 도시한 바와 같이, Al막(211)(두께 500nm) 및 몰리브덴 실리사이드 막(212)(두께 100nm)를 순차 퇴적하고, 공지의 포토에칭으로 패터닝해서, Al배선을 형성한 후, 플라즈마 SiO막/SOG(spin on glass)막/플라즈마 SiO막을 포함하는 적층막(213)(두께 300nm/400nm/300nm, 합계 1㎛)을 형성하고, 그것에 공지의 리도그래피 및 드라이 에칭 기술을 사용해서 몰리브덴 실리사이드 막(212)까지 도달하는 각각의 직경이 0.5㎛인 콘택트 홀 h'을 형성했다.
제13(g)도에 도시한 바와 같이, 반응노 온도 350℃, 압력 30Pa의 조건하에서 감압 CVD 처리에 의해 붕소가 도프된 비정질 Si막(208)(두께 500nm)를 형성했다. 이 경우에, 퇴적 온도가 400℃ 넘어 500℃ 근처가지 올라가면, Al배선의 용융이 일어난다. 그후, 드라이 에칭을 전면에 인가해서 콘택트 홀 h'의 내부에만 비정질 Si막을 남기고 다른 곳에서는 그것을 제거했다. 이어서, 제13(d)도의 공정과 마찬가지 방법으로, 110℃로 가열된 HNO3중에 시료를 1분간 침지해서 Si막(208)의 표면에 1.1nm 두께의 실리콘 산화막(202)를 형성했다.
제13(h)도에 도시한 바와 같이, Wh6을 사용한 CVD 처리에 의해 붕소가 도프된 비정질 Si막(208)을 전부 텅스텐 막(210)으로 치환했다. CVD 조건은 가스 유량 WF6/Ar=20/2000sccm, 전체 압력 100Pa, 온도 300℃였었다. 텅스텐막(210)의 표면에 부분적으로 남아 있는 실리콘 산화막(202)를 플로우르 산 수용액에 침지해서 제거했다. 또한 WF6및 H2를 사용하는 종래의 CVD 처리에 의해 콘택트 홀 h'를 텅스텐막으로 완전히 채웠다. 이 경우의 CVD 조건은 가스 유량 WF6/H2=20/2000sccm, 전체 압력 60Pa, 온도 350℃였었다.
H2를 부가한 종래의 CVD 처리를 사용하는 이유는 상술한 반응식(2)에 도시한 바와 같이 Si막을 텅스텐 막으로 치환할 때, Si막 3몰에 대해서 텅스텐 막 2몰이 생성되어 체적의 감소가 일어나기 때문이다. 이 CVD 처리에 의하면, 텅스텐 막상에만 텅스텐을 선택적으로 석출시킬 수가 있다.
제13(i)도에 도시한 바와 같이, 스퍼터링에 의해 Al막(211)(두께 900nm)을 형성하고, 공지의 포토에칭을 사용해서 소정의 형상으로 패터닝해서 2번째 층의 Al 배선을 형성했다.
이 실시예에 의하면, Si기판과 Al배선 및 Al배선 사이의 콘택트 홀을 텅스텐으로 매립해서 평탄한 다층 배선 구조를 얻을 수 있다. 그 결과, Al 배선 사이의 단절등의 문제가 대폭적으로 개선된다. 또한, 소오스-드레인과 배선 사이의 콘택트 저항 및 Al배선 사이의 콘택트 저항이 종래 기술과 비교해서 현저히 감소된다.
[실시예 10]
이 실시예는 붕소가 도프된 비정질 Si막을 텅스텐 막으로 치환하지 않고 그 자체로서 콘택트 홀을 매립하는데 사용하는 예를 보여준다.
실시예 9와 마찬가지 공정에 의해 먼저, 제13(c)도와 마찬가지의 단면 구조를 갖는 반도체 장치를 형성했다. 이어서, 제14(a)도에 도시한 바와 같이, SF6을 사용해서 드라이 에칭을 전면에 인가해서 콘택트 홀 h의 내부에만 붕소가 도프된 비정질 Si막을 남기고 다른 부분에서는 제거했다. 이 실시예에 있어서, 드라이 에칭은 TiN막(207)이 노출된 시점에서 종료해서 콘택트 홀의 외부에도 TiN막(207)이 남았다.
이어서, 제14(b)도에 도시한 바와 같이, TiN막(207) 및 Al막(211)을 순차 형성한 후, 공지의 리도그래피 및 드라이 에칭에 의해 소정의 형상으로 패터닝해서 Al배선을 형성했다. 플라즈마 SiO막/SOG막/플라즈마 SiO막(각각의 두께 300nm/400nm/300nm)을 포함하는 3층막(213)을 공지의 RIE(reactive ion etching)에 의해 재차 소정의 부분을 에칭해서 Al막(211)까지 도달하는 각각의 직경이 0.5㎛인 콘택트 홀 h'를 형성했다.
제14(c)도에 도시한 바와 같이, 전면에 몰리브덴 실리사이드 막(212)를 형성하고, 또 Si2H6및 B2H6을 사용하는 CVD에 의해 붕소가 도프된 비정질 Si막(두께 500nm)(208)을 350℃에서 형성해서 콘택트 홀 h'를 완전히 매립했다.
제14(d)도에 도시한 바와 같이, 전면에 드라이 에칭을 실시해서 콘택트 홀 h'의 내부에만 붕소가 도프된 비정질 Si막(208)을 남기고 다른 부분에서는 제거했다.
마지막으로, 제14(e)도에 도시한 바와 같이, 스퍼터링으로 Al막(211)(두께 900nm)를 형성한 후, 공지의 리도그래피 및 드라이 에칭 기술을 사용해서 Al막(211) 및 몰리브덴 실리사이드 막(212)를 패터닝해서 2층째의 Al배선을 형성했다.
이 실시예에 있어서, 콘택트 홀 h 및 h'내에 매립된 Si막(208)은 비정질 상태로 남아 있으므로, 도전성은 거의 없다. 잔기 전도에 기여하는 것은 Al배선에 접촉한 몰리브덴 실리사이드막(212) 및 TiN막(207)이다. 따라서, 배선의 저항율은 실시예 9와 비교해서 약간 높다. 그러나, 다층 배선 구조의 표면이 실시예 9보다 더 평탄하여, 단차상에 있어서의 Al배선의 단선 등의 문제가 한층 개선되었다. 또한, 공정의 단순화도 도모할 수 있다.
[실시예 11]
이 실시예는 붕소가 도프된 비정질 Si막상에 텅스텐 막을 형성한 후에 열처리에 의해 W-Si 합금을 형성하는 예를 보여준다.
시료 5 및 6을 제15(a)도~제15(f)도에 도시한 공정으로 작성했다. 먼저, 제15(a)도에 도시한 바와 같이, Si기판(601)의 표면을 열산화시켜 100nm 두께의 SiO2막(602)를 형성했다. 그후, 다음의 방법으로 Si막을 형성하고 불순물을 도프했다. 시료 5에서는 제15(b)도에 도시한 바와 같이, Si2H6및 B2H6을 각각 50cc/min 및 0.5cc/min의 유량으로 동시에 흘려서 350℃, 30Pa의 조건하에서 400nm 두께의 붕소가 도프된 비정질 Si막(603)을 형성했다. 시료 6에서는 제15(c)도에 도시한 바와 같이, SiH4를 원료 가스로서 사용해서 630℃, 80Pa의 조건하에서 400nm 두께의 다결정 Si막(604)를 형성한 후, B+이온(605)를 주입 에너지 50KeV, 주입량 2×1016/㎠로 주입했다. 그후, 시료 6에 대해 950℃의 질소 분위기 중에서 30분간 열처리를 실행해서, 불순물의 분포가 막 두께 방향으로 거의 일정하도록 했다.
제15(d)도 및 제15(e)도에 도시한 바와 같이, WF6및 H2를 사용하는 감압 CVD 처리에 의해 200nm 두께의 텅스텐 막(607)을 붕소가 도프된 비정질 Si막(603) 및 다결정 막(606)상에 형성했다. 이 경우의 조건은 가스 유량 WH6/H2=20/2000sccm, 온도 350℃, 전체 압력 60Pa였었다. 그후 800℃의 H2분위기 중에서 열처리를 30분간 실시해서 텅스텐막내에 Si를 융해시켜 제15(f)도에 도시한 바와 같은 W-Si합금(608)을 형성하였다. 이 열처리에 의해, 붕소가 도프된 비정질 Si막(603)이 다결정 실리콘 막(606)으로 변환되었다. 최종적으로, 반응하지 않은 텅스텐 막을 과산화 수소 수용액으로 제거했다.
이어서, 시료 5 및 6을 Si기판의 표면에 수직인 평면을 따라 절단해서 W-Si합금의 표면 상태 및 W-Si합금과 Si막 사이의 계면의 상태를 주사형 전자 현미경으로 관찰하고, 오제 전자 분광법으로 합금의 조성을 관찰했다.
그 결과, 붕소가 도프된 비정질 Si막을 W-Si합금화한 시료 5의 표면에 요철 및 Si막과 W-Si합금의 계면은 시료 6과 비교해서 더 평탄했다. 그것은 시료 6의 Si막 중에는 다양한 결정 방위의 결정입자가 존재하므로, 균일한 합금화가 진행되지 않았던 것에 대해, 시료 5의 Si막은 비정질이므로, 텅스텐 막과 Si막의 계면에서 균일한 합금화가 진행되기 때문이라고 고려된다. 형성된 합금의 조성은 시료 5 및 6에서 약 텅스텐 원자 1개에 대해 Si 원자 2개였었다.
이 실시예에 의하면, Si2H6및 B2H6을 사용하는 CVD에 의해 형성된 붕소가 도프된 비정질 Si막상에 텅스텐 막을 형성해서 열처리를 실행하는 것에 의해 표면 및 계면의 편탄성이 우수한 W-Si합금을 형성할 수 있다는 효과가 있다.
또한, 이 실시예에서는 텅스텐 막을 형성하는 방법으로서 WF6및 H2를 사용하는 감압 CVD 처리를 사용했지만, WF6및 SiH4를 사용하는 감압 CVD 또는 스퍼터링 처리를 사용해도 좋다.
또한, 그러한 가스의 여러 종류를 사용해도 좋다.
[실시예 12]
이 실시예는 붕소가 도프된 비정질 Si막을 집적회로의 프로그램 가능한 배선에 사용하고, 그 일부분에 에너지 빔 스폿을 조사해서 다결정화하는 것에 의해 프로그램을 실행한 예를 보여준다.
제16(a), 제16(b)도는 그 기본 개념을 도시하는 모식도이다. 제16(a)도에 도시한 바와 같이, Si기판(301)상에 플라즈마 SiO2막/SOG막/플라즈마 SiO2막을 포함하는 3층 절연막(302)가 형성되고, 그 위에 Al 배선(303) 및 (303')가 형성되어 있다. Al배선(303) 및 (303')중의 적어도 하나, 예를 들면 Al배선(303)를 제16(a)도에는 도시하지 않았지만, Si기판(301)상에 배치된 반도체 장치에 접속되어 있다. 플라즈마 SiO2막/SOG막/플라즈마 SiO2막을 포함하는 3층막(302')를 배선상에 형성하고, 공지의 리도그래피및 드라이 에칭 기술에 의해 패터닝해서 배선(303) 및 (303') 각각의 일부를 노출시켰다. 이어서, Si2H6및 B2H6을 원료 가스로서 사용해서 감압 CVD 처리에 의해 붕소가 도프된 비정질 Si막(305)를 350℃, 30Pa의 조건하에서 형성하고 공지의 포토에칭에 의해 붕소가 도프된 Si막(305)를 패터닝했다.
Si막(305)는 이 상태에서 비정질이고, 막내의 수소 농도가 낮으므로, 저항율이 매우 낮다. 따라서, Al배선(303) 및 (303')는 서로 완전히 절연된다. Si막(305)에 에너지를 부여하기 위해 레이지 빔 스폿(306)을 조사하는 것에 의해, 제16(b)도에 도시한 바와 같이 비정질 Si막(305)는 다결정 실리콘 막(307)로 변환됨과 동시에, Si막(307)에 도프된 불순물이 활성화되어 도전성이 얻어진다. 그 결과, Al 배선(303) 및 (303')는 서로 도통 상태로 된다.
레이저 조사전의 Si막(303)의 저항은 1010Ω 이상이어서 Al배선(303) 및 (303')는 서로 절연되었었다. 그러나, 1㎛ 직경의 레이저 빔을 30nsec 조사했을 때, Si막(305)는 다결정 Si로 변환되어 저항이 200Ω으로 조사하기전의 1/107로 되는 것에 의해, Al배선(303) 및 (303')는 서로 도통했다. 레이저 에너지는 Al막 또는 다결정 Si막을 융해시키는데 필요한 에너지의 약 1/100~1/10이어서, Al막, TiN막 또는 층간 절연막 또는 하부에 있는 Si 기판에 영향을 거의 주지 않았다. 즉 이 실시예에 따르면, 에너지가 적고 저 파워인 저렴한 레이저를 사용하는 것에 의해 고저항 물질을 도체로 변환시킬 수 있다. 따라서, 상술한 Si막으로 구성된 배선 또는 회로를 집적회로내에 배치해 두고, 레이저 조사에 의한 소정 부분의 단락기능에 의해 불량한 회로 또는 회로블럭을 그대로 양호한 회로 또는 회로 블럭으로 대체할 수 있다. 예를들면, 메모리 회로내의 디코더 회로에 상기 막을 사용한 예비 디코더 회로를 배치하고 대응하는 예비 메모리를 마련하는 것에 의해 결함 비트를 구제할 수 있다.
또한, 메모리 회로내의 디코더 회로 자체에 상기 Si막을 짜넣은 것에 의해, 정보를 레이저 빔의 조사하의 상기 단락 구성에 의해 라이트할 수 있다.
또한, 종래 메모리의 결함 구제의 대부분은 에너지가 큰 레이저 빔을 사용해서 Si막 또는 Al막을 절단해서 결함 셀에 접속된 디코더를 개방해서 더미 디코더에 접속된 결함이 없는 셀로 대체한다고 하는 방법에 의해 이루어졌었다. 그러나, 이 방법에서는 용해된 다결정 Si 또는 Al이 근방의 배선과 접속하거나 절연막을 손상하므로, 레이아웃에 충분한 마진이 필요하게 되어 큰 면적을 필요로 한다. 그러나, 이 실시예에 다르면, Si막 또는 Al막이 용융되지 않으므로, 예비 디코더 회로의 크기를 줄일 수 있다. 이 효과는 Si막을 Al 배선상에 형성할 수 있는 특징에 의해 더욱 증진된다.
이 실시예에서는 단락만을 사용했지만, 레이저 조사의 에너지를 증가시키는 것에 의해 개방도 가능하므로, 그것을 병용하는 것에 의해 배선의 자유도를 증가시킬 수 있다. 또한, 이 실시예에서는 레이저 빔을 에너지 원으로서 사용했지만, 같은 정도의 에너지를 갖는 전자 빔 또는 이온 빔을 사용해도 좋다.
상술한 실시예 1~12에 있어서, 붕소가 도프된 비정질 Si막의 형성을 200℃ 이상 400℃ 이하의 온도에서 실행할 때 동일한 효과를 얻을 수 있다. 막 퇴적 온도가 400℃ 이상이면, 양호한 제어가능하의 Si막의 퇴적을 어렵게 하는 질량 전환 제어하에 반응이 놓이게 된다. 또한, 단차 피복율이 0.9 이하로 저감되어 종횡비가 큰 홈의 내부를 매립할 수 없게 된다. 또, 퇴적 온도가 200℃ 이하이면, Si막 퇴적 속도가 1nm/min 정도로 매우 저하하고 스루 풋이 매우 저감되므로, 반도체 장치의 제조에 적합하지 못하다. 또한, 붕소가 도프된 비정질 Si막의 퇴적에 있어서, 상기 실시예에서는 Si2H6을 원료 가스로서 사용했지만, Si3H8을 사용하여도 같은 효과를 얻을 수 있다. 또한, 실시예 9 및 10에 있어서, Ti 또는 Ta 등의 천이 금속 원소 또는 그의 질화물 또는 실리사이드물, 알루미늄 질화물, 코발트 실리사이드 더 나아가서는 티타늄-텅스텐 등의 합금막을 콘택트 부분에서의 장벽 금속으로서 사용하는 것에 의해 동일한 효과를 달성할 수 있다. 또한, BPSG를 1층째에 사용하고, 플라즈마 SiO/SiG/플라즈마 SiO의 적층막을 층간 절연막으로서 2층째에 사용했지만, PSG 또는 폴리이미드 계 내열성 고분자 중합 절연막을 사용하여도 동일한 효과를 얻을 수 있다.
본 발명에 따르면, 단차 피복율이 우수한 붕소가 도프된 Si막을 형성할 수 있다. 불순물의 활성화가 이 Si막에 대한 통상의 것보다 저온에서의 어닐링에 의해 완료되므로, 확산원으로써 이 막을 사용해서 매우 얕은 접합을 형성할 수 있다. 또한, 그렇게 형성된 Si막을 텅스텐 막으로 치환할 수 있으므로, LSI의 고속 동작화 및 고집적화를 달성할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (20)

  1. 전극 또는 배선을 갖고 얕은 p형 영역을 갖는 반도체 장치의 제조방법으로서, 디실란과 트리실란 중의 적어도 하나 및 디보란을 반응조내로 도입하는 공정, 온도가 200℃ 이상, 400℃ 이하이고 압력이 1atm 이하인 조건하에서 화학기상성장에 의해 상기 반응조내에 배치된 반도체 기판의 노출면을 덮는 붕소가 도프된 비정질 실리콘막을 형성하는 공정 및 상기 노출면을 통해 상기 비정질 실리콘막에서 상기 반도체기판으로 붕소가 확산되도록 열처리를 실시하여 상기 반도체기판의 표면 영역에 얕은 p형 영역을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 p형 영역은 MOS 트랜지스터의 소오스 또는 드레인 영역인 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 p형 영역은 바이폴라 트랜지스터의 이미터 또는 베이스인 반도체장치의 제조방법.
  4. 제1항에 있어서, 비활성 분위기 중에서 상기 비정질 실리콘막에 열처리를 실시해서 다결정 실리콘막으로 변환시키는 공정을 포함하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 열처리의 온도는 700℃ 이하인 반도체장치의 제조방법.
  6. 전극 또는 배선을 갖고 단차 피복율이 우수한 반도체장치의 제조방법으로서, 디실란과 트리실란 중의 적어도 하나 및 디보란을 반응조내로 도입하는 공정과 온도가 200℃ 이상, 400℃ 이하이고 압력이 1atm 이하인 조건하에서 화학기상성장에 의해 상기 반응조내에 배치된 반도체 기판의 표면상에 붕소가 도프된 비정질 실리콘막을 형성하는 공정을 포함하고, 상기 붕소가 도프된 비정질 실리콘막은 반도체기판상에 형성된 절연막의 개구부내에 형성하고, 상기 개구부내의 상기 비정질 실리콘은 텅스텐으로 치환되는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 텅스텐으로의 치환은 상기 붕소가 도프된 비정질 실리콘막을 텅스텐 함유가스와 반응시키는 것에 의해 실행되는 반도체장치의 제조방법.
  8. 제6항에 있어서, 상기 텅스텐 함유가스는 WF6인 반도체장치의 제조방법.
  9. 제6항에 있어서, 상기 붕소가 도프된 비정질 실리콘막은 개구부내의 반도체기판의 표면상에 미리 형성된 티타늄-텅스텐 합금막, 코발트 실리사이드막, 질화 알루미늄막, 천이금속의 질화물 또는 실리사이드막 및 천이금속막으로 이루어진 군 중에서 선택된 막상에 형성되는 반도체장치의 제조방법.
  10. 제6항에 있어서, 상기 텅스텐으로의 치환은 텅스텐의 핵발생을 방지하는 막을 상기 비정질 실리콘막 상에 형성한 후에 실행되는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 텅스텐의 핵발생을 방지하는 막은 실리콘 이산화막인 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 실리콘 이산화막의 막두께는 1~3nm인 반도체장치의 제조방법.
  13. (a) 제1도전형을 갖는 반도체기판의 주표면상에 상기 주표면의 일부를 노출시키는 개구부를 갖는 절연막을 형성하는 공정, (b) 노출된 상기 주표면상에서 상기 절연막상으로 연장하고 또한 상기 제1도전형과는 반대의 제2도전형을 나타내는 불순물이 도프된 비정질 반도체막을 형성하는 공정 및 (c) 열처리를 실행하고 상기 비정질 반도체막을 다결정 반도체막으로 함과 동시에 상기 불순물을 상기 반도체기판내로 확산시켜 상기 제2도전형을 갖는 활성영역을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 활성영역은 바이폴라 트랜지스터의 이미터영역인 반도체장치의 제조방법.
  15. 제13항에 있어서, 상기 활성영역은 MOS 트랜지스터의 소오스-드레인 영역인 반도체장치의 제조방법.
  16. 제13항에 있어서, 상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 반도체장치의 제조방법.
  17. 제13항에 있어서, 상기 불순물은 붕소인 반도체장치의 제조방법.
  18. (a) 반도체기판상에 형성된 절연막의 소정 부분상에 제1도전형을 나타내는 불순물이 도프된 비정질의 제1반도체막을 선택적으로 형성하는 공정, (b) 상기 절연막의 노출된 표면상에서 상기 제1반도체막상으로 연장하고 또한 불순물이 도프되어 있지 않은 비정질의 제2반도체막을 형성하는 공정, (c) 열처리를 실행해서 상기 제1 및 제1반도체막을 다결정 반도체막으로 함과 동시에 상기 제1도전형을 나타내는 불순물을 상기 제2반도체막내로 확산시켜 확산영역을 형성하는 공정, (d) 제2절연막을 전면에 형성하는 공정, (e) 상기 제2절연막의 소정 부분상에 전극을 형성하는 공정을 포함하는 반도체기판의 제조방법.
  19. 제18항에 있어서, 상기 제1도전형은 P형인 반도체장치의 제조방법.
  20. 제18항에 있어서, 상기 제1도전형을 나타내는 불순물은 붕소인 반도체장치의 제조방법.
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