KR100196749B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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KR100196749B1
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히사시 가네꼬
하야사까노보오
쯔즈미준세이
가지따아끼히로
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니시무로 타이죠
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Abstract

반도체 기판에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 전극 배선을 형성하여야 할 영역에 미리 홈 및/또는 컨택트 홀을 형성한 반도체 기판면 상에 Cu, Ag 및 Au의 적어도 1종류를 주체로 하는 도전막을 성막하고, 적어도 산화성 가스를 공급하면서 가열 처리하고, Cu막의 리플로우에 의해 홈 및/또는 접촉홀을 충전하고, 전극 배선 영역 이외의 도전막을 연마에 의해 제거하여 전극 배선을 형성한다. 또한 가열 처리에 있어서, 산화성 가스에 첨가하여 환원성 가스를 공급하고, 국부적인 산화 환원 반응을 이용하여 도전성막을 유동 및/또는 리플로우시켜 매립한다. 또한, 홈 형성면에 도전막을 성막하고, 반도체 기판 상측으로부터 일축 응력을 부여하면서 열처리를 실시하고, 도전성막의 리플로우에 따라, 또한 홈 형성면에 Ag, Cu의 적층막을 성막하고, 이 적층막의 리플로우 의해 상기 홈이 충전된 반도체 기판면을 연마하여 전극 배선을 형성한다.

Description

반도체 장치의 제조 방법
제1도는 본 발명에 관한 반도체 장치의 제조 방법에 있어서, 리플로우에 의한 매립 배선 형성 형태를 설명하기 위한 모식도.
제2a도, 제2b도, 제2c도 및 제2d도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서의 전극 배선의 형성 실시 형태를 모식적으로 도시하는 단면도.
제3도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서 사용하는 감압 열처리 장치의 개략 구성을 도시한 도면.
제4a도는 본 발명에 관한 반도체 장치의 제조 방법에 예에서, Cu막 리플로우 후의 단면 상태를 도시하는 현미경 사진.
제4b도는, 제4a도에 도시하는 실시예와 대비하여 나타내는 비교예의 Cu막 리플로우 후의 단면 상태를 도시한 현미경 사진.
제5도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서의 리플로우시의 환원성 가스 유량과 열처리 장치 내압과의 관계도.
제6a도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서, Cu막 리플로우 전의 단면 상태를 도시한 현미경 사진.
제6b도는 본 발명에 관한 반도체 장치 제조 방법에 예에 있어서, Cu막 리플로우 후의 단면 상태를 도시한 현미경 사진.
제7도는 본 발명에 관한 반도체 장치의 제조방법의 예에 있어서 사용하는 가압·열처리 장치의 개략 구성을 도시한 도면.
제8도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서 일축 가압·가열 처리시의 상태를 단면적으로 도시한 모식도.
제9도는 본 발명에 관한 반도체 장치의 제조 방법에 있어서 일축 응력과 리플로우 정도와의 관계예를 도시한 곡선도.
제10a도는 반도체 장치의 제조 방법의 예에 있어서 일축 응력을 부여하여 리플루우시킨 실시예의 경우를 도시한 현미경 사진.
제10b도는 반도체 장치의 제조 방법의 예에 있어서 일축 응력을 부여하지 않고서 리플로우시킨 비교예의 경우를 도시한 현미경 사진.
제11도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서 이용하는 스퍼터·가압·열처리 장치의 개략 구성을 도시한 도면.
제12도는 반도체 장치의 다른 제조 방법의 예에 있어서 일축 응력을 부여하여 리플로우시킨 경우와 일축 응력을 부여하지 않고 리플로우시킨 경우에 대해서 리플로우 정도와 Si 기판 온도의 관계를 비교하여 도시한 곡선도.
제13a도는 본 발명에 관한 반도체 장치의 제조 방법의 예에서, 스퍼터에 의한 Cu 성막시의 입자 입사각의 영향을 도시한 도면.
제13b도는, 제13a도에서의 타겟과 위치 관계에 따라서, Cu 성막 직후의 단면을 모식적으로 도시한 도면.
제14a도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서, 스퍼터에 의한 Cu 성막시의 입자 입사각의 영향을 도시한 도면.
제14b도는, 제14a도에서의 타겟과 위치 관계에 따라서, Cu 성막 직후의 단면을 모식적으로 도시한 도면.
제15도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서 이용하는 다른 가압·열처리 장치의 개략 구성을 도시한 도면.
제16a도, 제16b도, 제16c도, 제16d도 및 제16e도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서의 전극 배선의 다른 형성 실시 형태를 모식적으로 도시한 단면도.
제17a도, 제17b도 및 제17c도는, 본 발명에 관한 반도체 장치의 제조 방법에 있어서, 도전막의 성막·리플로우에 의한 매립 배선 형성 형태를 설명하기 위한 모식도.
제18a도, 제18b도, 제18c 및 제18d도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서의 다른 전극 배선의 형성 실시 형태를 모식적으로 도시한 단면도.
제19a도, 제19b도 및 제19c도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서, 접속부를 포함하는 배선부의 패터닝의 실시 형태를 모식적으로 도시한 단면도.
제20a도, 제20b도, 제20c도 및 제20d도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서, 접속부를 포함하는 배선의 형성 실시 형태를 모식적으로 도시한 단면도.
제21a도, 제21b도 및 제21c도는, 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서, 접속부를 포함하는 배선부의 패터닝의 다른 실시 형태를 모식적으로 도시한 단면도.
제22a도, 제22b도, 제22c도 및 제22d도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서, 접속부를 포함하는 배선의 다른 형성 실시 형태를 모식적으로 도시한 단면도.
제23a도, 제23b도, 제23c도, 제23d도, 제23e도 및 제23f도는 본 발명에 관한 반도체 장치의 제조 방법의 예에 있어서의 전극 배선의 다른 형성 실시 형태를 모식적으로 도시한 단면도.
제24a도 및 제23b도는 종래의 반도체 장치의 제조 방법에 있어서, 도전성막의 리플로우에 의한 매립 배선 형성의 형태를 모식적으로 도시한 단면도.
제25a도 및 제25b도는 종래의 반도체 장치의 제조 방법에 있어서, 도전성막의 리플로우에 의한 매립 배선 형성의 다른 형태를 모식적으로 도시한 단면도.
제26a도, 제26b도 및 제26c도는 종래의 반도체 장치의 제조 방법에 있어서, 스퍼터링에 의한 도전막의 성막 형태를 모식적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
6 : 홈 7 : SiO2막
8 : Cu막 9 : Si 기판
10 : p-SiN절연막 11 : 배리어층
본 발명은 전극 배선을 반도체 기판상에 구비한 반도체 장치의 제조 방법에 관한 것으로, 더욱 자세하게는 신뢰성이 높은 전극 배선을 구비한 Si 반도체 장치 또는 화합물 반도체 장치에 적당한 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치, 예를 들면 논리 디바이스로 대표 되는 집적 회로 장치(집적 회로 소자)는, 고집적도화가 빠르게 진전되고, 또한 이 고집적도화에 따라 각 능동 소자 사이를 전기적으로 결합하는 배선의 미세화도 필연적으로 요구되고 있다. 그리고, 이 미세 배선에 관해서는 높은 전류 밀도 및 동작 온도도 요구되기 때문에, 일렉트로 마이그레이션 내성이 높은 재료로 배선을 형성하는 것 등에 의해 반도체 장치의 신뢰성을 향상을 꾀하고 있다.
또한, 이러한 종류의 반도체 장치에 있어서는, 동작 속도의 고속화도 요구되고 있고, 이 동작 속도의 고속화에는 RC 지연이 큰 문제가 되고 있다. 이 RC 지연 문제의 해결책으로서는, 패시베이션(passivation)막의 저 유전율화 및 배선 재료의 저 저항화가 필수적이다. 이러한 요구에 대응하는 배선 재료로서는, Al 또는 Al 합금, 또한 Al보다 전기 저항이 낮고, 또한 확산 활성화 에너지가 Al 이상인 Cu, Ag 등이 알려져 있다.
한편, 상기 전극 배선의 미세화에는 그 가공 수단으로서, 일반적으로 RIE(Reactive Ion Etching)법이나 이온 밀링법 등이 알려져 있다. 그렇지만, 예를 들면 Al 배선에 있어서는, 가공 프로세스에서의 리소그래피에 있어서의 광의 반사에 의한 번짐의 발생 문제, RIE에 있어서의 석출물이나 입계(grain boundary)의 존재에 기인하는 가공의 불균일성 등의 문제가 있다. 그리고, 이들 문제에 의해서 배선 형상이 악화하여 배선 신뢰성의 열화를 초래한다는 결함에 직면하고 있다.
또한, Cu 배선의 경우에 있어서는, 예를 들면 RIE법으로 가공하려고 해도, Cu의 염화물이나 불화물은 증기압이 낮기 때문에 실시 곤란하다. 즉, 피가공체인 반도체 기판의 온도를 고온화하여, 염화물, 불화물 등의 증기압을 올리려고 하면 염화 반응, 불화 반응도 촉진되어, 그 염화 반응이나 불화 반응이 배선 내부까지 진행한다. 그러나, 이것들의 반응에 대응할 수 있는 레지스트 재료는 존재하지 않기 때문에, 결과적으로 전극 배선의 미세 가공을 달성할 수 없는 상황에 있다.
또한, 이온 밀링에 의한 물리적 가공 방법의 경우는, 이온 손상(ion damage)에 의해 가공 후의 마스크 재료의 박리·제거가 곤란한 것, 밀링된 원자의 재 부착에 의해서 전극 배선 간의 단락이 생기기 쉬운 등의 문제가 있다.
상기 반도체 장치의 제조 공정에 있어서의 배선 가공 방법에 대하여, 최근 매립 배선 방식이 주목되어 주류화되고 있다. 즉, CMP(Chemical Mechanical Polishing) 기술의 발달에 의해, 매립 배선이라는 형태로, 소요의 전극 배선을 형성하는 것이 가능해져 Al이나 Cu를 소재로 한 전극 배선의 형성이 행해지고 있다.
이 방법에서는, 배선용 금속의 성막에 앞서서, 능동 영역 등을 설치한 반도체 기판, 예를 들면 Si 기판의 능동 영역 형성면 상에 절연막(층간막)을 설치하여, 이 절연막의 전극 배선을 형성하여야 할 영역에 미리 홈을 가공한다.
이어서, 상기 홈 형성 등의 가공을 실시한 면에, 배선용 금속을 통상의 스퍼터, 콜리메이션 스퍼터(이방성 스퍼터), 또는 CVD 등의 방법에 의해 성막한다. 그 후, 가열 처리를 가함으로써, 상기 피착(성막)한 금속을 리플로우시켜 홈 등을 매립한 후, CMP에 의해 불필요한 금속막을 제거하여, 소요의 전극 배선을 형성한다.
이 때, 능동부 혹은 하부 전극과의 접속에 대해서도, 절연막에 형성된 컨택트 홀에 미리 또는 배선 형성시에, 금속을 매립함으로써 행해지고 있고, 또한, 일반적으로 전극 배선용 도전막 형성 이전에는 배리어 메탈이 형성된다.
또, 배선용 금속을 리플로우시켜 홈 내부를 충전시키기 위한 가열 처리는,
(1) 금속막 성막 후, 고 진공 상태를 유지한 채로 행하거나,
(2) 특히 Cu나 Ag의 성막 후, 한 번 대기압에 노출된 경우는, 산화물의 평형해리압(解離壓) 이하의 진공, 또는 고진공에 열처리 챔버를 배기한 후, 수소 기류 중에서 가열 처리를 하거나, 또는
(3) 대기압 열처리의 경우, 고순도의 포밍 가스(forming gas; N2및 H2의 혼합 가스로 통상 H2농도는 10∼20%)의 중에서 행한다.
즉, 어느 쪽의 경우도, 산화성 가스를 극력 배제한 분위기 중이나, 환원성 가스 분위기 중에서 가열 처리가 행해지고 있다.
여기서, 상기 리플로우 가열 처리에 있어서 2가지 문제점이 있다.
첫째, 제24a도에 모식적으로 도시한 바와 같이, 예를 들면 홈(1)내의 초기 피착량을 늘리기 위해, 통상 금속막은 홈(1)의 깊이×1.5∼2.0배의 피착량으로 성막된다. 이 때문에, 리플로우 열처리 과정에서, 홈(1)사이의 스페이스(2a)상의 대향하는 피착막(금속막)(3b)면이 접촉하여 브리지(3a)가 발생하여, 제24b도에 모식적에 도시한 바와 같이, 상기 홈(1)내에 빈 구멍(4)이 형성·잔존하여 리플로우를 저해한다. 또, 도면에 있어서, 참조번호(2,5)는 SiO2막, SiN막 등의 절연막이다.
이 점을 다시 언급하면, 상기 배선용 금속을 스퍼터 또는 진공 증착 등의 물리적 증착으로 피착할 경우, 날아오는 입자의 방향이 코사인 분포를 채택하기 때문에, 그 경사 입사 성분에 의해 홈(1)사이의 스페이스(2a)상의 피착이 홈(1) 방향으로 성장하여, 행온(hang on)된 부분(3b)가 발생하여, 홈(1)내로의 피착을 저해한다. 이와 같이 행온된 부분(3b)가 성장한 상태에서 열처리를 행하면, 열팽창 등에 의해서 이웃한 것끼리 접촉하여, 이접촉 부분의 성장(넥킹)이 진행하여, 브리지(3a)라고 칭하는 스페이스(2a)간 연결이 진행한다. 이 스페이스(2a)간의 연결 진행에 따라, 소위 브리지 영역 밑에는 초기 공간이 잔류하여, 이 공동(空洞)은 통상의 열처리로는 매립할 수 없기 때문에, 그 후의 CMP에서 배선 가공할 때, 배선 내의 공동이 잔류한 형태를 취하게 된다.
둘째로는, 제25a도에 모식적으로 도시한 바와 같이 상기와 같은 브리지(3a)를 발생하지 않더라도, 리플로우 가열 처리 과정에서, 제25b도에 모식적으로 도시한 바와 같이 홈(1)내의 피착물이 홈(1)사이의 스페이스(2a)상으로 흡입되어 홈(1)내에 다량의 빈 구멍(4)가 생겨 배선의 신뢰성 저하 또는 단선이 발생하는 문제가 있다. 즉, 이 경우, 열처리를 행함에 따라 제25a도에 모식적에 도시한 바와 같이, 표면 곡률 반경차에 기인하는 표면 확산으로 일단 홈(1)내로 피착하는 금속의 이동이 진행한다. 그렇지만, 이 단계에서는, 에너지적으로 준안정적인 상태에 있기 때문에 표면, 계면 에너지의 감소를 구동력으로 한 피착막(3)의 이동이 더욱 진행된다. 그리고, 이 때의 피착막(3)의 이동 방향은 스페이스(2a)위에서의 피착량과 홈(1)내의 피착량의 관계로 결정하고, 단순히 구(球)라고 가정하면 입자 지름의 4∼3승에 역비례하여 반응이 진행한다. 즉, 제25b도에 모식적으로 도시한 바와 같이, 피착량이 적은 방향에서 피착량이 많은 방향으로 금속막의 이동이 일어난다. 또한, 배선용 금속을 통상의 스퍼터로 피착시키면, 극단적인 경우 리플로우 가열 처리를 행하기 전에, 스페이스(2a) 사이에 피착막의 연결이 발생하여 홈(1)내에 빈 구멍(4)가 생기는 경우도 있다.
제26a도, 제26b도 및 제26c도는 종래의 가열 스퍼터링방법에서, 홈(1)내에 배선용 금속으로서 Cu가 매립되는 상태를 모식적으로 도시한 것이다. 일반적으로 배선용 금속의 스퍼터는, 금속의 산화에 의한 저항치의 증가를 막기 위해서, Ar 가스 등의 불활성 분위기 중에서 행해진다. 이 때, 홈(1)을 설치한 Si 기판면에 대한 스퍼터에서는 평탄부에 비하여 홈 내부의 피착 속도가 느려진다. 즉, 단차를 이루는 홈(1) 기저부에서는, 스퍼터 입자가 입사할 수 있는 각도 범위(예상각)이 평탄부에 비하여 좁아져 있기 때문이다.
여기서, Si 기판을 가열하면서 스퍼터링법으로 성막을 행한 경우, 제26a도에 도시한 바와 같이 성막 초기에는 금속은 표면 에너지를 저하시키도록 섬 형상의 응집을 일으킨다. 특히, 홈(1)의 내벽은 피착 속도가 느리기 때문에, 상기 응집이 현저하게 일어나기 쉽다. 그리고, 홈(1)내에서의 측벽부 응집이 발생되면, 홈(1)의 개구부에서의 섬 형상 금속에 의해서 예상각이 감소하여, 스퍼터 입자의 홈(1)내부로의 입사가 방해되고, 제26b도에 도시한 바와 같이 개구부의 섬 형상의 금속만이 우선적으로 성장된다. 이 결과, 대향하는 개구부의 측벽으로부터 각각 우선적으로 성장된 섬 형상 금속끼리 접촉, 밀착하여 홈(1)내에 빈 구멍(4)이 남겨진 상태로 되어, 제26c도에 도시한 바와 같이 홈(1)을 피착막(3)으로 매립할 수 없게 되어버린다.
상기와 같이, 통상의 물리 증착으로 성막을 행한 경우, 스페이스(2a)상에서 피착물이 행온된 부분(3b)의 영향에 의해서 홈(1)내의 피착막 두께에 비하여 스페이스(2a)상의 피착막 두께가 크기 때문에 상기 2가지의 문제를 해소할 수 없다. 또한, 상기 홈(1)내의 피착량을 늘리는 방법으로서 이방성 성막도 있지만, 이것으로는 성막 효율이 떨어지는 바, 홈 측벽 막두께가 얇기 때문에 열처리를 가했을 때 프럭쳐에 의해서 절단이 발생하여 스페이스(2a)상에서 홈(1)내로의 피착 금속의 이동이 저해된다는 문제가 있다.
또한, 상기 CMP 기술을 이용한 매립 배선의 형성에 있어서는, 배선 형상의 홈을 정밀도를 좋게 형성하는 것이 요구된다. 따라서, 포토 에칭 프로세스시, 하층 재료로부터 광의 난반사에 의해서, 레지스트의 노광이 흐트러지는 것을 방지할 필요가 있고, 상기 난반사를 방지하기 위해서 반사율이 낮은 TiN 층이 광반사 방지막으로서 전극 배선용 도전막에 앞서서 형성된다. 또한, TiN 층은, Cu와 같이 절연체에 확산되기 쉬운 배선용 금속에 대한 확산 배리어로서도 이용되고 있다. 그런데, 상기 TiN은 도전체이기 때문에 예를 들면 Cu 배선을 형성한 후에는 불필요한 부분의 TiN을 제거하지 않으면 안된다. 그러나, 배선용 금속인 Cu가 내산성이 부족하여 산성 용액에 의해 에칭 제거를 행하는 것이 곤란하기 때문에 상기 CMP 기술로 일괄적으로 제거하는 것이 바람직하다.
한편, 상기 매립 방식에 의한 배선의 형성에서는 CMP 공정에서 불필요한 금속막을 폴리싱하여 제거할 때, 하층 재료를 과도하게 폴리싱하지 않는 것이 바람직하다. 그러나, 상기 TiN막은 딱딱하기 때문에, 하층 재료를 과도하게 폴리싱하지 않고 제거하기 위해서는, TiN막보다도 폴리싱 속도가 느린 절연성의 하층을 설치할 필요가 있어 이 재료의 선택 등에 많은 곤란함이 수반되거나, 공정수의 증가등을 초래한다.
이러한 문제에 대하여, TiN막보다도 반사율이 낮고, 폴리싱 속도도 느린 C(카본)막의 사용이 검토되고 있다. 즉, C막을 반사 방지막으로 함으로써 빛의 난반사에 의한 레지스트 패턴의 정밀도 저하를 억제할 뿐만 아니라, TiN막의 폴리싱 정지막으로서의 기능이 있기 때문이다. 이에 따라, 상기 하층 재료의 과도한 폴리싱을 회피하면서 TiN막의 제거는 가능하지만, C막의 제거가 필요로 된다. 그리고, 이 C막의 제거는 예를 들면 산소 플라즈마 중에서 제거할 수 있지만, 산소 플라즈마에 방치된 Cu 배선 등이 기판의 온도 상승에 따라 산화되어 배선의 변형이나 저항치의 증대를 초래하는 경향이 있다.
상기 CMP 기술을 이용하는 전극 배선의 형성 방법은, 반도체 장치의 제조에 있어서 많은 관심을 가지고 있지만, 또한 실용상 몇가지의 문제가 있다. 예를 들면, Cu를 소재로 하여 전극 배선을 형성하는 경우는, 리플로우 가열 처리 과정 등에서 하층의 절연막 등을 통과하여, 예를 들면 Si기판에까지 도달하여, 반도체 특성의 열화가 발생하는 문제를 들 수 있다. 이러한 문제에 대하여 메탈 또는 층간막을 이용하여, Cu가 Si 기판으로 확산되는 것을 방지하는 방식도 채용되어 있다. 그러나, 현단계에서는 충분한 배리어가 존재하지 않기 때문에, 결과적으로 역시 리플로우 온도에 제약이 있어서 충분한 리플로우 온도를 확보할 수 없는 상황에 있다. 특히, 통상의 스퍼터에 의해 형성한 금속막을 리플로우시키기 위해서는, 예를 들면 고진공 중에서 750℃, 10분 이상의 열처리가 필요로 되기 때문에, 상기 전극 배선 금속의 확산에 의한 반도체 특성의 열화에 연유된 문제라고 할 수 있다.
이 대책의 하나로서, 스퍼터 입자의 직진 성분을 이용하여, 반도체 기판에 대한 입사 각도의 고각도 성분을 제거하여, 성막 단계에서의 홈 내의 매립을 높일 수 있는 콜리메이션 스퍼터도 시도되고 있다. 그러나, 이 콜리메이션 스퍼터는, 스퍼터 입자의 직진 성분을 이용하기 때문에, 성막 효율이 통상의 스퍼터 성막에 비하여 한 자릿수 가까이 낮으므로, 생산성 또는 양산성 등의 점에서 문제가 있다.
또한, 다른 전극 배선의 형성 방법으로서, 선택 CVD(Chemical Vapor Depositon)에 의한 홈 매립 수단의 이용도 있지만, 어느쪽의 경우도 기술적으로 아직 미해결인 문제가 있으므로, 코스트가 높은 등의 문제가 있다.
본 발명은 상기 사정에 대처하도록 이루어진 것으로, 일반적인 성막 방법으로 형성한 도전막을 비교적 저온도에서 리플로우시킴으로써 전극 배선 형성 영역을 이루는 홈, 접촉홀에 충분히 매립하여, 결과적으로 반도체 특성의 열화를 초래하지 않고 전극 배선을 용이하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 전극 배선 형성 영역을 이루는 홈, 접촉홀에 도전막을 리플로우시킴으로써 매립 배선을 형성하는데 있어서, 치밀한 신뢰성이 높은 매립 배선을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 전극 배선 형성 영역을 이루는 애스펙트 비(aspect ratio)가 높은 홈, 접촉홀에, 치밀하고 신뢰성이 높은 매립 배선을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 제1반도체장치의 제조방법은 반도체 기판상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 전극 배선을 형성하여야 할 영역을 미리 홈 및 접촉홀 중 적어도 어느 하나를 형성한 반도체 기판 상면에 Cu, Ag 및 Au의 적어도 1종을 주체로 하는 도전막을 성막하고, 적어도 산화성 가스를 공급하면서 상기 도전막이 리플로우되어 도전막의 리플로우에 의해 상기 홈 및/또는 접촉홀에 충전되도록 가열 처리하고, 전극 배선을 형성하여야 할 영역 이외의 도전막을 연마에 의해 제거하여 전극 배선의 형성을 행하는 것을 특징으로 한다.
또한, 본 발명에 관한 제2반도체장치의 제조방법은 상기 제1반도체장치의 제조 방법에 있어서의 가열 처리에 있어서, 상기 산화성 가스및 환원성 가스의 양쪽을 공급함으로써 리플로우시키는 것을 특징으로 한다.
본 발명에 관한 제3반도체 장치의 제조 방법은 반도체 기판상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 전극 배선 형성 영역에 미리 홈 및 접촉홀 중의 적어도 어느 하나를 형성한 반도체 기판상에 도전막을 성막하고, 도전막을 갖는 반도체 기판면에 윗쪽으로부터 일축 응력을 부여하면서 도전막이 리플로우되어 홈 및/또는 접촉홀을 충전하도록 가열 처리를 실시한 후, 도전막의 리플로우에 의해서 상기 홈 또는 접촉홀에 충전된 전극 배선 형성 영역 이외의 도전막을 연마에 의해 제거하여 전극 배선의 형성을 행하는 것을 특징으로 한다.
본 발명에 관한 제4반도체장치의 제조방법은 반도체 기판상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 전극 배선 형성 영역에 미리 홈 및 접촉홀 중 적어도 어느 하나를 형성한 반도체 기판상에 Cu를 주체로 하는 막 및 Ag을 주체로 하는 막을 적층 성막하여 얻어진 도전막을 가열 처리를 실시하여 도전막을 리플로우시키고, 도전막의 리플로우에 의해서 상기 홈 또는 접촉홀에 충전된 전극 배선 형성 영역 이외의 도전막을 연마에 의해 제거하여 전극 배선의 형성을 행하는 것을 특징으로 한다.
본 발명에 관한 제5반도체장치의 제조방법은 반도체 기판상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 전극 배선 형성 영역에 미리 홈 및 접촉홀 중 적어도 어느 하나를 형성한 반도체 기판상에 도전막을 성막하고, 적어도 상기 홈 또는 접촉홀 상부 근방에 위치하는 도전막의 두께가 얇아지도록 일부를 표면에서 제거하고, 가열 처리를 실시하고, 잔여 도전막을 리플로우시켜, 상기 홈 또는 접촉홀에 충전하고, 충전된 전극 배선 형성 영역 이외의 도전막을 연마에 의해 제거하여 전극 배선의 형성을 행하는 것을 특징으로 한다.
본 발명에 관한 제6반도체장치의 제조방법은 본 발명에 관한 제5반도체장치의 제조방법에 있어서, 산화성 가스 및 환원성 가스를 공급하면서 가열 처리를 실시하는 것을 특징으로 한다.
본 발명에 관한 제7반도체장치의 제조방법은 반도체 기판상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 전극 배선 형성 영역에 미리 홈 및 접촉홀의 적어도 어느 하나를 형성한 반도체 기판을 가열함과 함께, 적어도 산화성 가스를 공급하면서 Cu, Ag 및 Au의 적어도 1종을 상기 홈 또는 접촉홀 내로 유동시켜 Cu, Ag 및 Au 중 적어도 1종을 주체로 하는 도전막을 성막한 후, 상기 홈 또는 접촉홀에 충전된 전극 배선 형성 영역 이외의 도전막을 연마에 의해 제거하여 전극 배선의 형성을 행하는 것을 특징으로 한다.
또한, 본 발명에 관한 제8반도체장치의 제조방법은 제7반도체장치의 제조방법에서의 성막 공정에 있어서, 산화성 가스 및 환원성 가스가 공급되는 것을 특징으로 한다.
본 발명에 관한 제9반도체장치의 제조방법은 상기 제8반도체장치의 성막공정에서, 전극 배선용의 도전막의 성막 공정의 전반은 반도체 기판 표면에서 산화성 가스 분압이 산화성 가스 분압과 환원성 가스 분압과의 평형 분압보다도 커지도록, 또한 성막 공정 후반은 반도체 기판 표면에서 환원성 가스 분압이 산화성 가스 분압과 환원성 가스 분압과의 평형 분압보다도 지도록 환원성 가스 및 산화성 가스의 공급량을 각각 제어하는 것을 특징으로 한다.
본 발명에 관한 제10반도체장치의 제조방법은 반도체 기판 상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 전극 배선 형성 영역에 미리 홈 및 접촉홀 중 적어도 어느 하나를 형성한 반도체 기판 상에 산소를 함유하는 Cu, Ag 또는 Au를 주체로 하는 막, 혹은 Cu, Ag 또는 Au의 산화막을 형성하고 나서 상기 반도체 기판을 가열함과 함께, Cu, Ag 또는 Au 중 적어도 1종류를 상기 홈 또는 접촉홀 내로 유동시켜 Cu 및 Ag 중 적어도 1종류를 주체로 하는 도전막을 성막한 후, 상기 홈 또는 접촉홀에 충전된 전극 형성 영역 이외의 도전막을 연마에 의해 제거하여 전극 배선의 형성을 행하는 것을 특징으로 한다.
또, 여기서의 산소를 함유하는 금속막 또는 산화막은 성막시에 이미 산소를 함유하고 있는 형태, 또는 금속막을 산화시킨 형태 중 어느 것으로 형성되어 있어도 좋다.
본 발명에 관한 제11반도체장치의 제조방법은 상기 제10반도체장치의 제조방법에 있어서, 산화성 가스 및 환원성 가스를 공급하면서 도전막을 성막하는 것을 특징으로 한다.
본 발명에 관한 제12반도체장치의 제조방법은 반도체 기판상에 전극 배선을 형성하는 반도체 장치의 제조방법에 있어서, 반도체 기판상에 절연막과 탄소막을 순차 적층하고, 반도체 기판상의 전극 배선을 형성하여야 할 영역에 홈 또는 접촉홀 중 적어도 어느 하나를 형성하고, 또한 홈 또는 접촉홀 중 적어도 어느 하나를 갖는 면상에 도전막을 성막한 후 상기 홈 또는 접촉홀에 충전된 전극 형성 영역의 도전막 이외의 도전막을 연마에 의해 제거하여 전극 배선의 형성을 하고 나서, 상기 탄소막을 산화성 가스 및 환원성 가스의 혼합 분위기의 플라즈마 중에서 제거하는 것을 특징으로 한다.
본 발명에 관한 제13반도체장치의 제조방법은 반도체 기판 상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 반도체 기판 상의 배선을 형성하여야 할 영역에, 홈 또는 접촉홀 중 적어도 어느 하나를 형성하고, 또한, 홈 또는 접촉홀 중 적어도 어느 하나를 갖는 면상에, 산화물이 도전성을 갖는 제1의 금속막을 형성하고, 상기 제1금속막상에 Cu 또는 Cu 합금으로 이루어지는 도전막을 성막하고, 상기 제1금속막 및 도전막이 적층된 반도체 기판을, 산화성 가스 및 환원성 가스를 공급하면서, 가열 처리하고, 상기 도전막을 리플로우시켜 상기 홈 및/또는 접촉홀을 충전하고, 또한 전극 형성 영역의 금속막 및 도전막 이외의 금속막 도전막을 연마에 의해 제거하여 전극 배선을 형성하는 것을 특징으로 한다.
본 발명에 관한 제14반도체장치의 제조방법은, 상기 제13반도체장치의 제조방법에 있어서, 제1금속막은, 반도체 기판 상에 형성된 배리어층을 통하여 형성되고, 또한 상기 제1금속막을 형성하는 제1금속은 상기 산화성 가스에 의한 산화 반응에 있어서의 깁스(gibbs)의 자유 에너지 변화량이 마이너스이고, 또한 절대치가 상기 배리어층의 산화반응에 있어서의 깁스의 자유 에너지 변화량의 절대치보다도 큰 것을 특징으로 하는 것이다.
또한 상기 제1금속은, La, Nd 및 Sm의 군으로부터 선택된 적어도 한 종류이다.
본 발명에 관한 제15반도체장치의 제조방법은, 반도체 기판상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 반도체 기판상의 전극 배선을 형성하여야 할 영역에, 홈 또는 접촉홀 중 적어도 어느 하나를 형성하여, 또한, 홈 또는 접촉홀 중 적어도 어느 하나를 형성하여, 또한, 홈 또는 접촉홀 중 적어도 어느 하나를 갖는 면상에, 산화물이 도전성을 갖는 제1금속막을 형성하고, 상기 제1금속막을 갖는 반도체 기판을 가열함과 함께, 산화성 가스 및 환원성 가스를 공급하면서, Cu 또는 Cu 합금으로 이루어지는 제2금속을 상기 홈 및 /또는 접촉홀에 유동시켜 충전하고, Cu 또는 Cu 합금으로 이루어지는 제2도전막을 성막하고, 또한 상기 홈 및/또는 접촉홀을 충전한 이외의 제1금속막 및 제2도전막을 연마에 의해 제거하여 전극 배선을 형성하는 것을 특징으로 한다.
본 발명에 관한 제16반도체장치의 제조방법은 상기 제15반도체장치의 제조방법에 있어서, 제1금속막은 반도체 기판 상에 형성된 배리어층을 통하여 형성되어 있고, 또한 상기 제1금속막을 형성하는 제1금속은, 상기 산화성 가스에 의한 산화 반응에 있어서의 깁스의 자유 에너지 변화량이 마이너스이고, 또한 절대치가 상기 배리어층의 산화 반응에 있어서의 깁스의 자유 에너지 변화량의 절대치보다도 큰 것을 특징으로 하는 것이다.
또한 상기 제1금속은 La, Nd 및 Sm의 군에서 선정된 적어도 한 종류이다.
이하 본 발명을 더욱 상세히 설명하기로 한다.
상기 본 발명은, 첫째, 일반적인 스퍼터 등으로 성막한 도전막을 600℃이하 정도의 저온도에서 리플로우시켜 Cu 등의 배선용 금속 반도체 기판으로의 확산에 기인하는 반도체 특성의 열화를 억제하면서, 높은 효율로 매립 배선을 형성하는 기술의 확립을 꾀한 것이다. 즉, 실험 및 확산 시뮬레이션에 의해 도전막의 리플로우가 주로 표면 확산(surface diffusion)에 의해 진행하는 것, 또한 도전막내의 일축응력이 확산을 가속하고 있는 것을 처음으로 발견하고, 이것을 기초로 반도체 기판 내부로의 Cu 등의 확산을 억제하고, 또는 회피하면서 용이하게 도전막을 리플로우시켜 신뢰성이 높은 전극 배선을 형성하는 것을 골자로 하고 있다.
즉, 일반적으로 확산은 열 활성화 과정(thermal activation process)이고, 온도가 상승함에 따라 지수 함수적으로 진행한다. 그리고, 상기 홈을 형성한 반도체 기판면에서도, 성막된 도전막에서 발생하는 물질 이송 현상(mass transfer phenomena)은 온도에 따라 이동 속도가 결정된다. 특히, 리플로우 현상에 있어서는, 확산중 표면 확산이 지배적으로 진행하고, 또한, 이 표면 확산은 표면 곡률차(surface curvature difference)(화학 포텐셜 차)에 기인한다. 또한, 표면 확산의 이동 방향은 표면 형상(곡률)에, 이동 속도는 온도에 좌우되지만, 그 밖의 요인으로서 도전막에 걸리는 일축 응력도 크게 작용한다.
제1발명의경우는 Cu막, Ag막, Au막의 표면 확산에 의한 리플로우에 있어서, Cu막, Ag막, Au막을 국부적으로 소요의 리플로우 온도로 상승시키는 것이다.
즉, Cu막의 경우 Cu의 산화, 환원 반응열을 이용하는 것이다.
우선 환원 반응의 경우, 환원 반응에 따라 발열식(1)에 따라 Cu막을 국부적으로 소요의 리플로우 온도로 상승시켜 표면 확산을 진행시킨다.
여기서, Cu 산화물의 환원 반응에는, 예를 들면 H2, CH4, CO 등의 환원성 가스가 1종류 또는 2종류 이상이 사용되고, 이들은 일반적으로 불활성 가스와의 혼합계로 사용해도 상관없다. 그리고, 상기 Cu막의 표면이 산화된 경우에 환원 반응이 일어나면, 산화물을 형성하고 있는 Cu 원자는 해방된 Cu 표면에서 Cu의 결정 격자로 재배열된다. 또한, 이 때에, 환원 반응열이 표면 원자에 공급되어 활성화된 표면 근방의 원자는 상기 환원 반응열에 의해, 실질적으로는 수 100℃ 정도의 온도를 상승시킨 때와 같은 정도의 표면 확산이 진행되어 반응열을 빼앗기면, 표면 원자의 확산은 반도체 기판의 온도(환경 온도)에서의 확산으로 되돌아 가게 된다.
다음으로, 산화 반응의 경우, 상기 Cu막의 표면 산화를 O2에 의해 행할 때는 발열 반응은 하기의 (2)식이고, Cu 산화물과 Cu와의 계면에서의 확산은 촉진되지만, H2O에 의한 산환는 흡열 반응이기 때문에 반도체 기판측으로부터 열이 공급된다.
이와 같이, 산화 반응 및 환원 반응의 결합에 의해 반도체 기판이 예를 들면 300℃ 정도일 때에도 국부적으로 Cu 표면 근방에서는 충분히 리플로우 온도를 확보하여, 용이하고 또한 단시간에 소요의 리플로우가 진행된다. 따라서, 반도체 기판으로의 Cu의 확산을 억제, 방지한 형태의 홈을 Cu막으로 용일하게 매립하는 것이 가능해진다. 또한, Ag막의 경우는 표면 산화가 O2, H2O 어느 것으로 행하더라도, 산화 반응은 발열하기 때문에 국부적으로 Ag막 표면 근방에서는 충분한 리플로우 온도가 확보된다.
또한, 산화성 가스의 단독 도입에서도 산화성 가스 분압이 열처리 온도에서 산화의 평형 분압보다 낮게(구체적으로는, 1×10-7내지 5×10-5Torr 정도), Cu가 산화되지 않은 경우에 있어서도 Cu표면에서의 산화성 가스의 화학 흡착(chemni-sorption) 및 탈착(de-sorption) 반응은 진행하고 있고, 이 반응에 기인하는 에너지에 의해서도 표면 확산이 가속되어 리플로우가 진행된다.
이 현상은 Cu에 한하지 않고 Ag, Au 등의 촉매 작용이 강한 재료이면 특히 강하게 동일한 현상이 진행된다. 이 때, 산화성 가스로서 O2, CO2, H2O 등이 바람직하고, 또한 이들 혼합 가스 중에서 가열 처리를 행해도 좋다. 또, 이 반응은 성막중에서도 같은 효과를 얻을 수 있다. 또한 반응 처리 후, H2를 비롯한 환원성 가스 분위기에서 처리하는 것이 바람직하다.
이상과 같이, 산화성 가스 혼입량을 제어함으로써, 리플로우 온도의 저온화가 가능해진다.
또, 이러한 Cu막은, 일반적으로는 순수 Cu로 이루어지지만, 상기 리플로우 온도 범위에서 환원 불가능한 원소가 첨가되어 있더라도, 총 함유량이 10원자% 이하, 바람직하게는 5원자% 이하라면 좋다. 즉, 상기 리플로우 온도 범위에서 환원 불가능한 원소의 총 함유량이 10원자%를 초과하면, 막표면이 이 원소의 산화막으로 덮여 리플로우 현상이 억제되는 경향을 볼 수 있다.
또한, Cu막의 성막 방법은 통상의 스퍼터링법, 이방성 스터퍼링법(콜리메이션 스퍼터링법, 장거리 스퍼터링법) 헬리콘과 스퍼터링법 진공 증착, ICB 증착 또는 CVD 증착 등의 어느 것이라도 좋다. 또한, 성막시의 Cu막 내의 결정 입자 지름을 작게 해 두고, 열처리시의 결정 입자 성장에 따라 소실하는 입계 에너지를 이용하면 Cu막의 리플로우가 촉진된다. 즉, 성막시에 반도체 기판을 액체 질소로 냉각하는 것, 혹은 성막시에 반도체 기판에 바이어스를 인가함으로써, 결정 입자의 미세한 Cu막의 성막이 가능하게 되어 리플로우 효과를 더욱 높일 수 있다. 여기서, 반도체 기판에 인가하는 바이어스 전압은 -50V 이상이 바람직하다. 또한, 상기 Cu막은 재결정 촉진 원소를 적당히 첨가·함유시킴으로써 그 효과가 더욱 촉진된다. 또한, 상기 반도체 기판의 가열원 또는 가열 방식으로서는, 예를들면 저항로(抵抗爐), 기판 히터 가열, 레이저 가열, 이미지로(爐) 가열등을 들 수 있지만, 저온에서도 열전달이 빠른 기판 히터 가열 방식이 바람직하다.
상기 제2발명에 있어서는, 산화 반응 및 환원 반응을 가역적으로 행하게 하기 위해서 산화성 가스 및 환원성 가스를 동시에, 또는 교대로 공급하면서 열처리가 실시된다. 따라서, 성막된 Cu막을 산화성 가스 분위기 및 환원성 가스 분우기에 순차로 적어도 1회 노출시키거나 또는 산화성 가스-환원성 가스 혼합 분위기에 적어도 1회 노출시킨다. 그리고, 교대로 산화성 가스 및 환원성 가스의 분위기에 노출시키는 경우는 리플로우 온도의 저온화, 리플로우 처리 시간의 단축화라는 점에서 전환 간격을 단축시키는 것이 바람직하다. 또, 이 경우 불활성 가스나 진공 배기시의 잔류 가스가 혼재하더라도 지장은 없다.
한편, 산화성 가스 및 환원성 가스의 혼합 분위기에 노출시키는 경우는 산화 반응 및 환원 반응의 평형분압 근방 영역의 혼합으로 한다. 즉, 이 경우는 산화성 가스 및 환원성 가스의 요동에 의해 Cu막 표면의 부분 부분에서 산화 반응과 환원 반응은 동시에 진행하고 있지만, 종합적으로는 양반응이 진행하고 있게 된다. 또한, 인공적으로 산화, 환원 분압을 바꾸는 것이 바람직하지만, 이 경우는 상기 Cu막의 열화, Cu막의 프럭쳐 및 반도체 기판 전체의 온도 상승에 의한 Cu의 확산을 피하기 위해, 산화량이 Cu막의 20%이하가 되도록 한 가스 분압의 설정이 바람직하다. 또한, 상기 산화 환원 반응에 의한 리플로우 후에 있어서는, Cu 산화막을 제거하기 위해서 최종적으로 순수한 H2등의 환원성 분위기에 노출시키는 것이 바람직하다.
또, 상기 산화 반응 및 환원 반응의 분위기는 플라즈마 중에서도 좋고, 예를 들면 산화성 가스 플라즈마 및 환원성 가스 플라즈마를 개별 또는 동시에 Cu막에 노출시켜도 상기 조건 설정에 준하여 리플로우를 행하면 같은 결과를 얻을 수 있다. 여기서, 플라즈마로서는, rf, DC, ECR, 헬리콘파 플라즈마 등이 바람직하다. 또한, 반도체 기판에 바이어스를 인가하면 반응이 촉진되지만, Cu막의 스퍼터 현상을 고려하면, 인가 바이어스는 -50V 이하가 바람직하다. 또한, 이것은 Ag나 Au의 경우도 마찬가지이다.
또한, 제3발명의 경우는, 도전막의 리플로우에 있어서 리플로우 현상을 지배하는 표면 확산 이외의 요인, 즉 도전막에 가해지는 일축 응력을 이용하는 것이다. 즉, 어느 정도의 고온 상태에서는, 상기 도전막 등에 가해지는 응력에 차가 생기면, 고응력측에서 저응력측으로 물질(금속 원자)의 이동이 일어나는 고온 클립(creep) 현상이 생긴다. 따라서 여기에서는 상기 반도체 기판에 형성된 홈에 의해서, 요철(凹凸)형상을 이루는 도전막의 블록부에 일축 응력을 부여하면, 블록부에 있어서의 도전막에 높은 응력, 오목부에 있어서의 도전막에 낮은 응력이 걸려 도전막 내에는 응력 기울기가 생기기 때문에, 도전막의 블록부에서 오목부로의 확산이 확실히 진행하여 리플로우 온도의 저온화가 실현되게 된다.
이 때, 가해지는 일축 응력(압력)은 높을수록 가속 효과가 크고, 성막(asdepo) 형상에 따라, 확산 진행도는 다르지만, 실질적으로는 리플로우 온도가 수 100℃ 정도 저하시킬 수 있다. 여기서 가해지는 일축 응력(인가 응력)은 1kg/mm2이상 바람직하게는 2kg/mm2이상으로 설정된다. 또한, 항복 응력을 초과하는 일축 응력은 도전막의 소성 변형을 일으킨다. 그리고, 이 소성 변형에 의해서 오목부의 매립이 용이하게 이루어지는 한편, 도전막 내에 가공 과정에서 축적된 조직 변화 등은 열처리에 의해 완화되어, 그 때의 에너지에 의해 리플로우가 진행된다. 이 때의 가열은 일축 응력 부여와 동시라도 일축 응력 부여에 의한 소성변형후라도 좋지만, 동시 가열의 쪽이 보다 리플로우의 저온화를 꾀할 수 있다. 단, 여기서의 일축 응력의 상한은 반도체 기판 재료, 특히 Si 기판의 항복 응력 이하가 바람직하다. 또한, 일축 응력이 아니고 정수압(淨水壓)과 같은 전체적인 응력을 부여하였다면 도전막 내에 생기는 응력 기울기는 작고 리플로우 온도는 그다지 저온화되지 않는다.
제3발명에 있어서의 도전막으로서는 순수 Al, Al 합금, 순수 Cu, Cu 합금(예를 들면 Cu-Ag 합금), 순 Ag 등으로 이루어지는 것을 들 수 있다. 그리고, 이들의 도전막의 성막 방법은 통상의 스퍼터링법, 이방성 스퍼터링법(콜리메이션 스퍼터링법, 장거리 스퍼터링법), 헬리콘파 스퍼터링법, 진공 증착, ICB 증착 또는 CVD 증착 등의 어느 것이나 좋다. 또한, 상기 성막시의 도전막 내의 결정 입자 지름을 작게 하여 두고 열처리시의 결정 입자 성장에 따라 소실되는 입계 에너지를 이용하면 도전막의 리플로우가 촉진된다. 즉, 성막시에 반도체 기판을 액체 질소로 냉각하는 것, 혹은 성막시에 반도체 기판에 바이어스를 인가함으로써, 결정 입자의 미세한 도전막의 성막이 가능하게 되어 리플로우 효과를 더욱 높일 수 있다. 여기서, 반도체 기판에 인가하는 바이어스 전압은 -50V 이상이 바람직하다. 또한, 상기 도전막은, 재결정 촉진 원소를 적당히 첨가·함유시킴으로써, 그 효과가 촉진된다.
또한, 열처리 시의 분위기로서는, 도전막이 Al인 경우, 표면이 산화되면 리플로우 성질이 손상되기 쉽기 때문에, 성막후 1×10-8Torr 이하의 진공도를 유지한 채로 가압 가열하는 것이 바람직하다. 한편, 금속막이 Co, Ag 또는 Au인 경우, 표면산화막의 환원이 용이하기 때문에 성막 후 대기 노출하는 것은 관계없이 Cu, Ag, Au막이 산화되어도 가압 가열시에, 환원 분위기 혹은 산화물 해리압 이하의 진공도로 하면 좋다. 또, 산화성 가스 및 환원성 가스를 동시에, 혹은 교대로 공급하면서 열처리를 실행해도 되는 것은 말할 필요도 없다. 또한, 상기 도전막이 Cu-Ag 합금인 경우, 단순한 공정(共晶) 합금이고, 전기 저항이 최고 1.9μΩcm, 공정(共晶)온도도 779℃로 융점이 꽤 낮기 때문에 리플로우 온도도 저하된다.
이 제3발명에서 더해지는 일축 응력은 시료 전체에 일축 응력을 균등하게 부가할 필요성이 있기 때문에, 응력 전달 지그(jug) 표면은 매우 평탄한 재료가 선택된다. 구체적으로는, 경면 마무리 처리된 Si, Si 열산화막 등이 바람직하고, 또한 도전막과 반응을 발생하지 않는 것을 선정한다. 예를 들면 도전막의 소재가 Cu인 경우, Si와 반응하여 실리사이드를 형성하기 위해 SiO2를 이용하는 것이 바람직하다. 또한, 상기 리플로우에 있어서의 가열 방법은 저항로, 기판 히터 가열, 레이저 가열, 이미지로 가열 등 어느 쪽이라도 좋지만 온도 기울기에 의한 열확산 효과를 갖게 하기 위해 일축 응력 인가 지그(jig), 가스, 액체로부터의 전달이 바람직하다.
제4발명은 성막시의 도전막을 Cu막, Ag막의 적층형으로 하고 있고, 이종 금속끼리 형성하는 계면의 에너지가 그들 금속의 합금화시에 방출되어, 이 방출된 에너지가 리플로우 온도의 저온화에 기여하는 것을 이용한 것이다. 여기서는 산화성 가스 및 환원성 가스를 공급하면서, 혹은 반도체 기판면 윗쪽의 도전막에 일축 응력을 부여하면서, 적층막에 열처리를 실시해도 좋다.
또한, 이 제4발명에서는, 이종 금속간 계면의 에너지의 이용뿐만 아니라, 도전막 표면의 자유 에너지, 막 내의 입계 에너지 등도 적당히 이용된다. 예를 들면 성막시에, 성막 입사 입자의 이방성을 이용하여 표면적을 크게 하고, 또는 결정 입자 지름을 작게 하여 둠으로써, 상기 입계 에너지 등이 효과적으로 이용되어 리플로우가 촉진된다.
또, 이 리플로우에 있어서는, 계면의 소멸을 요하기 때문에, 계면의 이동을 피닝(pinning)하는 것 같은 산화물을 크게 없애는 것이 전제로 된다. 따라서, 성막시의 불순물 혼입, 특히 O2의 영향을 회피하기 위한 예를 들면 스퍼터 성막의 경우는, 도달 압력이 대단히 낮은 환경에서 고순도 Ar 분위기, 고순도 타겟(target)으로 성막하는 것이 바람직하다.
또한, 상기 Cu-Ag막은, 재결정 촉진 원소를 적당히 첨가·함유하고 있어도 좋다. 성막시에 반도체 기판을 액체 질소로 냉각하는 것, 혹은 성막시에 반도체 기판에 바이어스를 인가함으로써, 결정 입자의 미세한 Cu-Ag막의 성막이 가능하게 되어 리플로우 효과를 더욱 높일 수 있다. 여기서, 반도체 기판에 인가하는 바이어스 전압은 -50V 이상이 바람직하다.
본 발명의 제5 및 제6발명은 리플로우 열처리시의 브리지 발생을 억제, 방지하는 한편, 전극 배선을 형성하는 홈이나 접촉홀 내의 피착물의 스페이스면측으로의 끌어 올려짐을 억제하고 공동이 존재하지 않는 전극 배선의 형성을 골자로 하고 있다.
즉, 제5발명 및 제6발명은 통상의 물리 증착으로 도전막을 성막한 후, 리플로우 열처리에 앞서 스페이스 상의 피착막 두께를 미리 감소시켜 스페이스 상의 피착막 두께 및 홈 내부 등의 피착막 두께를 적절히 밸런스시켜 그들 피착막의 이동을 제어함으로써 상기 브리지의 발생 및 빈 구멍의 발생을 억제, 회피하는 것이다.
여기서, 스페이스 상의 피착막 두께는 홈 내부 등의 피착막 두께 정도가 되도록 연마하는 등이 바람직하고, 이들의 막두께 비율이 여유가 작아지면 피착물의 홈 내로의 이동량이 감소하기 때문에, 예를 들면 제1도의 모식도에 있어서, 홈(6)내의 피착막 두께를 a, 배선 홈(6)사이의 스페이스 상의 피착막 두께를 b로 할 때, 다음 식, (2/3)a b (3/2)a의 범위로 막두께 비율을 설정하는 것이 바람직하다. 또, 제1도에 있어서, 참조 번호(7)은 Sio2막 등의 절연막, 참조 번호(8)은 Cu막 등의 도전막, 참조 번호(10)은 예를 들면 SiO2, SiN막 등의 절연막이다.
또한, 상기 성막 후에 있어서의 스페이스 상의 피착막의 일부를 제거하여 막두께를 감소시키기 위해, MP(Mechanical Polishing), 상기 CMP, 혹은 이온 에칭 등의 수단으로 행한다.
또, Al을 피착하여 상기 MP 및 CMP에 의해서 막두께를 감소시킨 경우는 열처리시에 표면 산화막을 이온 에칭하지 않으면 리플로우가 순조롭게 일어나지 않는다.
한편, Cu를 피착한 경우는, 수소 또는 CO을 포함한 가스 등의 Cu 산화물의 환원성 환경 하에서 열처리를 행하거나, 열처리시에 이온 에칭을 행하거나, 혹은 고진공 환경하에서 열처리를 행하면 된다.
또한, 피착막이 Cu막, Ag막, Au막일 때는 산화·환원 혼합계 가스 분위기 또는 산화·환원을 교대로 행하는 분위기를 선택하면 열처리 온도를 저하시킬 수 있다. 그리고, 이 때의 기판 온도(환경 온도)로서는, 환원 반응이 급속히 진행하는 200℃ 이상이 바람직하고, 이 때의 가열 수단은 저항로, 기판 히터 가열, 레이저 가열, 이미지로 가열 등을 들 수 있지만, 저온에서 열전달이 빠른 기판 히터 가열이 바람직하다. 또한, 상기 열처리에 있어서의 분위기에 대해서는 막의 열화 및 반도체 기판의 온도 상승을 피하기 위해, 산화량이 막두께의 20% 이하가 되도록 한 가스분압비 및 산화·환원의 인터벌(interval)이 바람직하다.
또한, 상기 열처리 시의 분위기는 플라즈마 중이라도 좋고, 도전막의 피착면을 환원성 가스 플라즈마 및 신화성 가스 플라즈마에 동시에, 혹은 교대로 노출시켜도 좋다. 여기서, 동시에 노출시키는 경우는, 산화성 가스 및 환원성 가스를 동시에 공급할 때와 같고, 어느 쪽의 경우도, 다른 가스로서 불활성 가스가 혼입하더라도 좋다. 또, 상기 플라즈마로서는 rf, DC, ECR, 헬리콘파 플라즈마 등이 바람직하고, 기판 바이어스를 인가하면 반응이 촉진되지만, 성막하는 도전막의 스퍼터를 고려하면, 바이어스는 -50V이하로 하는 것이 바람직하다.
또한 도전막으로서는, 상기 Al, Cu, Ag, Au 뿐만 아니라, 첨가 성분 10atm%이하, 바람직하게는 5atm% 이하의 Cu 합금 등으로 이루어지는 것이라도 좋다. 또한, 홈내의 피착물의 홈사이의 스페이스 상으로 흡입을 억제하기 위해서, 하부막을 설치하여 계면 에너지를 감소시키는 것도 바람직하다. 이 하부막은 피착하는 도전막의 전기 저항의 상승을 피하기 위해서 도전막의 소재와 혼합하지 않는 원소로 형성되어 있는 것이 바람직하고, 예를 들면 Al에 대해서는 아몰퍼스 TaAl, 아몰퍼스 NbAl, Cu에 대하여는 Nb, 아몰퍼스 TaCu, 아몰퍼스 WCo 등을 들 수 있다.
제7 내지 제9발명은 적어도 산화성 가스의 공급을 도전막의 성막이나 CMP공정 후의 폴리싱 정지막 제거시에 행하여, 치밀하고 신뢰성이 충분한 매립 배선을 높은 에스펙트비로 형성하는 것을 골자로 하고 있다.
즉, 제7발명의경우는 반도체 기판을 가열함과 함께 적어도 산화성 가스를 공급하면서 Cu막, Ag막, Au막을 성막함으로써 상기 반도체 기판에 형성된 홈이나 접촉홀에 유동시켜 매립한 후 연마하여 전극 배선을 형성하는 것이다.
또한, 제8제조방법에 있어서는 제7제조방법에서, 산화성 가스 및 환원성 가스의 양 가스를 공급함으로써 효율을 향상시키는 것이다.
그리고, 제9발명은 제8발명의 제조방법에 있어서 상기 성막시에 있어서의 산화성 가스 및 환원성 가스의 공급을 성막 전반시에는 반도체 기판 표면에서 산화성 가스 분압이 산화성 가스와 환원성 가스와의 평형 분압보다도 커지도록, 성막 후반시에는 반대로 환원성 가스 분압이 산화성 가스와 환원성 가스와의 평형 분압보다도 커지도록 산화성 가스 및 환원성 가스의 공급량을 제어함으로써 양호한 성막이 조장된다.
또한, 상기 성막시에 있어서의 반도체 기판의 온도를, 성막 전반시에 비해 성막 후반시를 고온으로 제어하는 것에 의해서도 같은 작용 효과가 얻어진다.
또, 상기 성막 방법으로서는, 예를 들면 통상의 스퍼터링법, TS간 거리 타겟-기판 간의 거리를 넓혀 반도체 기판에 대한 스퍼터 입자의 수직 입사 성분을 높이는 장거리 스퍼터링법, TS 간에 수직 입사 성분 이외의 스퍼터 입자를 부착시키는 콜리메이터 판을 삽입하는 콜리메이션 스퍼터링법 등의 이방성 스퍼터링법, 반도체 기판에 직류 전압이나 고주파 전압을 인가하는 바이어스 스퍼터링법 등을 들 수 있다. 특히, 홈의 애스펙트비가 높은 경우는, 이방성 스퍼터링법, 바이어스 스퍼터링법을 이용하면 홈내로의 스퍼터 입자의 효율이 높아져서, 홈 내면을 응집하기 어려운 O원자의 혼입한 Cu막에 의해 피복하는 것이 용이하게 되어 보다 높은 애스펙트비의 홈을 매립할 수 있다.
또한, 바이어스 스퍼터링법으로 응집을 일으키기 어려운 Cu막을 형성한 후, 성막 속도가 빠른 통상의 스퍼터링법으로 접촉홀내를 매립하는 방식을 채용하면 생산성의 향상을 꾀할 수 있다. 상기 바이어스 스퍼터링법은 전리된 Ar+이온을 양도체 기판에 수직성이 좋게 끌어 당기면서 성막하기 때문에, 상기 Ar+이온이 개구부에 돌출하는 Cu막(오버행 형상)을 스퍼터 에칭하여, Cu 원자가 입사하는 접촉홀의 개구를 좁히지 않음과 함께, 상기 스퍼터 에칭한 Cu가 접촉홀 내벽면에 재부착하여 피복성을 높이는 효과도 있다. 또, 바이어스 스퍼터링은 Ar량을 감소 또는 포함하지 않고, 수소, 산소 분위기 중에서 행하더라도 원하는 효과를 얻을 수 있고, 또한, 상기 Ar+이온의 반도체 기판으로의 끌어 당기는 것에 의한 배선의 신뢰성 저하도, 반도체 기판이 가열되어 있는 것 및 Cu막의 성막에 의해서 회피된다.
또한, 기판에 인가한 바이어스의 온/오프나 바이어스를 점차로 감소시킴에 따라 동일 챔버 내에서 1차 Cu막의 성막 및 2차 Cu막의 성막을 연속적으로 행할 수도 있기 때문에, 성막 시간을 단축할 수 있다. 또한, 응집을 일으키기 어려운 Cu막을 장거리 스퍼터링으로 형성한 후, 연속적으로 TS간 거리를 좁게 하여 성막 속도의 빠른 스퍼터링으로 이행하여도 좋고, 혹은 응집을 일으키기 어려운 Cu막을 콜리메이션 스퍼터링으로 형성한 후, 콜리메이터판을 TS사이로부터 이동시켜 성막 속도가 빠른 스퍼터링으로 이행해도 좋다.
또한, 산화성 가스의 단독 도입에서도 산화성 가스 분압이 열처리 온도에 있어서, 산화의 평형 분압보다 낮고(구체적으로는, 1×10-7내지 5×10-5Torr 정도), Cu가 산화되지 않은 경우에 있어서도, Cu표면에서의 산화성 가스의 화학 흡착(chemi-sorption) 및 탈착(de-sorption) 반응을 진행하고 있고, 이 반응에 기인하는 에너지에 의해서도 표면 확산이 가속되어 리플로우가 진행된다.
이 현상은 Cu에 한하지 않고 Ag, Au 등의 촉매 작용이 강한 재료이면 특히 강하게 동일한 현상이 진행된다. 이 때, 산화성 가스로서 O2, CO2, H2O 등이 바람직하고, 또한 이들의 혼합 가스 중에서 가열 처리를 행해도 좋다. 또, 이 반응은 성막중에 있어서도 동일한 효과를 얻을 수 있다. 또한 반응 처리 후 H2를 비롯한 환원성 가스 분위기에 노출시키는 것이 바람직하다.
이상과 같이, 산화성 가스 혼입량을 제어함으로써, 리플로우 온도의 저온화가 가능해진다. 또, 이러한 Cu막은 일반적으로는 순수 Cu로 이루어지지만, 상기 리플로우 온도 범위에서 환원 불가능한 원소가 첨가되어 있더라도, 총 함유량이 10원자% 이하, 바람직하게는 5원자% 이하이면 좋다. 즉, 상기 리플로우 온도 범위에서 환원 불가능한 원소의 총 함유량이 10원자%를 넘으면, 막 표면이 이 원소의 산화막으로 피복되어 리플로우 현상이 억제되는 경향을 볼 수 있다.
또한, Cu막의 성막 방법은 통상의 스퍼터링법, 이방성 스퍼터링법(콜리메이션 스퍼터링법, 장거리 스퍼터링법), 헬리콘과 스퍼터리어법, 진공 증착, ICB 증착 또는 CVD 증착의 어느 것이라도 좋다. 또한, 상기 성막시의 Cu막내의 결정 입자 지름을 작게 하고, 열처리 시의 결정 입자 선정에 따라 소실되는 입계 에너지를 이용하면, Cu막의 리플로우가 촉진된다. 즉, 성막시에 반도체 기판을 액체 질소로 냉각하는 것, 혹은 성막시에 반도체 기판에 바이어스를 인가함으로써, 결정 입자의 미세한 Cu막의 성막이 가능하게 되어 리플로우 효과를 크게 높일 수 있다. 여기서, 반도체 기판에 인가하는 바이어스 전압은 -50V 이상이 바람직하다. 또한, 상기 Cu막은 재결정 촉진 원소를 적당히 첨가·함유시킴으로써 그 효과가 더욱 촉진된다. 상기 반도체 기판의 가열원 또는 가열 방식으로서는, 예를 들면 저항로, 기판 히터 가열, 레이저 가열 이미지로 가열 등을 들 수 있지만, 저온에서 열전달이 빠른 기판 히터 가열 방식이 바람직하다.
제8발명 및 제9발명은 본 발명자 등이 중복되는 연구에 있어서의 다음과 같은 견해에 근거한 것이다.
즉, 도전막의 성막시에 반도체 기판을 가열함과 함께 산화성 가스 및 환원성 가스의 혼합 분위기를 설정한다. 이러한 조건화에서, 예를 들면 산화성 가스로서 O2를 포함하는 가스를 스퍼터 중에 공급하여, Cu막을 성막하면, 성막 초기의 Cu막 중에서 많은 O원자가 혼입된다. 그리고, 이 혼합된 O원자는 기판의 가열에 의한 Cu막의 응집을 억제하는 방향으로 작용하여, 종래의 가열 스퍼터시에 보여지는 성막 초기에 있어서의 Cu막의 섬 형상 응집이 회피된다.
또한, 환원성 가스로서 H2가스를 스퍼터 중에 공급하여 Cu막을 성막하면, 성막 또는 피착중의 Cu막 표면이 항상 환원되기 때문에, Cu막 표면은 활성 상태를 유지하는 것에 의해 자유로운 표면 확산이 억제되는 일없이, 용이하게 배선 패턴상에 형성되어 홈내로 이동할 수 있다.
또한, 산화성 가스 및 환원성 가스의 혼합 분위기하에서의 스퍼터 등에 의한 도전막의 형성에서는, 예를 들면 Cu의 산화 반응 및 환원 반응이 어느 것이나 발열 반응이므로 산화나 환원이 일어나는 Cu막 표면은 국부적으로 고온화가 된다. 즉, 기판 온도가 저온이라도 표면 확산을 활성화할 수 있기 때문에, Cu나 Ag, Au를 저온에서 홈내로 매립하는 것이 가능하여 진다.
또한, 상기 산화성 가스 및 환원성 가스의 혼합 가스 분위기에서, 플라즈마를 발생시켜 예를 들면 O+이온 혹은 라디컬이나 H+이온 혹은 라디컬과 같이 전리 또는 유리시키면, 반응성을 향상시킬 수 있다. 따라서 기판 온도를 더욱 저온화할 수 있어, 예를 들면 200℃ 정도에서도, Cu 등을 홈내에 충분히 매립할 수 있다. 또, Cu 원자등의 반도체 기판으로의 확산을 고려하면 기판 온도 200∼600℃ 정도가 바람직하다.
제10발명 및 제11의 발명은 반도체 기판 상의 홈이나 접촉홀이 형성된 절연막면에 산소를 포함하는 도전막을 피착시키고, 계속해서 반도체 기판을 가열하면서 도전막을 성막함으로써, 도전막을 상기 홈이나 접촉홀에 매립한 후, 연마하여 전극 배선을 형성하는 것이다. 그리고, 상기 산소를 포함하는 도전막의 증착(성막)은 예를 들면 O원자가 혼입된 Cu나 Ag, Au의 타겟을 이용함으로써, 혹은 산화성 가스 및 환원성 가스의 공급량의 제어 등에 의해 행할 수 있다. 여기서, 산소가 포함되는 상태는 도전막중 전체에 분산되어 있어도 좋고, 산화막으로서의 형태로도 좋다. 또한, 본 발명에서는 산화성 가스 및 환원성 가스를 공급하면서, 도전막의 성막을 행함으로써, 보다 저온에서 홈이라든지 접촉홀을 매립할 수 있다.
이 제10발명 및 제11발명에 있어서는, 예를 들면 Cu막에 포함되어 있는 O(산소)에 의해서, Cu막의 응집이 억제된다. 또한, Cu막, Ag막, Au막 등의 응집은 기판 온도, 성막시의 분위기, 성막 속도에 밀접한 관계되어 있다. 특히 Cu의 성막에서는 성막 속도와의 관계가 밀접하다. 예를 들면 타겟으로부터 날아온 Cu 원자는 기판 상을 확산한 후에 안정한 핵을 형성하고, 뒤에서 날아온 Cu 원자도 기판상을 확산하여 안정된 핵에 흡수된다. 그리고, 기판 온도가 높을수록 상기 표면확산은 활발하고, 가열 스퍼터링법에 있어서의 섬 형상 성장(응집)은 상기의 성막과정에 기인하고 있다.
즉, 성막 속도가 빠르면, Cu 원자는 이미 존재하는 안정핵에 도달하기 이전에, 차례차례로 날아온 Cu 원자와 결합하여 새로운 핵을 형성하기 때문에 응집이 두드러지지 않는다. 그러나, 성막 속도가 느리면, Cu 원자는 표면에서 확산할 수 있는 시간이 길어지고, 이미 존재하는 안정핵에 흡수될 확률이 높아져 응집을 일으키기 쉬워진다. 이러한 경향은 응집을 일으키기 어려운 O원자를 함유한 Cu막의 경우에서도 동일하며, 특히 상기 성막 속도는 전극 배선 형성 영역인 홈이나 접촉홀의 애스펙트비에도 좌우되어, 홈내와 다른 평탄면의 성막 속도를 동일하게 제어하는 것이 곤란하다.
또한, 이러한 성막 속도가 홈내와 평탄면 상에서 불균일하게 되는 산화성 분위기나 환원성 분위기에서의 스퍼터링은 응집을 억제시키는 O원자의 혼입량을 전체적으로 일정하게 제어하는 것도 곤란하여 Cu막의 응집이 생기기 쉽다. 이 점, O원자를 첨가한 Cu 타겟을 사용한 경우는 O원자의 함유량을 거의 일정하게 제어할 수 있기 때문에 단절 등이 없는 Cu막을 용이하게 성막할 수 있다.
또, 산소를 포함하는 막 및 도전막의 성막 방법으로서는, 예를 들면 타겟 기판 간(TS 간)거리를 넓혀 반도체 기판에 대한 스퍼터 입자의 수직 입사 성분을 높인 장거리 스퍼터링방법, TS 간에 수직 입사 성분 이외의 스퍼터 입자를 부착시키는 콜리메이터를 삽입하는 콜리메이션 스퍼터링법 등의 이방성 스퍼터링법, 반도체 기판에 직류 전압이나 고주파 전압을 인가하는 바이어스 스퍼터링법 등을 들 수 있다.
특히, 홈의 애스펙트비가 높은 경우는 이방성 스퍼터링법, 바이어스 스퍼터링법을 사용하면 홈내로의 스퍼터링 입자의 부착 효율이 높아지고 홈내면을 응집하기 어려운 O원자가 혼입된 Cu막 등으로 피복하는 것이 쉬워져서 보다 높은 애스펙트비의 홈을 매립할 수 있다.
또한, 바이어스 스퍼터링법으로 응집을 일으키기 어려운 Cu막, Ag막, Au막등을 형성한 후, 성막 속도가 빠른 통상의 스퍼터링법으로 홈내를 매립하는 방식을 채용하면 생산성의 향상을 꾀할 수 있다. 또한, 상기 바이어스 스퍼터링법으로 Ar등의 불활성가스를 공급하면 전리된 Ar+이온을 반도체 기판에 수직성 좋게 끌어 당기면서 Cu막 등을 성막하기 때문에 상기 A+이온이 개구부에 돌출하는 행온된 부분을 스퍼터 애칭하고, Cu 원자가 입사할 수 있는 개구의 각도 범위가 좁혀지지 않음과 동시에, 스퍼터 애칭된 Cu가 홈 내멱면에 재부착하여 피복성을 높이는 효과도 있다.
또, 이 경우, 바이어스 스퍼터링법을 Ar 등의 불활성 가스를 거의 또는 전혀 공급하지 않은 수소나 산소 분위기 중에서 행하여도 동일한 효과를 얻을 수 있다. 또한, Ar+이온의 반도체 기판으로의 끌어들임에 의한 전극 배선의 신뢰성 저하도 반도체 기판의 가열되어 있는 것이나, 그 후의 통상의 스퍼터링법으로의 도전막의 성막에 의해서 충분히 회피할 수 있다.
또한, 기판에 인가하는 바이어스의 온/오프 제어를 행하거나, 바이어스 전압을 차제에 감소시킴으로써, 동일 챔버내에서 산소를 포함하는 Cu막의 성막 및 도전막의 성막을 연속적으로 행할 수도 있기 때문에 성막 시간을 단축할 수 있다. 또한, 응집을 일으키기 어려운 Cu막을 장거리 스퍼터링으로 형성한 후, 연속적으로 TS간 거리를 좁혀 성막 속도가 빠른 스퍼터링으로 이행해도 좋고, 혹은 응집을 일으키기 어려운 O원자가 혼입된 Cu막을 콜리메이션 스퍼터로 형성한 후, 콜리메이터판을 TS 사이에서 제거하여 스퍼터로 이행해도 좋다.
제12발명은 홈이나 접촉홀이 형성되는 절연성 막 면상에 반사 방지막, 폴리싱 정지막으로서 C(카본)막을 설치하여 정밀도가 높은 홈부의 형성을 가능하게 하면서 한편으로는 과도한 폴리싱을 방지, 회피하여 용이하게 신뢰성이 높은 전극 배선을 형성하는 것이다.
즉, 상기 제1발명 내지 제11발명에서도 공통으로 얻을 수 있지만, 소위 포토 에칭에 의한 홈부의 형성에 있어서, 빛의 난반사에 기인하는 패터닝의 흐트러짐을 방지 저감하기 위한 반사 방지막, 또한 도전막을 홈부에 매립한 후 연마, 성형시에 있어서의 하층 재료의 지나친 연마 제거를 방지하는 폴리싱 정지막으로서 이용하는 C막의 처리 대응책을 골자로 하고 있다.
즉, 상기 C막은 도전성을 갖고 있기 때문에 그 잉여물은 형성하는 전극 배선뿐만 아니라 제조하는 반도체 장치 전체에도 전기적으로 악영향을 끼치게 된다. 따라서, 상기반사 방지 및 폴리싱 정지 기능을 부과한 후는, 기판 등에 악영향을 미치게 하지 않고 절연성이 요구되는 영역의 C막을 제거할 필요가 있다. 그리고, 이 발명에서는 산화성 가스 및 환원성 가스의 혼합 분위기의 플라즈마 중에서 상기 C막이 용이하게, 또한 확실하게 제거되고, 게다가 그 때 Cu 등으로 이루어지는 도전막은 산화되지 않는 점에 착안하여 이루어진 것이다.
또한, 본 발명에서는 전극 배선의 하부막으로서 예를 들면 TiN, Ta, Cr, TiW, Nb, 아몰퍼스 TiSiN, 아몰퍼스 Ti (0.N), 아몰퍼스 WCo, 아몰퍼스 NbCr, 아몰퍼스 CrTa, 아몰퍼스 CoV, 아몰퍼스 CoMo, 아몰퍼스 CoNb, 아몰퍼스 CoTa, 아몰퍼스 TaCu, 아몰퍼스 WN, 아몰퍼스 WSiN 등의 층이 배치되더라도 상관없다.
본 발명에 관한 제13 내지 제16반도체장치의 제조방법은 홈 및/또는 접촉홀이 형성된 기판면에 산화물이 도전성을 나타내는 제1금속층을 형성하고 그 위에 Cu 또는 Cu 합금막을 형성하는 것을 특징으로 하고 있다.
Cu 또는 Cu 합금 매립 배선을 산화 환원 반응을 이용한 리플로우 기술에 의해서 반도체 특성을 열화시키지 않고 형성하기 위해서는 산화에 의한 배리어층 혹은 기판 표면의 저항 상승을 방지하는 기술이 필요하다. 산화물이 도전성을 갖는 물질로 이루어지는 도전막을 Cu 또는 Cu 합금막의 하부막으로서 형성함으로써 산화성 가스의 존재하에 있어서의 가열 처리에 의해 하부막이 산화된 경우에 있어서도 홈부 또는 접촉홀부에서의 접촉 저항의 상승을 회피할 수 있다.
산화물 중에는 높은 전도성을 갖는 것이 존재한다. ReO3라든지 Nb0 등은 10μΩcm로 저항이 낮다.
산화 환원 반응을 이용한 리플로우를 행하는 경우에는, 가열 처리 분위기의 산소 분압에 의해서는 산화 반응이 Cu의 하층에 존재하는 배리어층이나 기판 표면까지 미치는 경우가 있다. Cu의 하부막으로서 산화되었을 때에 양도체 산화물이 되도록 한 물질로 이루어지는 도전막을 형성하면 이 하부막이 산화된 경우에도 산화되지 않은 경우에도 양호한 도전성을 유지할 수 있기 때문에 접촉 저항의 상승을 회피할 수 있다. 이 때, 하부막으로서 사용한 도전막은 그 전부가 산화되어 산화물로 되어 있어도, 또한 그 일부만이 산화되어 도전성 산화물로서 존재하고 있어도 동일한 효과가 얻어진다. 또, 하부막으로서 이용한 도전막을 산화시킴으로써 생성된 도전성 산화물은 화학양론 조성에서 벗어나더라도 지장은 없다. 또한 저항율로서는 100μΩcm 이하인 것이 바람직하다.
상기 도전막은 Cu의 배리어층으로서의 역할도 다하고 기판과 Cu 배선과의 사이에 배리어층을 통하지 않은 경우라도 Cu의 기판 중으로의 확산이나 Cu 중에 포함되는 산소의 기판으로의 확산을 방지한다.
화학 변화나 상태 변화를 열 역학적으로 취급하는 경우에는, 계(系)의 상태변화에 따른 깁스의 자유 에너지의 변화 △G는 그 변화가 자발적으로 일어날 수 있는지 여부의 지표가 된다. 계의 변화에 따른 △G의 값이 0이면, 그 변화는 가역변화이고, △G0이면 그 방향으로 변화가 자발적으로 일어나고, 반대로 △G0이면 그 방향의 변화는 일어나지 않는 것을 나타내고 있다.
상기 도전막을 형성하는 재료의 산화 반응의 변화에 있어서의 △G가 성막 혹은 리플로우시에 기판이 노출되는 분위기의 산소 분압 및 온도 영역에서 마이너스의 값을 가지고 그 절대치가 Cu의 △G보다 클 때에는 상기 도전막은 Cu를 환원시키는 작용을 갖는다. 이 경우에는, 상기 도전막이 Cu내에 도입된 산소를 흡수하는 역할을 다하기 위해서, 산화 환원 반응을 이용한 리플로우를 행할 때 보다 높은 배리어성을 나타냄과 함께, 산화 환원 반응을 이용하지 않고서 Cu 배선을 성막하는 때에는, 어떤 이유로 Cu내에 산소가 도입되어 버린 경우라도, 상기 도전막의 환원 작용에 의해 Cu 배선의 저항 상승 및 접촉 저항의 상승을 막을 수 있다.
상기 도전막과는 다른 재료로 이루어지는 배리어층 상에 상기 도전막을 적층시킨 경우, 배리어층의 산화를 방지함으로써 배리어층의 저항의 상승을 방지한다. 특히, 상기 도전막을 형성하는 재료의 산화 반응에 있어서의 △G가 리플로우 시에 기판이 노출되는 분위기의 산소 분압 및 온도 영역에서 마이너스의 값을 갖고 그 절대치가 배리어층을 구성하고 있는 재료의 △G의 절대치보다 클 때에는 배리어층의 산화보다도 도전막의 산화가 우선하기 때문에, 배리어층의 산화를 억제하는 효과가 보다 현저하게 나타난다.
또한, 상기 도전막이 이 조건을 만족하는 경우에는, 배리어층의 표면에 자연산화막이 존재하고 있어도 적층한 도전막이 배리어층을 환원시키는 작용을 갖기 때문에 배리어층과 도전막을 성막할 때 배리어층을 일단 대기에 노출시켜도 접촉 저항의 상승은 일어나지 않는다.
상기 도전막의 성막 방법으로서는 스퍼터링, 진공 증착법, CVD법의 어느 것이라도 좋다. 성막 혹은 리플로우 중에 Cu막내에 도입되는 산소의 양은 그 때의 분위기의 분압에 따라 변화된다. 상기 도전막의 막두께는 성막 혹은 리플로우가 행하여지는 산소 분압에 있어서 Cu막 내부에 도입된 산소를 전부 환원시킬 수 있는 만큼의 막두께 이상인 것이 바람직하다.
상기 도전막을 구성하는 원소로서는, Ti, V, Cr, Ni, Nb, Mo, Ru, Rh, Pd, Sb, La, W, Re, Os, Ir, Pt, Tl, Pb, Bi, Nb, Sm, Er 중 적어도 1종을 포함하는 것이 바람직하다.
또한, 성막되는 Cu막은 Cu 또는 합금 어느 것이나 사용된다.
본 발명에 관한 제13 내지 제16반도체장치의 제조방법에 의하면, 산화물이 도전성 산화물이 되는 물질로 이루어지는 도전막을 Cu의 하부막으로서 형성함으로써 산화 환원 반응을 이용한 리플로우 기술에 의해 Cu 매립 배선을 형성할 때, 산화성 가스의 존재하에 있어서의 가열 처리에서 하부막이 산화되어도 접촉 저항의 상승을 회피시킬 수 있는 신뢰성이 높은 반도체 장치의 제공이 가능하다.
상기 각 발명에 있어서, 전극 배선을 형성하는 반도체 기판으로서는, 희망에 따라 능동 영역이나 절연막 등이 형성된 Si 기판 혹은 화합물 반도체 기판 등을 들 수 있다. 또한, 이 반도체 기판면의 전극 배선 형성 영역에 형성되는 홈 및/또는 접촉홀의 형상도 특별히 한정되지 않는다.
이하 도면을 참조하여, 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
제2a도, 제2b도, 제2c도 및 제2d도 및 제3도는 이 실시예의 실시 형태를 모식적으로 도시한 것으로, 우선 제2a도에 단면적으로 도시한 것처럼, 소요의 능동영역을 설치된 Si 기판(100)(9) 상에, 하부층으로서 막두께 100nm의 p-Sin 절연막(10)을 성막한다. 또한 제2b도에 단면적으로 도시한 것처럼, CVD에 의해 SiO2막(7)을 1㎛ 두께로 형성한 후, PEP, RIE에 의해 스페이스 폭을 500nm로 하여 제2c도에 단면적으로 도시한 바와 같이, 상기 SiO2막(7)에 폭 1㎛,깊이 1㎛의 홈(6)을 다수개 형성하였다. 이어서, 상기 홈(6)을 형성한 SiO2막(7)면 상에 제2d도에 단면적으로 도시한 바와 같이, 배리어층(11)로서 TiN을 막두께 30nm 성막 후, 스퍼터링에 의해 막두께 600nm의 Cu막(8)을 성막하였다. 또, 이 때 배리어층(11) 및 Cu막(8)의 성막 전에, 미리 선택 CVD법으로 접촉홀(비아홀)을 매립하고 능동 영역과의 접속을 행하였다.
다음에, 제3도에 개략 구성을 도시한 바와 같은 감압 열처리 장치를 이용하여, 산화·환원 반응을 수반하는 열처리를 행하였다. 즉, 시료를 얹어 놓을 수 있는 히터 부착 설치대(핫 플레이트;12)를 내장한 감압열처리 본체부(13), 이 감압 열처리 본체부(13)에 밸브(14a, 14b)를 통하여 접속한 산화성 가스 공급원(15) 및 환원성 가스 공급원(16), 상기 감압 열처리 본체부(13)에 밸브(14C) 및 필터(17)를 통하여 접속하고, 감압 열처리 본체부(13)내의 배기를 행하는 로타리 펌프(18), 감압 열처리 본체부(13)로의 가스 공급측 및 배기측에 각각 설치된 진공계(19a,19b)를 구비하여 이루어지는 감압 열처리 장치를 준비하였다. 또, 이 감압 열처리 장치는 터보 분자 펌프의 배기계에서 도달 진공도가 10-7Torr이고, 가스 공급(도입) 라인으로부터 각종 가스를 도입할 수 있는 구조로 되어 있다.
그리고, 상기 핫 플레이트(12)에, 상기 Cu막(8)을 성막한 Si 기판(9)을 설치하고, 그 후 터보 분자 펌프(5)에 의해 10-7Torr로 진공 배기를 행하였다. 다음에 산화성 가스 공급원(15)으로부터 산소를 공급하고, 챔버내의 압력이 4×10-6Torr의 상태에서 600℃, 10분간 가열 처리를 행한 결과, 제4a도에 도시한 바와 같이, 홈 내부로의 유동이 확인되었다.
비교예로서, 1×10-7Torr의 진공 중에서 650℃, 10분간 가열 처리를 행한 결과를 제4b도에 도시한다.
이상과 같이 리플로우의 촉진은 400℃ 이상의 열처리 온도에서 1×10-5Torr 이하의 산소 분압하에서 확인되었다. 이것을 넘는 산소 분압에 있어서는 표면의 산화가 진행하여 리플로우가 억제되었다. 또한 CMP에 의해 배선 가공을 행한 것에 대해서 비저항을 측정한 바 2.0μΩcm이었다.
본 실시예에서는 Cu막을 형성한 후, 산화성 가스를 공급하여 리플로우가 촉진되었지만, 기판 온도를 350℃ 내지 450℃의 범위에서의 가열 성막 중에 산소 분압 5×10-5Torr 이하의 범위에서 혼입한 경우에도 리플로우의 촉진 효과가 확인되었다.
[실시예 2]
제1실시예의 경우와 같이, 제2a도에 단면적으로 도시한 것처럼, 소요의 능동 영역을 설치된 Si기판(100)(9)상에, 하부층으로서 막두께 100nm의 p-SiN 절연막(10)을 성막한다. 또한 제2b도에 단면적으로 도시한 것처럼, CVD에 의해 SiO2막(7)을 400nm두께로 형성한 후 PEP, RIE에 의해 스페이스 폭을 800nm로 하여, 제2c도에 단면적으로 도시한 바와 같이, 상기 SiO2막(7)에 폭 400nm의 홈(6)을 다수개 형성하였다. 이어서, 상기 홈(6)을 형성한 SiO2막(7)면 상에 제2d도에 단면적으로 도시한 바와 같이, 배리어층(11)로서 TiN을 막두께 30nm 성막 후, 스퍼터링에 의해 막두께 800nm의 Cu막(8)을 성막하였다. 또, 이 때 배리어층(11) 및 Cu막(8)을 성막하였다. 또, 이때 배리어층(11) 및 Cu막(8)의 성막 전에, 미리 선택 CVD법으로 접촉홀(비아홀)을 매립하여 능동 영역과의 접속을 행하였다.
다음에, 제1실시예와 같이 제3도에 도시한 감압 열처리 장치를 이용하여 산화·환원 반응을 수반하는 열처리를 행하였다.
핫 플레이트(12)에 상기 Cu막(8)을 성먁한 Si기판(9)을 설치하고, 그 후 로터리 펌프(18)에 의해서 진공 배기하였다. 이 때의 진공도는 0.01Torr 정도이고, 이 진공 배기 후 표 1에 도시한 조건의 환경하에서, 450℃, 30min의 열처리를 실시하여, 상기 Cu막(8)을 리플로우시켰다. 또, 표 1에 있어서는, 공급 가스로서 H2100voℓ%, H210voℓ%-N290voℓ%의 환원성 가스만 표시하고 있지만, 어느 경우도 산화성 가스로서, O220voℓ%-N280voℓ%를 0.11ℓ/MIN의 유량으로 감압 열처리 장치 본체부(13) 윗쪽부터, 밸브(14a)를 조정함으로써 공급하였다.
상기 열처리를 행하고 냉각 후, 각 시료에 대해서 SEM에 의하여 리플로우 형상을 각각 관찰한 결과를 표 1에 표시하였다 여기서, ○표시는 홈의 매립량이 홈 깊이의 110% 이상, △표시는 홈의 매립량이 홈의 깊이의 100∼110% 미만인 경우이고, X표시는 환원 반응이 충분하지 않아 리플로우에 의한 매립량이 홈 깊이의 100% 미만의 경우이다. 또, 상기 열처리에 있어서의 공급측(곡선A) 및 배기측(곡선B)에서의 환원성 가스의 유량과 열처리 장치 내압과의 관계는 제5도에 도시한 것과 같았다.
또한, 상기 리플로우 형상이 ○인 것에 대해서, CMP에 의한 배선 가공을 행하여, 그 배선 형상을 SEM에 의해서 평가한 바, 어느 것이나 양호하고 4단자법에 의해서 전기 저항을 측정한 결과 1.8μΩcm이었다. 또, 환원성 가스(H10voℓ%-N90voℓ%)의 유량이 0.41 ℓ/min 이하의 시료에 있어서는 산화성 가스, 환원성 가스의 분압이 Cu막에 대하여, 산화 영역이기 때문에 표면에 Cu 산화막이 형성되어 있다.
[실시예 3]
제2실시예의 경우에 있어서, 산화성 가스로서 O, HO 또는 O-HO계, 환원성 가스로서 H또는 H80voℓ%-CO 20voℓ%을 각각 이용하여, 어떤 인터벌(min)을 두고 표 2에 도시한 것 같은 조건에서 산화성 가스 및 환원성 가스를 반복하여 공급한 것 이외는 동일 조건에서 전극 배선의 형성을 행하였다.
또, 산화성 가스 및 환원성 가스를 교대로 흘리는 것에 있어서, 10sec의 진공시간을 설정하는 한편, 가스의 유량을 0.11ℓ/min로 통일하여, 열처리 조건은 450℃, 30min으로 하고, 산화성가스 및 환원성 가스의 반복 공급 후의 나머지 시간과 Cu막의 냉각시에는 H100voℓ%를 0.011ℓ/min으로 공급하였다.
상기 처리를 행하고 냉각 후, 각 시료에 대해서 SEM에 의해 리플로우 형상을, 각각 관찰한 결과를 표 2에 표시하였다. 여기에서, ○ 표시는 홈의 매립량이 홈 깊이의 110% 이상, △표시는 홈의 매립량이나 홈 깊이의 100∼110% 미만인 경우이다.
또한, 상기 리플로우 형상이 ○인 것은 어느 것이나 Cu막의 산화량이 막두께의 20% 이하에서 CMP에 의해 배선 가공을 실시하고, 그 배선에 부가한 SEM에 의해 배선 형상을 평가한 바, 어느 것이나 양호하였다. 또한, 상기 리플로우 후의 각 시료에 대해서, Si 기판에 대한 Cu의 확산량을 SIMS에서 측정하였지만, 검출 한계이하였다.
[실시예 4]
제2실시예의 경우에 있어서, 환원성 가스로서 H, 산화성 가스로서 O를 표 3, 표 4, 표 5, 표 6에 각각 도시한 바와 같은 분압비(P/P), 총 가스 압력, 열처리 온도, 시간의 조건에서, 리플로우 처리를 행하여 전극 배선을 형성하였다.
상기 열처리를 실행하고 나서, 산화의 영향을 피하기 위해, 20Torr 압력의 순수 수소 분위기 중에서 냉각 후, 각 시료에 대해서 SEM에 의해 리플로우 형상을 각각 관찰한 결과를 표 3, 표 4, 표 5, 표 6에 각각 표시하였다. 여기서, ○표시는 홈의 매립량이 홈 깊이의 110% 이상, △표시는 홈의 매립량이 홈 깊이의 100∼110% 미만의 경우이고, X표시는 산화·환원 반응이 충분하지 않고 리플로우에 의한 매립량이 홈 깊이의 100% 미만의 경우이다.
한편, 상기 20Torr 압력의 순수 수소 분위기 중에서의 냉각을 대신하여, N를 80voℓ% 포함한 포밍 가스(H;20voℓ%, N;80voℓ%)를 이용한 경우도 같은 결과였다. 또한, 배리어층으로서, TiN 외에 예를 들면 Ta, Cr, TiW, Nb, 아몰퍼스 TiSiN, 아몰퍼스 WCo, 아몰퍼스 NbCr, 아몰퍼스 CrTa, 아몰퍼스 CoV, 아몰퍼스 CoMo, 아몰퍼스 NbCo, 아몰퍼스 CoTa, 아몰퍼스 TaCu, 아몰퍼스 WN, 아몰퍼스 WSiN 등을 이용하더라도 같은 작용 ·효과가 인정된다.
[실시예 5]
우선, 소요의 능동 영역을 설치한 Si기판(100)상에 하부층으로서 막두께 100nm의 p-SiN막을 성막하고, CVD에 의해 SiO막을 400nm 두께로 형성한 후 PEP, RIE에 의해 스페이스 폭을 800nm로 하여 상기 SiO막에 폭 400nm의 홈을 다수개 형성하였다.
이어서, 상기 홈을 형성한 SiO막 면상에 배리어층으로서 TiN을 막두께 30nm로 성막 후, CVD에 의해 막두께 250nm의 Cu막을 성막하였다. 이 때, 배리어층 및 Cu막의 성막 전에, 미리 선택 CVD법으로 접촉홀을 매립하여 능동영역과의 접속을 행하였다.
또, 상기 SiO막 및 Cu막의 성막은 각각 헥사플루오로아세틸아세톤·비닐트리메틸실란동 [(CFCO)CH] Cu(CHSi)을 원료로 하여 열 CVD에 의해 행하였다.
또한, 성막·피착 온도 200℃, 원료 분압 0.25Torr, 원료 가스의 유량 속도 8sccm, 성막 속도 4nm/sec이었다. 그 후, 제2실시예의 경우에 기준해서, O20voℓ%-N80voℓ%를 0.11ℓ/min의 유량으로 열처리 장치 윗쪽으로부터 공급하는 한편, H10voℓ%-N90voℓ%의 환원성 가스를 0.51ℓ/min의 유량으로 30min간 동시에 공급하여 상기 Cu막을 300℃로 리플로우시켰다.
냉각 후, 시료에 대해서 SEM에 의해 리플로우 형상을 각각 관찰한 결과는 양호하며, 스퍼터로 Cu막을 형성한 경우와 같이, 홈의 매립량이 홈 깊이의 127%였다. 또, 냉각시에 H100voℓ%를 11ℓ/min의 유량으로 공급하였다. 제6a도 및 제6b도에, 이 실시예에 있어서의 Cu막 리플로우 전후의 단면 상태의 현미경 사진을 나타낸다.
또한, CMP에 의한 배선 가공을 행하고, 그 배선 형상을 SEM에 의해서 평가한 바, 어느 것이나 양호하여 4단자법에 의해서 전기 저항을 측정한 결과 1.9μΩcm였다.
[실시예 6]
우선, 소요의 능동 영역을 설치한 Si기판(100) 상에 하부층으로서 막두께 100nm의 p-SiN 막을 형성하고, 또한 CVD에 의해 SiO막을 400nm 두께로 형성한 후 PEP, RIE에 의해 스페이스 폭을 800nm로 하여 제2c도에 단면적으로 도시한 바와 같이 상기 SiO막에 폭 400nm의 홈을 다수개 형성하였다.
이어서, 상기 홈을 형성한 SiO막면 상에 배리어층으로서 TiN을 막두께 30nm로 성막 후, 고진공 스퍼터 장치를 이용하여 스퍼터링에 의해 막두께 800nm의 Cu막을 성막하였다. 이 때, 배리어층 및 Cu막의 성막 전에, 미리 선택 CVD법으로 접촉홀을 매립하여 능동 영역과의 접속을 행하였다. 또, 상기 Cu의 스퍼터링 성막에 있어서는, 순도 7N의 Cu를 스퍼터원으로 하고, 도달 진공도 1×10 Torr, 고순도 Ar가스(노광점 -90℃ 이하) 분위기에서 압력 5mTorr, 성막 속도 15nm/sec이었다.
다음에, 제7도에 개략 구성을 도시한 바와 같이 가압 열처리 장치를 이용하여, 일축 응력을 부여하면서 가압 열처리를 행하였다. 즉, 시료를 얹어 놓을 수 있는 카본제품 설치대(20), 상기 카본제품 설치대(20)을 상하 방향으로 이동시키는 유압 기구(21), 상기 유압 기구(21)에 의해서 상승되어지는 카본제품 설치대(20)의 상면을 누르고 카본제품 설치대(20) 측을 가열하는 히터 전원부(22)를 갖는 가압체(23)을 각각 내장한 가압 열처리 본체부(24), 이 가압 열처리 본체부(24)에 밸브(25)를 통하여 접속된 환원성 가스 공급원(26), 상기 가압 여퍼리 본체부(24)에 접속하여 가압 열처리 본체부(24)내의 배기를 행하는 로터리 펌프(27) 및 오일(oil) 확산 펌프(28)를 구비하여 이루어지는 가압 열처리 장치를 준비하였다.
또, 이 가압 열처리 장치는 도달 진공도가 10 Torr이고, 가스 공급(도입) 라인으로부터 각종 가스를 도입할 수 있는 구조로 되어 있고, 또한 제8도에 도시되는 바와 같이, 가압체(23)의 선단부에는 SiO층(23a)이 설치된 Si편(23b)가 설치되어 있다.
그리고, 상기 카본제품 설치대(20)에 상기 Cu막을 성막한 Si기판을 장착·설치하고, 그 후 로타리 펌프(27) 및 오일 확산 펌프(28)에 의해서 진공 배기하였다. 이 때의 진공도는 1×10 Torr 정도이고, 이 진공 배기 후 N90voℓ%-H10voℓ%의 환원성 가스(포밍 가스)를 대기압에서 유량 0.11ℓ/min로 설정하여 흘리고, 가열온도를 300℃, 30min, 혹은 450℃, 30min으로 하여, 가압체(23)에 의한 Cu막으로의 압력치를 변환시켜 가압 열처리를 행하였다.
결과를 표 7 및 표 8에 각각 나타내었다. 제8도는 시료의 Cu막에 압력(일축응력)이 부여되는 상태를 모식적으로 나타낸 것이다.
여기서, 표 7은 가열 온도가 300℃인 경우를 표 8은 가열 온도가 450℃인 경우를 각각 나타내고, 리플로우의 정도(배선 형상) 평가는 홈의 깊이 D와 홈내의 최저 Cu막두께 Dmin의 비율(Dmin/D)로 행하였다.
또, 표 7 및 표 8에 있어서, ○표시는 Dmin/D=1.2 이상의 경우를, X표시는 Dmin/D=1 미만의 경우를, -표시는 측정 불가능한 경우를 각각 나타낸다. 참고로서, 상기 가열 처리 과정에서 응력을 부여하지 않은 경우는 리플로우도 불충분하여 전극 배선의 형성은 불가능하였다.
또한, 제9도는 상기 리플로우 조건에 있어서의 리플로우 정도(Dmin/D)와 인가 응력 kgf/mm 과의 관계를 예시한 것으로 곡선 C는 가열 온도가 300℃인 경우를, 곡선 D는 가열 온도가 450℃인 경우를 각각 나타낸다.
제9도에서도 알 수 있듯이, 인가 응력 및 처리 온도가 높을수록 리플로우는 진행하고, 인가 응력 16kgf/mm 에서는 소성 변형이 보여지며, 인가 응력 50kgf/mm 에서는 Si기판에 결손이 생기고 있다.
또한, 상기 가열 온도 300℃, 30min, 인가 응력 7kgf/mm 에서 리플로우시킨 경우와, 가열 온도 300℃, 30min(인가 응력 없음)에서 리플로우시킨 경우에 대해서, 리플로우 상태를 현미경 사진으로 비교·관찰한 결과를 제10a도 및 제10b도에 표시한다. 여기서, 제10a도는 인가 응력을 가해서 리플로우한 경우이고, CMP로 잉여 Cu를 제거하면 양호한 전극 배선이 형성되어 있는 것에 비해, 제10b도의 인가 응력을 가하지 않고서 리플로우한 경우에는 리플로우가 불충분하여 원하는 전극 배선을 형성할 수 없었다.
또, 표 7 및 표 8에서는, 상기 가열 처리에 의해 Cu막을 리플로우시켜 전극 배선을 형성한 시료에 대해서, 측정 부분의 배선 길이 1mm로 하고, 4단자법에 의해서 전기 저항을 각각 측정한 결과(측정 대상 50의 평균치)를 표시하였다.
즉, 여기서는 Cu막에 1kgf/mm 이상의 인가 응력을 부여하는 것으로, Cu막의 리플로우 온도를 저온화할 수 있다. 특히, 인가 응력 2kgf/mm 이상에서는, Cu막의 리플로우 온도가 현저하게 저온화할 수 있다는 것을 알 수 있다.
또, 이 실시예에서, 가압·가열 처리에 있어서, Cu막을 형성한 Si기판 복수매를 적층한 형으로, 가압·가열 처리에 있어서, Cu막을 리플로우시켜 동일한 결과가 얻어졌다.
[비교예 1]
상기 제6실시예에 있어서, 소요의 Cu막을 형성한 Si기판에 일축 가압(일축응력)을 가하는 대신에 정수압을 가하여, 상기 Cu막의 리플로우를 행하여 형성한 전극 배선을 평가한 바, 가열 온도를 450℃ 이상, 처리 시간 30min 이상의 조건으로 설정한 경우, 비로소 실용 가능한 배선을 형성할 수 있었지만, 작업 공정의 번잡화나 양산성 등의 점에서 불리하였다.
[실시예 7]
우선, 소요의 능동 영역을 설치한 Si기판(100)상에 하부층으로서 막두께 100nm의 p-SiN 막을 성막하고, 또한 CVD에 의해 SiO막을 400nm 두께로 형성한 후 PEP, RIE에 의해 스페이스 폭을 800nm로 하여 제2c도에 단면적으로 표시하는 것과 같이, 상기 SiO막에 폭 400nm의 홈을 다수개 형성하였다.
이어서, 상기 홈을 형성한 SiO막 면상에 배리어층으로서 TiN을 막두께 30nm 성막 후, 고진공 스퍼터 장치를 이용하여 스퍼터링에 의해 막두께 800nm의 Al막을 성막하였다. 이때, 배리어층 및 Al막의 성막전에 미리 선택 CVD법으로 접촉홀을 매립하여 능동 영역과의 접속을 행하였다.
또, 상기 Al막의 스퍼터링 성막에 있어서는 순도 5N의 Al을 스퍼터원으로 하고 도달 진공도 1×10 Torr, 고순도 Ar 가스(노광점 -90℃ 이하) 분위기에서 안력 5mTorr, 성막 속도 10nm/sec이었다.
제11도는 여기서 이용한 스퍼터·가압 열처리 장치의 개략 구성을 나타낸 것으로, 스퍼터 영역과, 상기 성막한 Al막에 일축응력을 부여하면서 가열 처리하는 영역이 동일 진공계에 설치되는 구성을 채용하고 있다. 제11도에 있어서, 참조 번호(29a,29b)는 로타리 펌프, 참조 번호(30a,30b)는 터보 분자 펌프, 참조 번호(31)은 기판 설치대(31a) 및 Al 타겟(31b) 장착부가 배치된 스퍼터 영역, 참조 번호(32)는 유압 기구(32a)에 의해서 상하 방향으로 이동하는 한편, 시료를 얹어 놓은 로드셀(32b) 및 상기 로드 셀(32b)에 대향하여 배치된 히터를 내장하는 압압체(32c)가 배치된 가열 처리 영역(핫프레스 챔버), 참조 번호(32d)는 상기 압압체(32c)를 가열하는 히터 전원부이다.
이어서, 상기 스퍼터·가압 열처리 장치의 스퍼터 영역(31)에서 상기 Al막을 성막한 후, 가열 처리 영역(32)의 로드셀(32b) 상으로 반송하고, 유압 기구(32b)의 구동에 의해 압압체(32c)와의 사이에서 1kgf/mm 의 일축응력을 가하고 250℃, 350℃ 또는 450℃에서, 30min 가압 열처리를 행하여, 상기 Al막을 리플로우시켜 전극 배선을 각각 형성하였다.
이들, 리플로우에 의해서 홈에 매립된 Al막의 두께 Dmin과 홈의 깊이 D의비로 나타나는 리플로우 정도와, 상기 리플로우 조건과의 관계를 제12도에서 곡선 E로 표시한다.
또, 비교를 위해, 상기 리플로우 처리에서 일출응력을 부여하지 않은 경우를 곡선 F로 표시한다.
도시된 것과 같이, 여기서는 Al막에 1kgf/mm 의 일축응력을 부여함으로써, Al막의 리플로우 온도를 충분히 저온화할 수 있었다. 또한, 상기 실시예의 각 시료에 대해서, CMP로 배선 가공을 행하고 나서, 4단자법에 의해서 저항 측정한 바 2.8μΩcm였다.
[실시예 8]
제2실시예의 경우와 같은 조건에서 배리어층(TiN)까지 형성하고, 다음에 다원 스퍼터 장치를 이용하고, 또한 타겟원으로서 7NCu 및 6NAg을 준비하고, 도달진공도 1×10 Torr, 고순도 Ar 가스(노점 -90℃ 이하) 분위기, 압력 5mTorr, 성막 속도 1∼10nm/sec에서, 표 9 및 표 10에 나타내는 바와 같은 단층막이나 적층막을 성막하였다.
다음에, 상기 단층막 혹은 적층막을 각각 성막한 시료에 대하여, N90voℓ%-H10voℓ%의 환원성 가스를 11ℓ/min의 유량으로 공급하면서, 제3도에 도시된 감압 열처리 장치내에서 450℃, 30min 열처리를 행하여, 각 금속막을 리플로우시켜 전극 배선을 각각 형성하였다.
이들, 리플로우에 의해서 홈에 매립된 금속막의 두께 Dmin과 홈의 깊이 D의 비로 나타내는 리플로우 정도, CMP로 배선 가공을 하고 나서 4단자법에 의해서 저항 측정한 결과를 표 9 및 표 10에 각각 표시하였다. 표 10에 있어서, Cu막, Ag막의 적층수가 증가함에 따라 리플로우 정도가 향상하는 것은 계면 에너지 감소 효과 Cu, Ag의 혼합 엔트로피 효과에 의한 것이라고 생각된다.
[실시예 9]
제2실시예의 경우에 있어서, 타겟 재료로서 7N Cu를 이용하여, 성막 속도를 10nm/sec로 하고, 또한 표 11에 나타나는 것처럼, Si기판의 온도를 액체 질소 온도 또는 실온(23℃), 또한 Si기판에 바이어스 전압을 인가한 외에는, 동일한 조건에서 Cu막을 성막하였다.
그 후, 얻어진 각 시료에 대하여, O20voℓ%-N80voℓ%의 산화성 가스를 유량 0.11ℓ/min로, N90voℓ%-H10voℓ%의 환원성 가스를 유량 11ℓ/min로 동시에 공급하면서 300℃, 30min 열처리를 실시하여 상기 Cu막을 리플로우시켜 전극 배선을 각각 형성하였다.
이들, 리플로우에 의해서 홈에 매립된 Cu막의 두께 Dmin과 홈의 깊이 D의 비로 나타내는 리플로우 정도를 표 11에 표시하였다. 또한, 상기 리플로우 처리에 앞서, Cu막의 결정 입자 지름을 TEM에 의해, 배선 홈 직사각형 방향에 수직 한 방향의 막응력치를 응력 X선으로 각각 측정한 결과도 표 11에 표시하였다.
표 11에서 알수 있듯이, Si기판의 온도가 낮을수록, 또는 Si기판으로의 바이어스 전압이 높을수록 결정 입자 지름이 작고, 또한 막내 응력의 절대치가 커서 리플로우 정도도 높다.
[실시예 10]
우선, 소요의 능동 영역을 설치한 6인치 Si기판(100)상에 막두께 100nm인 p-SiN막을 성막하고, 또한, CVD에 의해 SiO막을 400nm두께로 성막한 후, PEP, RIE에 의해서 스페이스 폭을 800nm로 하여 상기 SiO막에 폭 400nm의 홈을 다수개 형성하였다. 이어서, 상기홈을 형성한 SiO막 면상에 배리어층으로서 TiN막을 30nm 두께로 성막하고, 그위에 Cu막을 성막하였다.
상기 Cu막의 성막에 있어서, 스퍼터 장치로서 기판 타겟 간격의 변경이 가능한 마그네트론 스퍼터 장치를 이용하여, 순도 7N의 Cu를 스퍼터원으로 하고, 도달진공도 1×10 Torr, 고순도 Ar 가스(노광점 -90℃ 이하), 압력 5mTorr에서 성막을 행하였다.
여기서 이용한 마그네트론 스퍼터 장치의 특징은, 진공 상태를 저하(악화)하지 않고서, 기판과 타겟 사이를 변화할 수 있기 때문에 제13a 및 제14a도에 각각 모식적으로 도시한 것 같은 입사 입자의 최대 입사 각도 26.6°(LD:2.0) 또는 45°(LD:1.0)에서, 성막 속도를 5∼10nm/sec로 설정하여 막두께 500nm의 Cu성막을 행하였다.
또, 제13b도 및 제14b도는 성막 직후의 Cu막에 대해서, 그 단면 상태를 각각 모식적으로 도시한 것이다.
그 후, 얻어진 각 시료에 대하여, O20voℓ%-N80voℓ%인 산화성 가스를 유량 0.11ℓ/min로, Ni90voℓ%-H10voℓ%의 환원성 가스를 유량 11ℓ/min로 동시에 공급하면서, 표 12에 도시한 것과 같은 처리 조건에서, 30min 열처리를 행하여 상기 Cu막을 리플로우시켜 전극 배선을 각각 형성하였다. 또한, CMP로 배선 가공을 행하고 나서 4단자법에 의해 저항 측정한 결과를 표 12에 도시하였다.
표 12로부터 알 수 있듯이, 여기서는 250℃정도의 저온에서 Cu막을 충분히 리플로우시킬 수 있는 것을 알았다.
[실시예 11]
우선, 소요의 능동 영역을 설치한 6인치 Si기판(100)상에 막두께 100nm인 p-SiN막을 성막하고, 또한, CVD에 의해 SiO막을 400nm두께로 성막한 후, PEP, RIE에 의해서 스페이스 폭을 800nm로 하여 상기 SiO막에 폭 400nm의 홈을 다수개 형성하였다. 이어서, 상기홈을 형성한 SiO막상에 배리어층으로서 TiN을 막두께 30nm로 성막후, 고진공 스퍼터 장치를 사용하여 스퍼터링에 의해 막두께 800nm의 Cu를 성막하였다. 이 때, 배리어층 및 Cu막의 성막 전에, 미리 선택된 CVD법으로 접촉홀을 매립하여 능동 영역과의 접속을 행하였다.
또, 상기 Cu막의 스퍼터링 성막에 있어서는, 순도 7N의 Cu를 스퍼터원으로 하고, 도달진공도 1×10 Torr, 고순도 Ar 가스(노광점 -90℃ 이하), 압력 5mTorr, 성막속도 15nm/sec이였다.
다음에, 제15도에 개략 구성을 단면적으로 도시한 가압 열처리 장치에 의해서 리플로우 처리를 행하였다. 즉, 시료(33)을 양면에서 협착하는 형태로 일정 방향으로 반송하는 가열 롤러(34a) 및 냉각 롤러(34b)가 쌍을 이루어 장착된 본체부(34)와, 상기 본체부(34)의 일단측에 설치되어 처리하는 시료(33)를 장착한 카트리지(35)가 수납되는 준비실(36)과, 상기 본체부(34)의 타단측에 설치되어 처리된 시료(33)을 추출하는 추출실(37)과, 상기 본체부(34), 준비실(36), 추출실(37)을 각각 진공 배기하는 진공 배기계(38a,38b,38c)와, 상기 본체부(34)내에 포밍가스를 공급하는 가스 라인(39)을 구비한 구성인 가압 열처리 장치를 준비하였다.
여기에서는 우선, 상기 Cu막을 성막한 시료(33)을 카트리지(35)에 장착·장전하고, 준비실(36)에 수납·설치하는 한편, 진공도 1×10 Torr까지 진공 배기한 후, 포밍 가스(예를 들면 N90 voℓ%-H10voℓ%인 혼합 가스)로 상압(常壓)으로 하였다. 이 상태에서, 미리 진공 배기한 본체부(34)내에, 포밍 가스(예를 들면 N90voℓ%-H10voℓ%인 혼합 가스)를 공급함과 동시에, 반송 롤러(34a,34b)를 구동시키고, 상기 카트리지(35)에 장착·장전된 시료(33)을 순차로 본체부(34)내로 반송시켜 가열·가압처리를 실행한다. 이 반송 과정에서, 시료(33)의 Cu막은 가열 롤러(34a)에 의해서 가열·압압되어 리플로우된다. 여기서, 가열 롤러(34a)는 내장한 히터에 의해 400℃ 정도를 유지하고, 냉각 롤러(34b)는 실온 이하이고, 또한 양자에 의한 압압은 1kgf/mm , 회전 속도 10cm/sec이다.
상기에 의해 Cu막을 리플로우에 의해서 홈에 매립한 Cu막의 두께 Dmin과 홈의 깊이 D의 비로 나타내는 리플로우 정도는 어느 것이나 1.2 이상으로 양호하였다. 또한, 각 시료에 대해서, CMP로 배선 가공을 행하고 나서 4단자법에 의해서 저항을 측정한 바, 1.9μΩcm였다.
[실시예 12]
제12실시예의 경우에 준하여, 소요의 능동 영역을 설치한 Si기판(100)상에, 하부층으로서 막두께 100nm의 p-SiN막을 성막한다. 이어서, CVD에 의해 SiO막을 400nm 두께로 형성한 후, PEP, RIE에 의해 스페이스 폭을 800nm로 하여 상기 SiO막에 폭 400nm의 홈을 다수개 형성하였다.
그 후, 상기 홈을 형성한 SiO2막 면상에 배리어층으로서 TiN을 막두께 30nm로 성막 후, 스퍼터링에 의해 막두께 800nm의 Cu막을 성막하였다. 또, 이 때 배리어층 및 Cu막의 성막 전에, 미리 선택 CVD법으로 접촉홀을 매립하여 능동 영역과의 접속을 행하였다
다음에, 상기 성막한 Cu막에 대해서, 스페이스 상의 Cu막을 CMP에 의해서 표 13에 도시한 것 같은 막두께로 깎은 후, 제3도에 도시한 감압 열처리 장치를 이용하여 열처리를 행하였다. 또, 상기 Cu막의 두께 방향으로의 일부 절삭을 이온 에칭으로도 행하였다. 이경우는, 상기 Cu막을 성막한 후 100MHz의 rf Ar 플라즈마중에서 시료 기판에 -100V의 바이어스 전압을 인가하고, 주로 스페이스 상의 Cu막을 이온 에칭하여 소정의 막두께로 깎은 후, 제3도에 도시한 감압 열처리 장치를 사용하여 열처리를 행하였다.
이 가열 처리는, 다음과 같은 조건에서 행하였다. 즉, 핫 플레이트(12)에 상기 Cu막을 성막한 Si기판을 설치하고, 그 후 로타리 펌프(18)에 의해서 진공 배기하였다. 이 때의 진공도는 0.01Torr 정도이다. 열처리 시의 분위기는 H와 O의 분압비(P/P2)(30), 총 압력 20Torr의 분위기 중에서 400℃, 30분의 열처리, 및 H10voℓ%-N90voℓ%의 포밍 가스 중에서 650℃, 30분의 열처리로 설정하였다.
상기 열처리를 하고 냉각 후, 각 시료에 대해서 단면 형상을 SEM으로 관찰함과 함께, 스페이스 상의 Cu막을 CMP에 의하여 제거한 후의 전극 배선의 표면 형상(리플로우 형상)을 관찰하고, 빈 구멍의 유무를 확인한 결과를 표 13에 표시하였다. 표 13의 「단면 형상」의 항목에서, ○표시는 홈의 매립량이 홈 깊이의 110% 이상, X표시는 홈의 매립량이 홈 깊이의 110% 미만인 경우이거나, 또는, 홈내에 공극(voids)이 발생한 경우이다. 또한, 표 13의 「CMP 후의 빈 구멍의 유무」의 항목에서, ○표시는 빈 구멍의 개수가 총 배선 길이 100mm의 평균으로, 1mm길이 당 1개 이하이고, X표시는 2개 이상이다.
표 13에서 명백하게 알 수 있듯이, 스페이스 상의 Cu막을 100mm 정도로 얇게 절삭한 경우는, 리플로우 열처리에 의하여 프럭쳐(막의 단절)가 발생함에 따라 스페이스 부분으로부터의 Cu의 이동이 불충분하게 되어 홈내를 충분히 매립할 수 없었다. 또한, 스페이스상의 Cu막두께가 600nm, 800nm인 경우는, 브리징 및 홈내에서의 흡입이 각각 발생하여 다량의 빈 구멍의 발생이 확인되었다.
또한, 상기 관찰·평가에서 전극 배선에 빈 구멍의 발생이 인지되지 않은 시료를 선택, 배선 회로의 저항 측정을 행한 바, 어느 것이나 비저항이 1.8μΩcm였다.
[실시예 13]
이 실시예는, 애스펙트비 1.5 이하의 매립하여 배선의 형성 공정을 포함하는 반도체장치의 제조 방법의 예이다.
제16a도, 제16b도, 제16c도, 제16d도, 제16e도, 및 제17a도, 제17b도, 제17c도는, 이 실시예의 실시 형태를 모식적으로 도시한 것으로, 우선, 도면 16a에 단면적으로 도시한 바와 같이, 소요의 능동 영역 혹은 하측 배선 영역이 미리 설치된 직경 150mm의 Si기판(9)상에 CVD에 의해 SiO막(7)을 3500nm 두께로 형성하였다.
그 후, PEP, RIE에 의해 제16b도에 단면적으로 도시한 것처럼, 폭 1500nm∼5000nm, 깊이 2000nm의 홈(6)을 다수개 형성하였다. 이어서, 상기 능동 영역과 홈(6)을 접속하는 접촉홀을 PEP, RIE에 의해 형성하고, 선택 CVD법에 의해 상기 접촉홀 내부에 W 플러그 또는 Cu 플러그를 충전하였다.
다음에, 상기 홈(6)을 형성한 SiO홈(7)면에, 제16c도에 단면적으로 도시한 것처럼, Cu의 확산을 방지하기 위한 배리어층(11)로서, 예를 들면 두께 30nm의 TiN막을 성막하였다.
그 후, 직류 마그네트론 스퍼터링법에 의해 투입 전력 10kW로 막두께 3000nm의 Cu막(8)을 매립하면서, 제16d도에 단면적으로 도시한 것처럼, 배리어층(11) 형성면에 Cu막을 성막하였다.
또, 이 때 챔버 내부는 Ar/H/O혼합비가 11/20/2의 혼합 분위기, 전 압력을 0.85Pa로 하였다. 또한, 스퍼터 타겟으로서는 직경 300mm의 순도 99.9999%의 Cu를 이용하고, 또한 기판과 타겟 사이의 거리를 75mm로 설정하였다.
또한, 기판은 PID 제어한 PBN 히터상에 정전 척(chuk)에 의해 고정되고, 기판의 이면측에는 열전도성을 향상시키기 위해서, 80Pa의 압력으로 Ar 가스를 도입하여 450℃로 가열하였다.
상기 스퍼터링 종료후, 상기 Cu막(8)이 산화하지 않도록, 예를 들면 Ar-H계의 혼합 가스 분위기에서 냉각하고 나서, 케미칼 메카니컬 폴리싱(CMP)법에 의해서, 상기 홈외부의 Cu막(8) 및 TiN막(11)을 제거하고, 제16e도에 단면적으로 도시한 것처럼 Cu 배선(8a)를 구비한 반도체 장치를 얻었다.
상기 시료에 대해서 SEM에 의해 리플로우 형상을 관찰한 바, 홈의 매립량이나 홈 깊이의 110% 이상이고, 전극 배선은 설계된 대로 애스펙트비 1.5 이하로 균일하게 매립되어 있었다. 이어서, CMP에 의한 배선 가공을 행하여 그 배선 형상을 SEM에 의해서 평가한 바 어느 것이나 양호하고, 4단자법에 의해서 전기 저항을 측정한 결과 1.8μΩcm 이하였다.
또한, 가속 시험 결과, 형성한 Cu 배선(8a)는 높은 일렉트로 마이그레이션 및 스트레스 마이그레이션 내성을 갖고 있고, 고전류 밀도에 대한 신뢰성을 보증할 수 있는 것이 확인되었다.
또한, 제17a도, 제17b도 및 제17c도는 상기 스퍼터링에 있어서, Cu막(8)이 홈(6)에 매립되는 상태를 모식적으로 도시한 것이다. 여기서는, Cu의 성막 분위기가 산화성 가스 및 환원성 가스의 혼합계이고, 또한 기판을 가열하고 있기 때문에, 성막 초기의 Cu중에 O원자가 혼입된다. 그리고, 이 O원자의 혼입에 의해 기판의 가열에 수반하는 Cu막의 응집이 억제되어, 제17a도에 단면적으로 도시한 것처럼 성장 초기에 일정한 연속막이 성장된다.
또한, 이 스퍼터링 중, 환원성 가스로서 H가 공급되어 있기 때문에, 증착 중인 Cu막 표면은 항상 환원되어 활성인 상태를 유지한다. 이 활성인 상태에 의해서, 자유로운 표면 확산이 용이하게 진행하여, 제17b도에 단면적으로 도시한 바와 같이, Cu가 홈(6)내로 이동하여 충전된다.
또한, Cu막은 표면 자유 에너지를 저하시키도록 홈(6)내에 치밀하게 충전된다(제17c도).
또한, 상기 스퍼터링에 있어서는, 산화성 가스로서의 O및 환원성 가스로서의 H가 공급되어 있는 분위기에서 플라즈마가 발생하고 있다. 이 플라즈마에 의해서, 전리 혹은 유리된 O 이온 혹은 라디컬이라든지 H 이온(혹은 라디컬)은 O이라든지 H에 비해 반응성이 높기 때문에, Cu막 성막 후, 단순히 O라든지 H를 공급하여 열처리하는 경우에 비해, 기판 온도를 저온화시켜도 높은 반응 속도의 산화 및 환원 반응에 의해서 Cu막의 유동이 용이하게 진행된다. 여기서, 산화성 가스 및 환원성 가스는 플라즈마 중에서 분해된 가스가 불순물로서 Cu막 중에 잔존하지 않은 것이면 상기 예시된 O라든지 H계 등에 한정되지 않는다.
또, 상기에서는 기판 온도를 450℃로 설정하여 성막을 행하였지만, 200∼600℃의 온도 범위에서 Si기판에 대한 Cu 원자의 확산을 회피하면서 성막을 행하는 것이 가능하였다.
또한, 상기에서는 직경 150mm인 Si기판에 대하여, 직경 300mm의 타겟을 TS 간 거리 75mm로 스퍼터링 법으로 Cu막의 성막을 행하였지만, 기판에 대한 스퍼터 입자의 수직 입사 성분을 높인 장거리 스퍼터링법, 수직 입사 성분 이외의 스퍼터 입자를 부착시키는 콜리메이터판을 장착하는 콜리메이션 스퍼터링법 등의 이방성 스퍼터링법, 혹은 기판에 직류 전압이나 고주파 전압을 인가하는 바이어스 스퍼터링법 등이라도 좋다. 또한, 바이어스 스퍼터링, 장거리 스퍼터링을 행하는 경우는 성막 효율을 높이기 위해 소요의 매립이 얻어진 후에는, 통상의 고효율의 성막으로 바꾸는 것이 바람직하다.
또한, 상기에서는 Cu막의 성막에 관해서 설명하였다. 이외에, 예를 들면 Ag이나 Au 등의 저저항 금속으로 이루어지는 도전막만이라도 좋고, 특히 Ag는 산화 및 환원 반응을 Cu의 경우와 같이 일으키기 쉽기 때문에, 산화성 가스 및 환원성 가스의 종류나 혼합비의 선택, 기판 온도의 적정한 설정으로 용이하게 전극 배선을 형성한다.
[실시예 14]
이 실시예는, 애스펙트비 2 이하인 접촉홀을 형성하는 공정을 포함하는 반도체 장치의 제조 방법의 예이다.
제18a도, 제18b도, 제18c도, 제18d도는 이 실시예의 실시 형태를 모식적으로 도시한 것이다. 우선, 소요의 능동 영역 혹은 하층 배선 영역이 미리 마련된 직경 150mm의 Si기판(9)상에 CVD에 의해 SiO막(7)을 600nm 두께로 형성하였다. 그 후, PEP, RIE에 의해, 예를 들면 직경 300∼800nm의 접촉홀(6a)를 형성하였다.
이어서, 상기 접촉홀(6a)를 형성한 SiO막(7)면에 Cu의 확산을 방지하기 위한 배리어층(11)로서, 예를 들면 두께 30nm의 TiN막을 성막한 후, 이방성 스퍼터링법에 의해 제18a도에 단면적으로 도시한 것처럼, 막두께 100nm의 Cu막(8)의 1차 성막을 행하였다.
또, 이때 챔버 내부는, Ar/H/O혼합비를 11/20/2의 혼합 분위기, 전압력을 0.85Pa로 하였다. 또한, 스퍼터 타겟으로서는, 직경 300mm의 순도 99.9999%의 Cu를 사용하고, 또한 기판과 타겟 사이의 거리(TS 사이 거리)를 200mm로 설정하였다.
또, 성막시의 투입 전력은 15kW이었다.
또한, Si기판(9)는 PID 제어를 한 PBN 히터상에 정전 척에 의해서 고정하고, 기판의 표면측에는 열전도성을 향상시키기 위해서, 80Pa의 압력으로 Ar 가스를 도입하여 350℃를 넘지 않은 온도로 가열하였다.
이 후, 기판 온도를 450℃로 가열하고, 제18b도에 단면적으로 도시한 것처럼, 상기 접촉홀(6a)를 전면적으로 매립하도록, 예를 들면 막두께 300nm의 Cu막(8)을 2차 성막하였다. 이 때의 챔버내 분위기, TS 사이 거리는, 상기 1차 성막의 경우와 같다.
이 2차 성막을 위한 스퍼터링 종료 후, 기판이 냉각할 때까지의 동안은, Cu막의 산화를 방지하기 위해서, 예를 들면 Ar-H계의 혼합 가스 분위기에서 냉각하였다. 또, 이 냉각 분위기는 항상 환원 속도가 산화 속도보다도 빠른 분위기를 유지하도록 설정된다.
다음에, 케미칼 메카니컬 폴리싱(CMP)법에 의해서, 상기 접촉홀(6a) 외부의 Cu막(8) 및 TiN막을 제거하여 제18c도에 단면적으로 도시한 바와 같이 Cu 플러그(8b)로 하였다. 그 후, 제13실시예의 경우와 마찬가지로 하여, 상기 Cu 플러그(8b) 형성면에 CVD법에 의해 SiO(7')을 성막하고, 홈(6)의 형성, TiN막(11')의 성막, Cu의 성막[(홈(6)내로의 충전)], 케미칼 메카니컬 폴리싱을 행하여 제18d도에 단면적으로 도시하는 것 같은 Cu 매립 배선(8a)를 구비한 반도체 장치를 얻었다.
또, 전극 배선은 설계대로 애스펙트비 2인 접촉홀(6a)가 균일하게 매립되어 있고, 또한, 그 저항 측정을 행한 바, 어느 것이나 비저항이 1.8μΩcm이하였다.
또한, 비어첸 구조의 전극 배선을 형성한 반도체 장치에 대해서, 가속 시험을 행한 결과 형성한 전극 배선은 높은 일렉트로 마이그레이션 및 스트레스 마이그레이션 내성을 갖고 있고, 고전류 밀도에 대한 신뢰성을 보증할 수 있고, 특히 Cu 플러그(8b) 상·하면에서 공극이나 힐록(hilock)이 발생하고 있지 않은 것이 확인되었다.
상기에서는, Cu를 성막하는 전반 단계에서는 기판 온도를 350℃로, 후반의 단계에서는 기판 온도를 450℃로 설정하였지만, 이 온도 설정은 산화성 가스 및 환원성 가스의 혼합비 등에 의해서 적당히 선택할 수 있고, 또한, 상기한 바와 같이 단계를 추가하지 않고, 예를 들면 2차 성막 온도 450℃로 상승하는 과정에서 1차 성막을 할 수 있게 되어, 이 경우는 성막 시간의 단축이 가능하여, 생산성 향상에도 기여한다.
또, 이 실시예의 경우도, 성막법, 성막 분위기 등의 조건에 대해서는, 제13실시예의 경우와 같이, 여러 가지의 변형, 조건 설정 등이 가능하다.
[실시예 15]
이 실시예는, 애스펙트비 1인 매립 배선 및 애스펙트비 3인 접촉홀의 형성 공정을 포함하는 반도체 장치의 제조 방법의 예이다.
제19a도, 제19b도, 제19c도 및 제20a도, 제20b도, 제20c도, 제20d도는 이 실시예의 실시 형태를 모식적으로 도시한 것이다. 우선, 소요의 능동 영역 혹은 하층 배선 영역이 미리 설치된 직경 150mm의 Si기판(9)상에 제19a도에 단면적으로 도시한 것처럼, CVD에 의해 막두께 850nm의 SiO막(7), 막두께 50nm인 SiN막(41) 및 막두께 400nm의 SiO막(7')을 순차 적층 형성하였다.
그 후, PEP,RIE에 의해서, 상기 SiN막(41)을 에칭 스토퍼로 하여, 제19b도에 단면적으로 도시한 것처럼, 예를 들면 폭 400nm, 깊이 400nm의 홈(6)을 SiO막(7')에 형성하였다.
이어서, 다시 PEP, RIE를 실행하여, SiN막(41) 및 SiO막(7)을 패터닝하고, 제19c도에 단면적으로 도시한 것처럼, 예를 들면 직경 300nm, 깊이 900nm의 접촉홀(6a)를 형성하였다.
그 후, 상기 접촉홀(6a)를 형성한 면에 Cu의 확산을 방지하기 위한 배리어층으로서, 제20a도에 단면적으로 도시한 바와 같이, 예를 들면 두께 30nm의 TiN막(11')을 성막하였다.
다음에, 이방성 스퍼터링법에 의해서, 제20b도에 단면적으로 도시한 것처럼, 30KW의 투입 전력으로 막두께 300nm의 Cu막(8)의 1차 성막을 행하였다. 또, 이때 챔버내는, Ar/H/O혼합비를 11/10/2의 혼합 분위기, 전압력을 0.85Pa로 하였다. 또한, 스퍼터 타겟으로서는, 직경 300mm의 순도 99.9999%의 Cu를 사용하고, 또한 기판과 타겟 사이의 거리(TS 사이 거리)를 300mm로 설정하였다.
또한, 기판은 PID 제어한 PBN 히터상에 정전 척에 의해서 고정하고, 기판의 이면측에는 열 정도성을 향상시키기 위해서, 80Pa의 압력으로 Ar 가스를 도입하여 350℃를 넘지 않은 온도로 가열하였다.
이 후, 기판 온도를 450℃로 가열하고, 제20c도에 단면적으로 도시한 바와 같이, 상기 접촉홀(6a) 및 홈(6)을 전면적으로 매립하도록, 예를 들면 막두께 300nm의 Cu막(8)을 또 2차 성막하였다. 이 때의 챔버내 분위기는, Ar/H/O혼합비를 11/20/2의 혼합 분위기로 변화시켰다. 또한, TS 사이 거리는 상기 1차 성막의 경우와 같다.
이 2차 성막을 위한 스퍼터링 종료 후, Si기판이 냉각할 때까지의 동안은, Cu막의 산화를 방지하기 위해서, 예를 들면 Ar-H계(Ar/H/O혼합비를 11/20/0인 혼합 가스) 분위기에서 냉각하였다. 또, 이 냉각 분위기는 항상 환원 분위기를 유지하도록 설정된다.
다음에, 케미칼 메카니칼 폴리싱(CMP) 법에 의해서, 상기 홈(6) 외부의 Cu막(8) 및 TiN(11')막을 제거하고, 제20d도에 단면적으로 도시한 바와 같은 Cu 플러그(8b) 및 Cu 매립 배선(8a)을 구비한 반도체 장치를 얻었다.
또, Cu 플러그(8b) 및 Cu 매립 배선(8a)는, 설계대로의 애스펙트비로 균일하게 매립되고 있고, 또한 그 저장 측정을 행한 바, 어느 것이나 비저항이 1.8 μΩcm이하였다.
또한, 비아첸 구조의 전극 배선을 형성한 반도체 장치에 대해서, 가속 시험을 행한 결과, 형성한 전극 배선은 높은 일렉트로 마이그레이션 및 스트레스 마이그레이션 내성을 갖고 있고, 고전류 밀도에 대한 신뢰성을 보증할 수 있고, 특히 Cu 플러그 (8b) 상·하면에서 공극이나 힐록이 발생하고 있지 않은 것이 확인되었다.
또, 상기 Cu막의 성막은 이방성 스퍼터링법이라든지 바이어스 스퍼터링법 등 각종 방법으로 하여 얻지만, 예를 들면 바이어스 스퍼터링법으로 응집을 일으키기 어려운 Cu막을 접촉홀의 밑바닥 및 측벽까지 형성하고, 그 후 성막 속도가 빠른 통상의 스퍼터링법을 이용하면 생산성의 향상을 꾀할 수 있다.
또한, 이 실시예의 경우도 성막법, 성막 분위기 등의 조건 등에 대해서, 제13실시예 및 제14실시예의 경우와 같이 여러 가지의 변형, 조건 설정 등이 가능하다.
[실시예 16]
이 실시예는, 애스펙트비 1인 매립 배선 및 애스펙트비 3인 접촉홀의 형성 공정을 포함하는 반도체 장치의 제조 방법의 예이다.
상기 제19a도, 제19b도, 제19c도 및 제20a도, 제20b도, 제20c도, 제20d도를 참조하여 이 실시예를 설명하기로 한다.
우선, 소요의 능동 영역 혹은 하층 배선 영역이 미리 설치된 직경 150mm의 Si기판(9)상에 제19a도에 단면적으로 도시한 바와 같이, CVD에 의해 막두께 850nm의 SiO막(7), 막두께 50nm의 SiN막(41) 및 막두께 400nm인 SiO막(7')을 순차 적층 형성하였다.
그 후, PEP, RIE에 의해 상기 SiN 막(41)에 에칭 스토퍼로 하여 제19b도에 단면적으로 도시한 바와 같이, 예를 들면 폭 400nm, 깊이 400nm의 홈(6)을 SiO막(7')에 형성하였다.
이어서, 다시 PEP, RIE를 실행하여, SiN막(41) 및 SiO(7)을 패터닝하여, 제19c도에 단면적으로 도시한 바와 같이, 예를 들면 직경 300nm, 깊이 900nm의 접촉홀(6a)를 형성하였다. 그 후, 상기 접촉홀(6a)를 형성한 면에 Cu의 확산을 방지하기 위한 배리어층으로서, 제20a도에 단면적으로 도시한 바와 같이, 예를 들면 두께 30nm의 TiN(11')을 성막하였다.
다음에, 이방성 스퍼터링법에 의해 제20b도에 단면적으로 도시한 바와 같이, 막두께 300nm의 O원자를 혼입(함유)한 Cu막을 성막하였다.
또, 이 때 챔버내부는 Ar를 55sccm의 유량으로 공급하고, 전 압력을 0.17Pa로 하였다. 또한, 스퍼터 타겟으로서는, 직경 300mm의 O원자를 함유한 Cu를 사용하고, 또한 기판과 타겟 사이의 거리(TS 사이 거리)를 300mm로 설정하였다. 또, 투입 전력은 30kW이다.
또한, 기판은 PID 제어한 PBN 히터 상에 정전 척에 의해 고정되고, 기판의 이면 측에는 열 전도성을 향상시키기 위해서, 80Pa의 압력으로 Ar 가스를 도입하여 350℃를 넘지 않은 온도로 가열하였다.
다음에, 기판을 고진공의 반송실을 통하여 제2의 성막실에 설치하고, 이방성 스퍼터링법에 의해서, 제20c도에 단면적으로 도시한 바와 같이, 막두께 300nm의 Cu막을 성막하였다. 또, 이 때 챔버내부는 Ar/H/O혼합비를 11/20/1의 혼합 분위기로 하고, 전 압력을 0.89Pa로 하였다. 또한, 스퍼터 타겟으로서는, 직경 300mm의 순도 99.9999%의 Cu를 사용하고, 또한 기판과 타겟 사이의 거리(TS 사이 거리)를 300mm로 설정하였다.
또한, 기판은 PID 제어한 PBN 히터 상에 정전 척에 의해 고정되고, 기판의 표면측에는 열 전도성을 향상시키기 위해서, 80Pa의 압력으로 Ar 가스를 도입하여 450℃를 넘지 않은 온도로 가열하였다.
상기 스퍼터링 종료 후, 기판이 냉각할 때까지의 동안은, Cu막의 산화를 방지하기 위해 예를 들면 Ar-H계(Ar/H/O=11/20/0인 혼합 가스) 분위기에서 냉각하였다. 또, 이 냉각 분위기는 항상 환원 분위기를 유지하도록 설정된다.
이 후, 케미칼 메카니컬 폴리싱(CMP) 법에 의해서, 상기 홈(6) 외부의 Cu막(8) 및 TiN막(11')을 제거해서, 제20d도에 단면적으로 도시한 바와 같은 Cu 플러그(8b) 및 Cu 매립 배선(8a)를 구비한 반도체 장치를 얻었다.
또, Cu 플러그(8b) 및 Cu 매립 배선(8a)는 설계대로의 애스펙트비로 균일하게 매립되어 있고, 또한 그 저항 측정을 행한 바, 어느 것이나 비저항이 1.8μΩcm이하였다.
또한, 비아첸 구조의 전극 배선을 형성한 반도체 장치에 관해서 가속 시험을 행한 결과, 형성한 전극 배선은 높은 일렉트로 마이그레이션 및 스트레스 마이그레이션 내성을 갖고 있고, 고전류 밀도에 대한 신뢰성을 보증할 수 있으며, 특히 Cu 플러그(8b) 상·하면에서 공극이나 힐록이 발생하고 있지 않은 것이 확인되었다.
또, 상기 산소를 포함하는 Cu막 및 Cu막의 성막은 산화성 가스 및 환원성 가스의 공급량을 적정하게 선정하면, 동일한 성막실에서 행하여도 좋고, O원자를 함유한 Cu 타겟을 그대로 연속하여 사용하여도 좋다. 이러한 방식을 채용하면, 제조 공정의 단축 등도 도모되고 생산성의 향상도 된다. 또한, O원자를 포함하는 Cu막의 성막은 O원자를 함유한 Cu를 타겟으로 하는 대신에, 표면을 미리 산화시킨 순도 높은 Cu 타겟을 사용하더라도 같은 결과가 얻어졌다.
또한, 이 실시예의 경우도 Cu 대신에 예를 들면 Ag이나 Au등을 성막하더라도 좋고, 성막법, 성막 분위기 등의 조건 등에 대해서는, 제13실시예, 제15실시예의 경우와 같은 여러 가지의 변형·조건 설정등이 가능하다.
[실시예 17]
우선, 소요의 능동 영역이 설치된 Si기판(100)상에 하부층으로서 막두께 100nm의 p-SiN막을 형성하고, 또한 CVD에 의해 SiO막을 400nm 두께로 형성한 후, PEP, RIE에 의해 스페이스 폭을 800nm로 하여 상기 SiO막에 폭 400nm의 홈을 다수개 형성하였다.
이어서, 상기 홈을 형성한 SiO막 면상에 배리어층으로서 아몰퍼스 WSiN을 막두께 30nm로 성막후, 그 위에 아몰퍼스 CuTa를 막두께 10nm 성막하였다.
상기 Cu막의 1차 성막 후, 기판 온도를 350℃로 상승시키고, 막두께 600nm의 Cu막을 2차 성막하였다. 이 때, 챔버내부는 Ar/H/O혼합비 11/10/2의 혼합분위기이고, 전 압력은 0.85Pa이었다.
상기 성막 후, 막의 형상을 SEM으로 관찰한 결과, 홈의 깊이의 120% 이상 매립되고 있고, X선에 의한 결정 배향도의 측정 결과는 θ-2θ이고, 검출된 피크는 Cu(111)만으로, 또한 Cu(111)의 로킹 커브를 측정한 결과, 그 반값 폭은 2.0°로 결정 배향은 매우 양호하였다.
또한, 상기성막을 CMP로 배선 가공한 결과는 공극 등 일체 관찰되지 않고, 4단자법으로의 저항 측정에서 비저항이 1.8μΩcm이하였다.
또한, 상기 방법으로 형성한 전극 배선에 대해서, 일렉트로 마이그레이션 및 스트레스 마이그레이션을 측정·평가한 결과 높은 일렉트로 마이그레이션 및 스트레스 마이그레이션 내성을 갖고 있었다.
상기한 바와 같이 Cu와 흡습성이 좋은 하부막을 형성 후, 표면에 산화막의 형성되지 않은 깨끗한 표면이 유지된 상태에서, Cu의 1차 성막을 함으로써, 그 후 고온에서 Cu의 2차 성막을 행하더라도, Cu막이 프럭쳐하지 않고, 더구나 2차 성막시의 Cu 원자의 유동을 빠르게 진행하고, 또한 배향도 향상되었다.
즉, 하부막으로서, Cu 등의 배선용 금속과의 흡습이 좋은 소재를 선택하고, 바람직하게는 그 표면을 깨끗하게 유지한 채로 성막을 하면, 결정 배향이 양호한 도전막의 형성이 가능하게 되어, 형성되는 전극 배선의 신뢰성이 한층 더 향상된다.
또한, 하부막으로서는, 아몰퍼스 CuTa의 외에, Ta, W, Nb, Mo, 아몰퍼스 WCo, 아몰퍼스 NbCr, 아몰퍼스 CrTa, 아몰퍼스 CoV, 아몰퍼스 CoNb, 아몰퍼스 CoTa 등을 사용하더라도 양호한 결과가 얻어졌다. 또한, 하부막을 한번 대기에 노출시켜 표면에 산화막이 형성된 경우라도, 기판 바이어스 클리닝 등의 플라즈마 에칭에 의한 표면 청정화를 행하면, 연속 성막의 경우와 같은 양호한 결과가 얻어졌다.
[실시예 18]
이 실시예는 반사 방지막, 폴리싱 정지막으로서 C(카본)막을 설치한 매립 전극 배선 및 접촉홀의 형성 공정을 포함하는 반도체 장치의 제조 방법의 예이다.
제21a도, 제21b도, 제21c도 및 제22a도, 제22b도, 제22c도, 제22d도는 이 실시예의 실시 형태의 예를 모식적으로 도시한 것이다.
우선, 소요의 능동 영역 혹은 하층 배선 영역이 미리 설치된 직경 150mm의 Si기판(9)상에 제21a도에 단면적으로 도시한 바와 같이, CVD에 의해 막두께 850nm의 SiO막(7), 막두께 50nm의 SiN막(41), 막두께 400nm의 SiO막(7') 및 막두께 100nm의 C막(40)을 순차 적층 형성하였다.
그 후, PEP, RIE에 의해서, 상기 SiN막(41)을 에칭 스토퍼로 하여 제21b도에 단면적으로 도시한 바와 같이, 예를 들면 400nm, 깊이 400nm의 홈(6)을 C막(40) 및 SiO막(7')에 형성하였다.
이어서, 다시 PEP, RIE를 실행하고 SiN막(41) 및 SiO막(7)을 패터닝하여, 제21c도에 단면적으로 도시한 바와 같이, 예를 들면 직경 300nm, 깊이 900nm의 접촉홀(6a)를 형성하였다.
그 후, 상기 접촉홀(6a)를 형성한 면에 Cu의 확산을 방지하기 위한 배리어층으로서, 제22a도에 단면적으로 도시한 바와 같이, 예를 들면 두께 30nm의 TiN막(11')을 성막하였다.
다음에, 이방성 스퍼터링법에 의해 제22b도에 단면적으로 도시한 바와 같이, 30kW의 투입 전력으로, 막두께 300nm의 Cu막(8)의 1차 성막을 행하였다. 또한, 이 때 챔버 내부는 Ar/H/O혼합비를 11/10/2인 혼합 분위기, 전 압력을 0.85Pa로 하였다. 또한, 스퍼터 타겟으로서는 직경 300mm의 순도 99.9999%의 Cu를 사용하고, 또한 기판과 타겟 사이의 거리(TS 사이 거리)를 300mm로 설절하였다.
또한, 기판은 PID 제어한 PBNI 히터상에 정전 척에 의해 고정되고, 기판의 표면측에는 열전도성을 향상시키기 위해 80Pa의 압력으로 Ar 가스를 도입하여 350℃를 넘지 않은 온도로 가열하였다.
이 후, 기판 온도를 450℃로 가열하고, 제22c도에 단면적으로 도시한 바와 같이, 상기 접촉홀(6a) 및 홈(6)을 전면적으로 매립하도록, 예를 들면 막두께 300nm의 Cu막(8)을 다시 2차 성막하였다. 이 때의 챔버내 분위기는 Ar/H/O혼합비를 11/20/2의 혼합 분위기로 변화시켰다. 또, TS 사이 거리는 상기 1차 성막의 경우와 같다.
이 2차 성막을 위한 스퍼터링 종료 후, S1기판이 냉각할 때까지의 동안은, Cu막의 산화를 방지하기 위해 예를 들면 Ar-H계(Ar/H/O혼합비가 11/20/0인 혼합 가스) 분위기에서 냉각하였다. 또, 이 냉각 분위기는 항상 환원 분위기를 유지하도록 설정된다.
다음에, 케미칼 메카니컬 폴리싱(CMP)법에 의해서, C막(40)을 폴리싱 정지막으로 하여, 제22d도에 단면적으로 도시한 바와 같이, 상기 접촉홀(6) 외부의 Cu막(8) 및 TiN막(11')을 제거하였다.
그 후, 외주에 원통형 전극을 장착한 석영제품의 원통형 챔버내에 설치하고, 챔버내 분위기를 H/O의 혼합비가 100/1의 혼합 가스로 하여 외부 전극에 13.56MHz의 고주파 전력 800W를 30분간 인가하여 H와 O와의 혼합 분위기의 플라즈마 중에서, 상기 C막(40)을 선택적으로 제거하여 제22d도에 단면적으로 도시한 바와 같은 Cu 플러그(8b) 및 Cu 매립 배선(8a)를 구비한 반도체 장치를 얻었다.
또, Cu 플러그(8b) 및 Cu 매립 배선(8a)는 설계대로 고정밀도의 애스펙트비로 균일하게 매립되고 있고, Cu는 일체 산화되지 않았다. 즉, 포토 에칭에 의한 패터닝에 있어서 광의 난반사가 방지되기 때문에 레지스트의 가공 형상이 붕괴되는 문제가 해소됨과 함께, CMP 가공에 의한 매립 배선 등의 과도한 연마 제거 등도 억제되기 때문에, 고정밀도한 소요의 전극 배선 등을 형성할 수 있었다.
또한, 상기 형성한 반도체 장치의 배선부에 대해서, 그 저항 측정을 행한 바, 어느 것이나 비저항이 1.8μΩcm이하였다. 또한, 비아첸 구조의 전극 배선을 형성한 반도체 장치에 대해서, 가속 시험을 행한 결과, 형성한 전극 배선은 높은 일렉트로 마이그레이션 및 스트레스 마이그레이션 내성을 갖고 있고, 고전류 밀도에 대한 신뢰성을 보증할 수 있고, 특히 Cu 플러그(8b) 상·하면에서 공극이나 힐록이 발생하고 있지 않은 것이 확인되었다.
또, 이 실시예의 경우도, Cu를 대신하여 예를 들면 Ag이나 Au 등을 성막하여도 좋고, 성막법, 성막분위기 등의 조건등에 대해서는, 제12실시예 내지 제16실시예의 경우와 같이 여러 가지의 변형, 조건 설정 등이 가능하다.
[실시예 19]
본 실시예는 산화물이 도전성 산화물이 되는 도전막을 Cu의 하부막으로서 형성함으로써 산화 환원 반응을 이용한 리플로우 기술에 의해서 Cu 매립 배선을 형성할 때, 산화성 가스의 존재하에 있어서의 열처리에 있어서 하부막이 산화되더라도 접촉 저항의 상승을 회피하는 것이 가능한 반도체 장치의 제조 방법에 관한 것이다.
제23a도, 제23b도, 제23c도, 제23d도, 제23e도 및 제23f도를 참조하면서 설명하기로 한다.
우선, 제23a도에 도시한 바와 같이, 소요의 능동 영역이 설치된 Si기판(100)(9)상에하부층으로서 막두께 100nm의 p-SiN(41)을 형성하고, 또한 제23b도에 도시한 바와 같이 CVD에 의해 SiO막(7)을 400nm 두께로 형성하였다. PEP, RIE에 의해 폭 400nm, 스페이스 폭 800nm의 홈(6) 및 접촉홀을 다수개 형성한(제23c도) 접촉홀의 애스펙트비는 0.5이었다.
이 하부층에 TiN을 배리어층(11)로서 30nm 성막 후, Cu(8)를 막두께 600nm 스퍼터링에 의해 성막한 시료 및 TiN을 배리어층(11)로서 30nm 성막후, Nd(51)를 막두께 30nm, Cu(8)을 막두께 600nm 스퍼터링에 의해 성막한 시료(제23d도)를 작성하였다. 배리어층(11), Nd막(51), Cu막(81)은 연속적으로 성막을 행하였다.
다음에, 각각의 시료에 대하여, 제3도에 도시한 감압 열처리 장치를 사용하여, 제2실시예와 같이, 산화 환원 반응을 수반하는 가열 처리를 행하여, 홈 및 접촉 홀 내부에 Cu막을 매립하였다(제23e도).
즉, 우선 감압 처리 장치 본체(13)의 내부에 설치된 시료 설치대(12)에 시료를 설치하여 로타리 펌프(18)에 의해 진공 배기하였다. 이 때의 진공도는 0.01Torr 정도이고, 이 진공 배기 후, 표 14에 도시한 조건의 환경 하에서, 450℃, 30분간의 가열 처리를 행하였다.
냉각 후, 리플로우 형상을 SEM에 의해 관찰하였지만, 어떤 시료도 홈부분의 매립량이 홈 깊이의 110% 이상으로 양호한 매립 형상을 도시하였다.
리플로우 후의 각 시료에 대해서 SIMS를 이용하여 산소 함유량을 측정하였다. 배리어층과 Cu막 사이의 Nd막이 존재하는 시료에 대해서는, Nd막내에 산소가 검출되었지만, TiN막 및 Cu막 중의 산소량은 검출 한계 이하였다. 한편, Nd막이 존재하지 않은 시료에 대해서는 TiN막 중에 산소가 검출되었다.
상기 각 시료에 대해서 CMP에 의한 배선 가공을 행하여 SEM에 의해 배선 형상을 평가한 바, 어느 것이나 양호하였다. 4단자법에 의하여 비아첸의 모든 전기 저항을 측정하였다. 결과를 표 14에 도시한다.
여기서, 기판 상에 TiN를 배리어층으로서 30nm 성막한 후, Cu막을 막두께 600nm 스퍼터링에 의해 성막하고, 환원 분위기 중에서 동일한 가열 처리를 행한 시료에 대해서, 모든 전기 저항을 측정하여 상술한 산화 환원 분위기 중에서 가열 처리한 시료와 비교하였다.
그 결과, 산화 환원 분위기 중에서 가열 처리하여도, Nd막이 존재하는 시료에 대해서는, 배선 저항의 상승은 5% 이내였지만, Nd막이 없는 경우에는 10%을 넘는 배선 저항의 상승을 도시한 경우가 있었다.
표 14 중에서, ○표시는 저항 상승이 5% 이내, △표시는 저항 상승이 5 내지 10%를 나타낸다.
Nd의 대신에, Ti, Nb, La, Sm, Re, V, Ru, Rh, OS, Ir, Pt를 사용한 경우에도 같은 효과가 얻어졌다.
[실시예 20]
제19실시예와 같은 하부층에 TiN을 배리어층(11)로서 30nm 성막한 후, Cu(8)를 막두께 600nm 스퍼터링에 의해 성막한 시료, 및 TiN을 배리어층(11)로서 30nm 성막한 후, Nd(51)를 막두께 30nm, Cu(8)을 막두께 600nm스퍼터링에 의해 성막한 시료(제23d도)를 작성하였다. 시료 작성에 있어서는, 배리어층 및 Nd층의 성막 후에 기판을 일단 대기중에 노출시켰다.
제19실시예와 동일한 장치를 사용하고, O20voℓ%-H80voℓ%를 0.11ℓ/min, H10voℓ%-N90voℓ%을 0.51ℓ/min의 분위기 중에서 열처리를 행하였다. 열처리 온도 450℃, 30분간이었다. 냉각 후 리플로우 형상을 SEM으로 관찰하였다.
어느 시료에 있어서도, 홈부분의 매립량이 홈 깊이의 110% 이상으로 양호한 매립 형상을 도시하였다.
리플로우 후의 각 시료에 대해서, SIMS를 사용하여 산소 함유량을 측정하였다. 배리어층과 Cu막의 사이에 Nd막이 존재하는 시료에 대해서는, Nd막 내에 산소가 검출되었지만, TiN막 및 Cu 막중의 산소량은 검출 한계 이하였다. 한편, Nd막이 존재하지 않은 시료에 대해서는 TiN막중에 산소가 검출되었다.
상기 각 시료에 대해 CMP에 의한 배선 가공을 하여 SEM에 의해 배선 형상을 평가한 바, 어느 것이나 양호하였다. 4단자법에 의하여 비아첸의 전(全) 전기 저항을 측정하였다.
동일한 기판 상에 TiN를 배리어층으로서 30nm 성막하고, 대기에 노출시키는 일없이 Cu를 막두께 600nm스퍼터링에 의해 성막하여, 환원 분위기 중에서 동일하게 열처리를 하여 전 전기 저항을 측정하였다.
이들의 환원 분위기에서 열처리한 시료와 상기 산화 환원 분위기 중에서 열처리한 시료에 대해서 전 전기 저항을 비교한 바, Nd막이 존재하는 시료에서는 저항의 상승이 5%이내였지만, Nd막이 없는 경우에는 10%를 넘는 배선 저항의 상승이 확인되었다.
[실시예 21]
제19실시예와 동일한 하부층에 TiN을 배리어층으로서 30nm 성막 후 Cu를 막두께 600nm 스퍼터링에 의해 성막한 시료, 및 TiN을 배리어층으로서 30nm 성막 후 Mn과 W의 합금막을 막두께 30nm, Cu를 막두께 600nm 스퍼터링에 의해 성막한 시료를 작성하였다. 배리어층, Mn-W 합금막, Cu막은 진공 중에서 연속적으로 성막을 행하였다.
제19실시예와 동일한 장치를 사용하여 O20voℓ%-H80voℓ%를 0.111ℓ/min, H10voℓ%-N90voℓ%의 0.51ℓ/min의 분위기 중에서 열처리를 행하였다. 열처리 온도 450℃, 30분간이었다. 냉각 후 리플로우 형상을 SEM으로 관찰하였다.
어느 시료에 있어서도, 홈 부분의 매립량이 홈 깊이의 110% 이상으로 양호한 매립 형상을 도시하였다.
리플로우 후의 각 시료에 대해서, SIMS를 사용하여 산소 함유량을 측정하였다. 배리어층과 Cu막의 사이에 Mn-W 합금막이 존재하는 시료에 대해서는 Mn-W 합금막내에 산소가 검출되었지만, TiN막 및 Cu막 중의 산소량은 검출 한계이하였다. 한편, Mn-W 합금막이 존재하지 않은 시료에 대해서는 TiN막 중에 산소가 검출되었다.
상기 각 시료에 대하여 CMP에 의한 배선 가공을 행하여 SEM에 의해 배선 형상을 평가한 바, 어느 것이나 양호하였다. 4단자법에 의하여 비아첸의 전 전기저항을 측정하였다.
동일한 기판 상에 TiN을 배리어층으로서 30nm 성막하고, 대기에 노출시키는 일없이 Cu를 막두께 600nm 스퍼터링에 의해 성막하여 환원 분위기 중에서 동일하게 열처리를 하여 전 전기 저항을 측정하였다.
이들의 환원 분위기에서 열처리한 시료와 상술한 산화 환원 분위기 중에서 열처리한 시료에 대하여 전 전기 저항을 비교한 바, Mn-W 합금막이 존재하는 시료에서는 저항의 상승이 5% 이내이지만, Mn-W 합금막이 없는 시료에 대해서는 10%를 초과하는 배선 저항의 상승이 확인되었다.
Mn-W 합금 대신에, La-Ni 합금, Pb-Ru 합금, Bi-Ru 합금, Tl-Rh 합금, Ti-Os 합금, Pb-Os 합금, Pb-Ir 합금을 사용한 경우에도 동일한 효과가 확인되었다.
[실시예 22]
제19실시예와 동일한 하부층에 TiN을 배리어층으로서 30nm 성막한 후, Cu를 막두께 600nm 스퍼터링에 의해 성막한 시료, 및 TiN을 배리어층으로서 30nm 성막 후 V를 막두께 30nm, Cu를 막두께 600nm스퍼터링에 의해 성막한 시료를 작성하였다. 배리어층, V막, Cu막은 진공 중에서 연속적으로 성막을 행하였다.
제19실시예와 동일한 장치를 이용하여, O20voℓ%-H80voℓ%를 0.111ℓ/min, H10voℓ%-N100voℓ%를 0.51ℓ/min의 분위기 중에서 열처리를 행하였다. 열처리 온도 450℃, 30분간이었다. 냉각후 리플로우 형상을 SEM으로 관찰하였다.
어느 시료에 있어서도, 홈 부분의 매립량이 홈 깊이의 110% 이상으로 양호한 매립 형상을 도시하였다.
리플로우 후의 각 시료에 대하여, SIMS를 이용하여 산소 함유량을 측정하였다. 배리어층과 Cu막의 사이에 V막이 존재하는 시료에 대해서는, V막내에 산소가 검출되었지만, TiN 및 Cu막 중의 산소량은 검출 한계 이하였다. 한편, V막이 존재하지 않는 시료에 대해서는 TiN 막중에 산소가 검출되었다. 또한, V막이 존재하는 시료에 대해서는, Cu막과 V막과의 계면 부근에 CuVo인 화합물이 형성되어 있는 것을 알았다.
상기 각 시료에 대하여 CMP에 의한 배선 가공을 행하여 SEM에 의해 배선 형상을 평가한 바, 어느 것이나 양호하였다. 4단자법에 의하여 비아첸의 전 전기 저항을 측정하였다.
동일한 기판 상에 TiN을 배리어층으로서 30nm 성막한 후, 대기에 노출시키는 일없이 Cu를 막두께 600nm 스퍼터링에 의하여 성막하여, 환원 분위기 중에서 동일하게 열처리를 하여 전 전기 저항을 측정하였다.
이들 환원 분위기에서 열처리한 시료와 상술한 산화 환원 분위기 중에서 열처리한 시료에 대하여 전 전기 저항을 비교한 바, V막이 존재하는 시료에서는 저항의 상승이 5%이내였지만, V막이 없는 시료에 대해서는 5 내지 10%의 범위의 배선 저항의 상승이 확인되었다.
이상의 제19실시예 내지 제22실시예로 명백해진 바와 같이, 산화물이 도전체가 되는 물질로 이루어지는 도전막을 Cu 하부막으로서 형성함으로써, Cu 매립 배선을 산화 환원을 이용한 리플로우 기술을 사용하여 작성할 때, 산화성 가스의 존재하에서의 열처리에 있어서, 하부막이 산화되더라도 접촉 저항의 상승을 회피하여 높은 신뢰성을 갖는 반도체 장치를 제공할 수 있다.
이상에서 상술한 것처럼 본 발명에 관한 제1 내지 제4의 반도체장치의 제조방법에 있어서, 실질적으로 리플로우 온도의 대폭적인 저온화가 가능하게 되고, 예를 들면 Cu의 반도체 기판측으로의 확산도 억제되기 때문에, 반도체의 특성 저하등도 용이하게, 또한 확실하게 회피하면서 Cu 배선형의 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 본 발명에 관한 제5 및 제6반도체장치의 제조방법에서는, 도전성 금속의 리플로우에 의해 매립 배선 등을 형성하는 것에 있어서, 홈부 등에 빈 구멍이 발생·잔류하지 않도록, 피착시킨 금속막의 일부를 미리 제거해 두기 때문에, 항상 배선 조직이 치밀하고 또한 양호해서 동일한 특성을 구비한 신뢰성이 높은 반도체장치의 제조가 가능해진다.
또한, 본 발명에 관한 제7 내지 제11의 반도체장치의 제조방법에서는, 성막매립, 즉 금속을 성막하면서 홈 등의 매립을 비교적 저온에서 행할 수 있으므로, 생산성이나 프로세스 마진의 향상을 꾀할 수 있다. 더구나, 상기 매립 배선부가 되는 홈부 등의 애스펙트비가 높은 경우에도 정밀하고 치밀한 조직을 갖는 배선이 용이하게 형성된다.

Claims (18)

  1. 반도체 기판 상에 전극 배선을 형성하는 반도체 장치 제조 방법에 있어서, 상기 반도체 기판 상의 상기 전극 배선을 형성하여야 할 영역에 홈 및 접촉홀 중 적어도 어느 하나를 형성하는 공정과, 상기 홈 및 상기 접촉홀 중 적어도 어느 하나가 형성된 상기 반도체 기판 상에 Cu, Ag 및 Au 중 적어도 1종류를 주체로 하는 도전막을 성막하는 공정과, 적어도 산화성 가스를 공급하면서 상기 도전막을 리플로우시켜 상기 홈 및/또는 상기 접촉홀을 충전하도록 가열 처리하는 공정과, 상기 전극 배선을 형성해야 할 영역 이외의 상기 도전막을 연마에 의해 제거하여 상기 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 가열 처리 공정은 산화성 가스 및 환원성 가스를 공급하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 반도체 기판 상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판 상에 상기 전극 배선을 형성하여야 할 영역에 홈 및 접촉홀 중 적어도 어느 하나를 형성하는 공정과, 상기 홈 및 상기 접촉홀 중 적어도 어느 하나가 형성된 상기 반도체 기판 상에 도전막을 성막하는 공정과, 상기 도전막을 갖는 상기 반도체 기판면에 상측으로부터 상기 도전막에 일축응력을 부가하면서 상기 도전막을 리플로우시켜 상기 홈 및/또는 상기 접촉홀을 충전하도록 가열 처리를 실시하는 공정과, 상기 전극 배선을 형성해야 할 영역 이외의 상기 도전막을 연마에 의해 제거하여 상기 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 반도체 기판 상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판 상의 전극 배선을 형성해야 할 영역에 홈 및 접촉홀 중 적어도 어느 하나를 형성하는 공정과, 상기 홈 및 상기 접촉홀 중 적어도 어느 하나가 형성된 상기 반도체 기판 상에 Cu를 주체로 하는 도전막 및 Ag을 주체로 하는 도전막을 적층 성막하는 공정과, 상기 도전막을 리플로우시켜 상기 홈 및/또는 상기 접촉홀을 충전하도록 가열 처리하는 공정과, 상기 전극 배선을 형성해야 할 영역 이외의 상기 도전막을 연마에 의해 제거하여 상기 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 반도체 기판 상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판 상의 상기 전극 배선을 형성하여야 할 영역에 홈 및 접촉홀 중 적어도 어느 하나를 형성하는 공정과, 상기 홈 및/또는 상기 접촉홀 중 적어도 어느 하나가 형성된 상기 반도체 기판 상에 도전막을 성막하는 공정과, 상기 홈 및 상기 접촉홀 상의 근방에 위치하는 상기 도전막의 일부를 막 표면부터 제거하는 공정과, 나머지 상기 도전막을 리플로우시켜 상기 홈 및/또는 상기 접촉홀을 충전하도록 가열 처리하는 공정과, 상기 전극 배선을 형성해야 할 영역 이외의 상기 도전막을 연마에 의해 제거하여 상기 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 가열 처리는 산화성 가스 및 환원성 가스를 공급하면서 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 반도체 기판 상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판 상의 상기 전극 배선을 형성하여야 할 영역에 홈 및 접촉홀 중 적어도 어느 하나를 형성하는 공정과, 상기 홈 및 상기 접촉홀 중 적어도 어느 하나가 형성된 상기 반도체 기판을 가열함과 함께, 적어도 산화성 가스를 공급하면서 Cu, Ag 및 Au의 적어도 1종류를 상기 홈 또는 상기 접촉홀 내로 유동시켜 Cu, Ag 및 Au 중 적어도 1종류를 주체로 하는 도전막을 성막하는 공정과, 상기 전극 배선을 형성하여야 할 영역 이외의 상기 도전막을 연마에 의해 제거하여 상기 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 도전막의 성막 공정에서 산화성 가스 및 환원성 가스가 공급되는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 도전막의 성막 공정에서 성막 공정의 전반은 상기 반도체 기판 표면에서 산화성 가스 분압이 산화성 가스 분압과 환원성 가스 분압과의 평형 분압보다도 커지도록, 또한 성막 공정 후반은 상기 반도체 기판 표면에서 환원성 가스 분압이 산화성 가스 분압과 환원성 가스 분압과의 평형 분압보다도 커지도록 상기 산화성 가스 및 환원성 가스의 공급량을 각각 제어하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 반도체 기판 상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기반도체 기판 상의 상기 전극 배선을 형성하여야 할 영역에 홈 및 접촉홀 중 적어도 어느 하나를 형성하는 공정과, 상기 홈 및 상기 접촉홀 중 적어도 어느 하나가 형성된 상기 반도체 기판면에 산소를 함유하는 Cu, Ag 또는 Au를 주체로 하는 막이나, Cu, Ag 또는 Au의 산화막을 형성하는 공정과, 상기 막이 형성된 상기 반도체 기판을 가열함과 함께, 상기 Cu, Ag 및 Au 중 적어도 1종류를 상기 홈 또는 상기 접촉홀내로 유동시켜 Cu 및 Ag 중 적어도 1종류를 주체로 하는 도전막을 성막하는 공정과, 상기 전극 배선을 형성하여야 할 영역이외의 상기 도전막을 연마에 의해 제거하여 상기 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 도전막을 성막하는 공정에서 산화성 가스 및 환원성 가스를 공급하면서 상기 도전막을 성막하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 반도체 기판상에 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판면 상에 절연막 및 탄소막을 순차 적층하는 공정과, 상기 반도체 기판 상의 상기 전극 배선을 형성하여야 할 영역에 홈 및 접촉홀 중 적어도 어느 하나를 형성하는 공정과, 상기 홈 및 상기 접촉홀 중 적어도 어느 하나가 형성된 상기 반도체 기판 면에 도전막을 형성하는 공정과, 상기 홈 및/또는 상기 접촉홀에 충전된 상기 전극 배선을 형성하여야 할 영역의 상기 도전막 이외의 상기 도전막을 연마에 의해 제거하여 상기 전극 배선을 형성하는 공정과, 상기 탄소막을 산화성 가스 및 환원성 가스의 혼합 분위기의 플라즈마 중에서 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 반도체 기판 상에 Cu 또는 Cu 합금으로 이루어지는 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판 상의 상기 전극 배선을 형성하여야 할 영역에 홈 및 접촉홀 중 적어도 어느 하나를 형성하는 공정과, 상기 홈 및 상기 접촉홀 중 적어도 어느 하나가 형성된 상기 반도체 기판면에 산화물이 도전성을 갖는 물질로 이루어지는 제1도전막을 형성하는공정과, 상기 제1도전막 상에 Cu 또는 Cu 합금으로 이루어지는 제2도전막을 형성하는 공정과, 상기 도전막을 갖는 상기 반도체 기판을 산화성 가스 및 환원성 가스를 공급하면서, 상기 도전막을 리플로우시켜 상기 홈 및 /또는 상기 접촉홀을 충전하도록 가열 처리하는 공정과, 상기 홈 및/또는 상기 접촉홀을 충전한 것 이외의 상기 도전막을 연마에 의해 제거하여 상기 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 제1도전막은 배리어층을 통해 형성되고, 상기 제1도전막을 형성하는 물질은 상기 산화성 가스에 의한 산화 반응에 있어서의 깁스의 자유 에너지 변화량이 마이너스이고, 또한 그 절대치가 상기 배리어층의 산화 반응에 있어서의 깁스의 자유 에너지 변화량의 절대치보다 큰 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제14항에 있어서, 상기 제1도전막을 형성하는 물질은 La, Nd 및 Sm의 군에서 선정된 적어도 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 반도체 기판 상에 Cu 또는 Cu 합금으로 이루어지는 전극 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판 상의 전극 배선을 형성하여야 할 영역에 홈 및 접촉홍 중 적어도 어느 하나를 형성하는 공정과, 상기 홈 및 상기 접촉홀 중 적어도 어느 하나가 형성된 상기 반도체 기판면에 산화물이 도전성을 갖는 물질로 이루어지는 제1도전막을 형성하는 공정과, 상기 제1도전막을 갖는 상기 반도체 기판을 가열함과 함께 산화성 가스 및 환원성 가스를 공급하면서, Cu 또는 Cu 합금으로 이루어지는 금속을 상기 홈 및 상기 접촉홀에 유동시켜 Cu 또는 Cu 합금막을 성막하는 공정, 및 상기 홈 및/또는 접촉홀을 충전한 것 이외의 상기 제1도전막 및 상기 Cu 또는 Cu 합금막을 연마에 의해 제거하여 상기 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 제1도전막은 배리어층을 통해 형성되고, 상기 제1도전막을 형성하는 물질로 상기 산화성 가스에 의한 산화 반응에 있어서의 깁스의 자유 에너지 변화량이 마이너스이고, 또한 그 절대치가 상기 배리어층의 산화 반응에 있어서의 깁스의 자유 에너지 변화량의 절대치보다 큰 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제17항에 있어서, 상기 제1도전막을 형성하는 물질은 La, Nd 및 Sm의 군에서 선정된 적어도 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
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