JP5607243B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、詳しくは微細な配線を高精度に形成する技術に関する。
本願は、２０１１年９月３０日に、日本に出願された日本国特願２０１１−２１７０１７号に基づき優先権を主張し、その内容をここに援用する。
従来、基板に形成した半導体素子等の微細な配線材料として、アルミニウムやアルミニウム合金が用いられていた。しかし、アルミニウムは融点が低く、かつ耐マイグレーション性に劣るため、半導体素子の高集積化、高速化への対応が困難であった。
このため、近年は配線材料として、銅が用いられるようになっている。銅はアルミニウムより融点が高く、かつ電気抵抗率も低いため、ＬＳＩ配線材料として有力である。しかし、配線材料として銅を用いる際には微細加工が困難であるという課題があった。例えば、特許文献１には、絶縁層に溝を形成し、この溝の内部に銅を埋め込み、その後、溝からはみ出した余分な銅を除去することにより、微細な溝内に銅配線を形成する方法が提案されている。
日本国特公平６−１０３６８１号公報
しかしながら、特許文献１に記載された発明では、溝の内部に隙間無く銅を埋め込むことが困難であるという課題があった。
即ち、溝の内部にスパッタリングによって銅を積層する場合、微細な溝の内部まで銅が堆積せず、溝の内部は空洞のまま溝の開口端付近だけ銅が堆積してしまう。
また、リフロー法によって溝の内部を溶融した銅によって埋め込む場合、溝の内壁面に予め形成されるバリアメタル層に対して、溶融した銅との濡れ性が悪く、溝の内部に空洞が生じた状態で銅が固化するという課題があった。
このように溝の内部に形成した銅配線に空洞が生じると、銅配線の抵抗値が高くなり、断線の虞もある。
本発明に係る態様は上記課題を解決するためになされたものであり、微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明は次のような半導体装置の製造方法を採用した。
（１）本発明に係る一態様の半導体装置の製造方法は、基体に溝部を形成する溝部形成工程と、少なくとも前記溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、前記バリア層を覆うシード層を形成するシード層形成工程と、前記シード層の内側領域に導電材料を埋め込む埋込工程と、を備え、
前記シード層はＣｕからなり、前記導電材料はＣｕからなり、前記シード層形成工程及び前記埋込工程はスパッタリング法により行われ、
前記埋込工程における製造条件は、前記導電材料の厚さを前記シード層の厚さで除してなる値をαと定義した場合、前記基体の温度が３００℃かつ前記αが０．８〜２．４、または、前記基体の温度が２５０℃〜３００℃かつ前記αが１．６である。
（２）上記（１）の態様において、前記シード層形成工程は、前記バリア層を覆うＣｕ薄膜を形成する工程であり、前記シード層形成工程における基体温度は前記埋込工程よりも低温としてもよい。
（３）上記（１）の態様において、前記バリア層は、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｖ、Ｃｏ、Ｎｂのうち、少なくとも一種を含む材料からなる構成を採用してもよい。
（４）上記（１）の態様において、前記基体は、半導体基板と、前記半導体基板の一面に形成された絶縁層とからなる構成を採用してもよい。
（５）上述した本発明に係る製造方法により形成される半導体装置としては、たとえば、基体に形成された溝部と、前記溝部の内壁面を覆うバリア層と、前記バリア層の内側領域に埋め込まれた導電体と、を備え、前記導電体は、前記バリア層を覆うＣｕからなる第一導電層と、前記第一導電層の内側領域に埋め込まれたＣｕからなる第二導電層とから構成される半導体装置であって、前記溝部の底部の幅をＷ、前記バリア層の厚みをｔ１、前記シード層の厚みをｔ２、と定義したとき、前記シード層は、関係式ｔ２≦（Ｗ−２ｔ１）／２を満たすものが挙げられる。

本発明に係る上記態様の半導体装置の製造方法および半導体装置によれば、導電材料の埋込工程の前に、シード層形成工程において、予めバリア層を覆うシード層を形成しておくことによって、導電材料とシード層との接触面で濡れ性が高められる。
即ち、酸化物や窒化物など、主に金属化合物からなるバリア層は、表面に微細な凹凸が生じやすく表面平滑性に乏しい。かつ、導電材料であるＣｕは、主に化合物からなるバリア層に対して濡れ性、流動性に乏しい。
このため、本発明に係る上記態様のように、Ｃｕからなるシード層を、バリア層を覆うように形成することによって、導電材料のＣｕに対する濡れ性、流動性が大幅に改善される。したがって、高アスペクト比の溝部であっても、導電材料のＣｕが溝部の隅々まで内部に空洞を生じることなく均一に行き渡り、局所的な断線部分のない高精度な導電体を得ることができる。
本発明に係る一実施形態の半導体装置を示す要部拡大断面図である。 本発明に係る一実施形態の半導体装置の製造方法を段階的に示した要部拡大断面図である。 本発明に係る一実施形態の半導体装置の製造方法を段階的に示した要部拡大断面図である。 本発明に係る実施形態で用いられるスパッタリング装置（成膜装置）の一例を示す模式図である。
以下、本発明に係る実施形態の半導体装置の製造方法および半導体装置について、図面に基づき説明する。なお、本実施形態は発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
（半導体装置）
図１は、本発明に係る一実施形態の半導体装置を示す要部拡大断面図である。
半導体装置１０は、基体１１を備えている。基体１１は、絶縁性基板、例えばガラス基板、樹脂基板などから構成される。なお、この基体１１の一部に、例えば半導体素子等が形成されていてもよい。
基体１１の一面１１ａには、溝部（トレンチ）１２が形成されている。溝部１２は、例えば、基体１１の一面１１ａから基体１１の厚み方向に掘り下げられた幅が細く、かつ深い微細な溝からなる。溝部１２の底部の幅Ｗは、例えば２０ｎｍ〜５０ｎｍ程度になるように形成される。また、溝部１２の深さＤは、例えば８０ｎｍ〜２００ｎｍ程度になるように形成される。このような溝部１２の内側領域に、例えば半導体素子の回路配線を構成する導電体が形成される。
溝部１２には、内壁面１２ａを覆うように、バリア層（バリアメタル）１３が形成されている。バリア層１３は、例えば、Ｔａ（タンタル）窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ（チタン）窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ（タングステン）窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ（ルテニウム）、およびＲｕ酸化物、Ｖ（バナジウム）酸化物、Ｃｏ（コバルト）酸化物，Ｎｂ（ニオブ）酸化物などから構成される。
バリア層（バリアメタル）１３は、厚みｔ１が例えば１ｎｍ〜３ｎｍ程度になるように形成される。
更に、バリア層（バリアメタル）１３の内側領域には、導電材料からなる導電体１４が形成されている。導電体１４は、バリア層（バリアメタル）１３を覆うように形成された第一導電層１５と、第一導電層１５の内側領域に形成された第二導電層１６とから構成されている。
導電体１４は、例えば、基体１１に形成された半導体素子の回路配線となる。
第一導電層（シード層）１５は、Ｃｕ（銅）から構成される。第一導電層１５は、この第一導電層１５の内側に形成されるＣｕ（銅）からなる第二導電層１６に対する濡れ性を高める。
第一導電層１５は、厚みｔ２が３ｎｍ〜８ｎｍになるように形成することが好ましく、５ｎｍ〜６ｎｍになるように形成することがより好ましい。
第一導電層１５の厚みｔ２が３ｎｍ未満では、第二導電層１６を形成しても、基体１１の溝部１２の内側領域を導電体１４で完全に満たすことができない虞がある。一方、第一導電層１５の厚みｔ２が（Ｗ−２ｔ１）／２を超えると、第二導電層１６を形成できなくなる虞がある。ゆえに、シード層１５は、関係式ｔ２≦（Ｗ−２ｔ１）／２を満たす構成が好ましい。
第二導電層１６は、溝部１２における第一導電層１５の内側領域に形成されている。第二導電層１６は、Ｃｕ（銅）から構成されている。この第二導電層１６は、第一導電層１５の内側領域に、スパッタリング法によって導電材料（Ｃｕ）を堆積させて形成する。
第二導電層１６は、基体１１の一面１１ａ上において、厚みが１０ｎｍ以上になるように形成することが好ましく、１５ｎｍ〜５５ｎｍになるように形成することがより好ましい。
第二導電層１６の基体１１の一面１１ａ上における厚みが１０ｎｍ未満では、第一導電層１５の内側領域に、完全に第二導電層１６を充填することができない虞がある。
このような構成の半導体装置１０によれば、バリア層（バリアメタル）１３の内側領域に、Ｃｕからなる第一導電層１５とＣｕからなる第二導電層１６から構成される導電体１４を形成することによって、導電体１４の形成時に、導電材料が溝部１２の内側を隙間無く埋め込まれる。よって、電気抵抗が均一で、かつ断線などの懸念の無いＣｕからなる導電体（回路配線）１４を備えた半導体装置１０が実現できる。
（半導体装置の製造方法）
図２、図３は、本発明に係る一実施形態の半導体装置の製造方法を段階的に示した要部拡大断面図である。
本発明に係る実施形態の半導体装置を製造する際には、まず、基体１１を用意する（図２（ａ）参照）。基体１１としては、絶縁性基板、半導体基板が用いられる。絶縁性基板としては、例えば、ガラス基板、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンウェーハ、ＳｉＣウェーハなどが挙げられる。基体１１には、例えば、予め半導体素子（図示略）が形成されている。
次に、この基体１１の一面１１ａに、所定の深さの溝部１２を形成する（図２（ｂ）参照：溝部形成工程）。溝部１２は、例えば、半導体素子の回路配線を象ったパターンとなるように形成される。基体１１の一面１１ａに溝部１２を形成する方法としては、例えば、フォトリソグラフィーによるエッチング加工や、レーザー光による加工を用いることができる。
次に、溝部１２の内壁面１２ａを含む基体１１の一面１１ａに、所定の厚みのバリア層（バリアメタル）１３を形成する（図２（ｃ）参照：バリア層形成工程）。バリア層（バリアメタル）１３は、例えば、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｖ、Ｃｏ、Ｎｂのうちの少なくとも１種を含む材料を用いて形成する。バリア層１３の形成は、例えば、スパッタリング法を用いることが好ましい。また、バリア層（バリアメタル）１３は、厚みｔ１が例えば１ｎｍ〜３ｎｍ程度になるように形成される。
図４は、バリア層の形成に用いるスパッタリング装置（成膜装置）の一例を示している。
スパッタリング装置（成膜装置）１は、真空槽２と、真空槽２内部にそれぞれ配置された基板ホルダ７およびターゲット５とを有している。
真空槽２には真空排気系９とガス供給系４とが接続されており、真空槽２内部を真空排気し、真空排気しながらガス供給系４からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し（例えば反応ガスが酸素の場合、流量が０．１ｓｃｃｍ以上５ｓｃｃｍ以下）、真空槽２内部に大気圧よりも低い成膜雰囲気（例えば全圧が１０−１Ｐａ以下）を形成する。
そして、基体１１に溝部１２が形成された一面１１ａ側をターゲット５に向けた状態で基板ホルダ７に保持させておく。真空槽２の外部にはスパッタ電源８とバイアス電源６がそれぞれ配置され、ターゲット５はスパッタ電源８に、基板ホルダ７はバイアス電源６にそれぞれ接続されている。
真空槽２の外部に磁界形成手段３が配置されており、真空槽２を接地電位に置き、真空槽２内部の成膜雰囲気を維持しながら、ターゲット５に負電圧を印加するとターゲット５はマグネトロンスパッタされる。ターゲット５は、上述したバリア層（バリアメタル）１３の形成材料が主成分とされる。
そして、ターゲット５がマグネトロンスパッタされると、バリア層１３の形成材料がスパッタ粒子として放出される。
放出されたスパッタ粒子と、反応ガスは基体１１に溝部１２が形成された一面１１ａに入射し、溝部１２の内壁面１２ａを含む基体１１の一面１１ａを覆うようにバリア層１３が形成される。
次に、バリア層１３を覆うようにシード層（第一導電層）１５を形成する（図３（ａ）参照：シード層（第一導電層）形成工程）。シード層１５は、Ｃｕから構成される。シード層１５は、上述したバリア層１３と同様に、スパッタリング法によって形成される。
スパッタリング装置（成膜装置）１を用いたシード層１５の形成方法について説明する。
まず、基板ホルダ７上に基体１１を配置した状態で、真空排気系９により真空槽２内部を真空排気し、真空排気しながらガス供給系４からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し（例えば反応ガスが酸素の場合、流量が０．１ｓｃｃｍ以上５ｓｃｃｍ以下）、真空槽２内部に大気圧よりも低い成膜雰囲気（例えば全圧が１０−１Ｐａ以下）を形成する。
スパッタガスを導入し、真空槽２内が所定の圧力（例えば４．０×１０−２Ｐａ程度の圧力）に安定した後、スパッタ電源８を起動して、カソード電極（図示略）に負電圧を印加することにより、放電が開始され、ターゲット５をＣｕとして、ターゲット５の表面近傍にプラズマを発生させる。
そして、スパッタリングによる成膜を所定時間行い、バリア層１３を覆うように銅薄膜を形成した後、真空槽２から基体１１を搬出する。
なお、上述のスパッタリング装置１の基板ホルダ７内には温度調節手段（図示略）が設けられており、銅薄膜を形成する際、基体１１の温度を所定の温度に調節しておく（例えば−２０℃）。
スパッタリング装置１では、磁界形成手段３がターゲット５表面と平行に移動・回転できるように構成されており、ターゲット５表面のスパッタされる領域（エロージョン領域）をターゲット上の任意の位置に形成させることができる。
次に、シード層１５の内側領域に導電材料を埋め込むことにより、第二導電層１６を形成する（図３（ｂ）参照：第二導電層形成工程、埋込工程）。第二導電層１６は、Ｃｕから構成される。第二導電層１６は、上述したシード層１５と同様に、スパッタリング法によって形成される。
スパッタリング法によって、シード層１５の内側領域に導電材料を埋め込む場合、図４に示すスパッタリング装置（成膜装置）１を用いてターゲット５をＣｕとして、シード層１５の内側領域を含む基体１１の一面１１ａ側にＣｕからなる導電材料を堆積させる。
なお、第二導電層１６を形成する際に、基板ホルダ７内に設けられた温度調節手段（図示略）により、基体１１の温度を１００〜４００℃にしておく。
このようなスパッタリング法によって導電材料を埋め込む場合であっても、Ｃｕからなるシード層１５の形成によって、堆積されるＣｕとシード層１５との密着性が高められ、シード層１５の内側にＣｕを、均一に空洞を生じさせること無く堆積させることが可能になる。
この後、溝部１２を除いた基体１１の一面１１ａに積層されているバリア層１３、シード層１５および第二導電層１６を除去する（図３（ｃ）参照）。これによって、それぞれの溝部１２ごとに、溝部１２を埋め込む導電体１４、即ち回路配線が形成される。
以下、実験例により本発明に係る実施形態をさらに具体的に説明するが、本発明は以下の実験例に限定されるものではない。
「実験例１」
基体として厚み０．７７５ｍｍのシリコン酸化膜付シリコン基板を用意した。
次に、この基体の一面に、フォトリソグラフィーによるエッチング加工により、深さ１００ｎｍの溝部を形成した。
次に、溝部の内壁面含む基体の一面に、スパッタリング法により、厚みの３ｎｍのＴａからなるバリア層を形成した。
次に、バリア層を覆うように、スパッタリング法により、厚み１５ｎｍのＣｕからなるシード層（第一導電層）銅薄膜を形成した。銅薄膜を形成する際、基体の温度を−２０℃に調節した。
次に、シード層の内側領域に、スパッタリング法により、Ｃｕを埋め込むことにより、第二導電層を形成した。第二導電層を形成する際、基体の温度を４００℃に調節した。
ここでは、基体の一面上に形成される第二導電層の厚みが０ｎｍとなるように、第二導電層を形成した。
第二導電層を形成した後、シード層（第一導電層）および第二導電層からなる導電体が形成された基体について、走査型電子顕微鏡（ＳＥＭ）を用いて、溝部の充填率（溝部が、第一導電層および第二導電層からなる導電体によって充填されている割合、体積％）を調べた。
なお、充填率が９０％以上の場合を○、充填率が８０％以上９０％未満の場合を△、充填率が８０％未満の場合を×と評価した。
結果を表１に示す。
「実験例２」
基体の一面上に形成される第二導電層の厚みが２０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表１に示す。
「実験例３」
基体の一面上に形成される第二導電層の厚みが４０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表１に示す。
「実験例４」
基体の一面上に形成される第二導電層の厚みが６０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表１に示す。
「実験例５」
第二導電層を形成する際、基体の温度を３００℃に調節した以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表１に示す。
「実験例６」
第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが２０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表１に示す。
「実験例７」
第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが４０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表１に示す。
「実験例８」
第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが６０ｎｍとなるように、第二導電層を形成したこと以外は実施例１と同様にして、基体の溝部内に導電体を充填した。
また、実施例１と同様にして、溝部の充填率を調べた。
結果を表１に示す。
ここで、前記埋込工程における製造条件のうち、前記導電材料の厚さを前記シード層の厚さで除してなる値をαと定義した場合、表１（シードの厚さが１５ｎｍ）における第二導電層（導電材料）の厚みが２０ｎｍ、４０ｎｍ、６０ｎｍは順に、前記αが約１．３３、約２．６６、４、と表記される。
「実験例９」
厚み２５ｎｍのシード層（第一導電層）を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１０」
厚み２５ｎｍのシード層（第一導電層）を形成し、基体の一面上に形成される第二導電層の厚みが２０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１１」
厚み２５ｎｍのシード層（第一導電層）を形成し、基体の一面上に形成される第二導電層の厚みが４０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１２」
厚み２５ｎｍのシード層（第一導電層）を形成し、基体の一面上に形成される第二導電層の厚みが６０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１３」
厚み２５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を３００℃に調節したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１４」
厚み２５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが２０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１５」
厚み２５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが４０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１６」
厚み２５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが６０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１７」
厚み２５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を２５０℃に調節し、基体の一面上に形成される第二導電層の厚みが２０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１８」
厚み２５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を２５０℃に調節し、基体の一面上に形成される第二導電層の厚みが４０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
「実験例１９」
厚み２５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を２５０℃に調節し、基体の一面上に形成される第二導電層の厚みが６０ｎｍとなるように、第二導電層を形成したこと以外は実施例１と同様にして、基体の溝部内に導電体を充填した。
また、実施例１と同様にして、溝部の充填率を調べた。
結果を表２に示す。
ここで、前記埋込工程における製造条件のうち、前記導電材料の厚さを前記シード層の厚さで除してなる値をαと定義した場合、表２（シードの厚さが２５ｎｍ）における第二導電層（導電材料）の厚みが２０ｎｍ、４０ｎｍ、６０ｎｍは順に、前記αが０．８、１．６、２．４、と表記される。
「実験例２０」
厚み３５ｎｍのシード層（第一導電層）を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
「実験例２１」
厚み３５ｎｍのシード層（第一導電層）を形成し、基体の一面上に形成される第二導電層の厚みが２０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
「実験例２２」
厚み３５ｎｍのシード層（第一導電層）を形成し、基体の一面上に形成される第二導電層の厚みが４０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
「実験例２３」
厚み３５ｎｍのシード層（第一導電層）を形成し、基体の一面上に形成される第二導電層の厚みが５０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
「実験例２４」
厚み３５ｎｍのシード層（第一導電層）を形成し、基体の一面上に形成される第二導電層の厚みが６０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
「実験例２５」
厚み３５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を３００℃に調節したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
「実験例２６」
厚み３５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが２０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
「実験例２７」
厚み３５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが４０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
「実験例２８」
厚み３５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが５０ｎｍとなるように、第二導電層を形成したこと以外は実験例１と同様にして、基体の溝部内に導電体を充填した。
また、実験例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
「実験例２９」
厚み３５ｎｍのシード層（第一導電層）を形成し、第二導電層を形成する際、基体の温度を３００℃に調節し、基体の一面上に形成される第二導電層の厚みが６０ｎｍとなるように、第二導電層を形成したこと以外は実施例１と同様にして、基体の溝部内に導電体を充填した。
また、実施例１と同様にして、溝部の充填率を調べた。
結果を表３に示す。
ここで、前記埋込工程における製造条件のうち、前記導電材料の厚さを前記シード層の厚さで除してなる値をαと定義した場合、表３（シードの厚さが３５ｎｍ）における第二導電層（導電材料）の厚みが２０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍは順に、前記αが約０．５７、約１．１４、約１．４２、約１．７１、と表記される。
Figure 0005607243
Figure 0005607243
Figure 0005607243
表１の結果から、シード層（第一導電層）の厚みが１５ｎｍでは、溝部に対して、第一導電層および第二導電層からなる導電体を十分に充填できないことが分かった。
表２の結果から、シード層（第一導電層）の厚みを２５ｎｍとし、第二導電層を形成する際の基体の温度を４００℃とした場合、溝部に対して、第一導電層および第二導電層からなる導電体を十分に充填できないことが分かった。また、シード層（第一導電層）の厚みを２５ｎｍとし、第二導電層を形成する際の基体の温度を３００℃とした場合、基体の一面上に形成される第二導電層の厚みが４０ｎｍ以上となるように、第二導電層を形成することにより、溝部に対して、第一導電層および第二導電層からなる導電体を十分に充填できることが分かった。より詳細には、表２に示したマーク（○印、△印）から、「溝部に対して、第一導電層および第二導電層からなる導電体を充填することが可能となる、埋込工程における製造条件」は、導電材料（第二導電層）の厚さをシード層（第一導電層）の厚さで除してなる値をαと定義した場合、基体の温度が３００℃かつαが０．８〜２．４、または、基体の温度が２５０℃〜３００℃かつαが１．６である、ことが明らかとなった。
表３の結果から、シード層（第一導電層）の厚みを３５ｎｍとし、第二導電層を形成する際の基体の温度を４００℃とした場合、基体の一面上に形成される第二導電層の厚みが４０ｎｍ以上となるように、第二導電層を形成することにより、溝部に対して、第一導電層および第二導電層からなる導電体を十分に充填できることが分かった。また、シード層（第一導電層）の厚みを３５ｎｍとし、第二導電層を形成する際の基体の温度を３００℃とした場合、基体の一面上に形成される第二導電層の厚みが４０ｎｍ以上となるように、第二導電層を形成することにより、溝部に対して、第一導電層および第二導電層からなる導電体を十分に充填できることが分かった。
１０ 半導体装置
１１ 基体
１２ 溝部（トレンチ）
１３ バリア層（バリアメタル）
１４ 導電体（回路配線）
１５ 第一導電層
１６ 第二導電層

Claims (4)

  1. 基体に溝部を形成する溝部形成工程と、少なくとも前記溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、前記バリア層を覆うシード層を形成するシード層形成工程と、前記シード層の内側領域に導電材料を埋め込む埋込工程と、を備え、
    前記シード層はＣｕからなり、前記導電材料はＣｕからなり、前記シード層形成工程及び前記埋込工程はスパッタリング法により行われ、
    前記埋込工程における製造条件は、前記導電材料の厚さを前記シード層の厚さで除してなる値をαと定義した場合、前記基体の温度が３００℃かつ前記αが０．８〜２．４、または、前記基体の温度が２５０℃〜３００℃かつ前記αが１．６であることを特徴とする半導体装置の製造方法。
  2. 前記シード層形成工程は、前記バリア層を覆うＣｕ薄膜を形成する工程であり、前記シード層形成工程における基体温度は前記埋込工程よりも低温であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記バリア層は、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｖ、Ｃｏ、Ｎｂのうち、少なくとも一種を含む材料からなることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記基体は、半導体基板と、前記半導体基板の一面に形成された絶縁層とからなることを特徴とする請求項１記載の半導体装置の製造方法。
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