JP3510942B2 - 半導体素子の配線形成方法 - Google Patents

半導体素子の配線形成方法

Info

Publication number
JP3510942B2
JP3510942B2 JP27877295A JP27877295A JP3510942B2 JP 3510942 B2 JP3510942 B2 JP 3510942B2 JP 27877295 A JP27877295 A JP 27877295A JP 27877295 A JP27877295 A JP 27877295A JP 3510942 B2 JP3510942 B2 JP 3510942B2
Authority
JP
Japan
Prior art keywords
layer
insulating layer
wiring
forming
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27877295A
Other languages
English (en)
Other versions
JPH08288391A (ja
Inventor
佑 仁 鄭
濟▲徳▼ 金
昌 基 洪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH08288391A publication Critical patent/JPH08288391A/ja
Application granted granted Critical
Publication of JP3510942B2 publication Critical patent/JP3510942B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高集積半導体素子の
配線形成方法に係り、特にキャッピング層を使用する際
にコンタクトホ−ルの内部に突起が形成されることを防
止した信頼性のある配線形成方法に関する。
【０００２】
【従来の技術】現在、半導体素子の製造時、一般的に使
用されているアルミニウム（Ａｌ）を基にした配線材料
では、アルミニウムの融点が低いため金属配線層の形成
後に５００℃以上の後続工程が行えない。したがって、
後続高温熱処理工程ができるように融点の高い耐火性金
属を用いて金属配線層を形成する方法が提案されてい
る。
【０００３】しかしながら、このような耐火性金属を配
線材料として使用し、５００℃以上１０００℃以下の後
続工程を行うようになると、耐火性金属層とその下部絶
縁層との熱膨張係数の違いにより発生するストレスなど
により耐火性金属層のリフティング、下部絶縁層のスプ
リットなどの不良が耐火性金属層と耐火性金属層下部の
絶縁層との間で発生するようになる。
【０００４】前記のような問題を防止するために通常、
ＰＥＣＶＤまたはＬＰＣＶＤ方法を使用して、前記耐火
性金属の配線層の上部または下部を、酸化物あるいは窒
化物のような延性のない絶縁物でキャッピングして前記
ストレスの発生を抑制する。
【０００５】図１ないし図５は従来の技術による配線形
成方法の一例を示した工程別断面図である。図１を参照
すると、半導体基板１０上に延性のある絶縁物、例え
ば、ＢＰＳＧ、ＰＳＧ又はＢＳＧを用いて第１絶縁層１
２を形成し、この第１絶縁層１２の上部に延性のない絶
縁物、例えば、シリコン窒化物（ＳｉＮ）で第１キャッ
ピング層１４を形成したのち、通常の写真食刻工程によ
り第１コンタクトホ−ルａを形成する。
【０００６】図２を参照すると、第１コンタクトホ−ル
ａの形成された前記半導体基板１０の全面に、例えば、
チタン（Ｔｉ）又はチタン窒化物（ＴｉＮ）を蒸着して
障壁層１６を形成したのち、この障壁層１６上に前記コ
ンタクトホ−ルａを埋め立てて一定の厚さを有するよう
に、例えばタングステン（Ｗ）などの耐火性金属を蒸着
して配線層１８を形成する。
【０００７】図３を参照すると、通常の写真食刻工程に
より前記配線層１８及び障壁層１６をパタニングし、前
記半導体基板１０の全面に延性のない絶縁物、例えばシ
リコン窒化物（ＳｉＮ）を用いて第２キャッピング層２
０を形成する。
【０００８】図４を参照すると、第２キャッピング層２
０の形成された前記結果物の全面に延性のある絶縁物、
例えばＢＰＳＧ、ＰＳＧ又はＢＳＧを蒸着して第２絶縁
層２２を形成する。
【０００９】図５を参照すると、通常の写真食刻工程に
より第２絶縁層２２、第２キャッピング層２０１、第１
キャッピング層１４、第１絶縁層１２をそれぞれ食刻し
て前記半導体基板１０を露出させる第２コンタクトホ−
ルｂを形成する。
【００１０】前記の方法によると、延性のない硬い物質
で前記配線層１８を取り囲むようにキャッピング層１
４，２０を形成することにより、配線層１８のリフティ
ング及び第１絶縁層１２のスプリットなどの不良現象を
防止することができる。しかしながら、前記の方法によ
ると、通常の写真食刻工程を使用して第２コンタクトホ
−ルｂを形成しようとする時、延性のある絶縁物で形成
された前記第１及び第２絶縁層１２，２２と延性のない
絶縁物で形成された前記第１及び第２キャッピング層１
４，２０とのエッチングレ−トの違いにより第２コンタ
クトホ−ルｂの内部に突起（図５のｃ部分）が発生する
ようになる。このような突起ｃを積極的に利用する技術
は、例えば、特開平０６−２９１１９７号公報に開示さ
れている。この技術によれば、コンタクトホールの内壁
面に意図的に突起を形成し、これをエッチングストッパ
として利用している。しかし、このような特殊な利用方
法の場合は別にして、一般的にはこの突起ｃは半導体装
置の配線工程の信頼性を低下させる。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
目的はコンタクトホ−ル内の突起発生を防止して信頼性
の高い半導体素子の配線形成方法を提供することであ
る。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明では、半導体基板上にパタニングされた第１絶
縁層を形成し、前記第１絶縁層上に下部キャッピング層
を形成し、前記下部キャッピング層及び前記第１絶縁層
を食刻して前記半導体基板を露出させる第１コンタクト
ホ−ルを形成し、前記第１コンタクトホ−ルの形成され
た前記結果物表面上に配線層を形成し、前記配線層及び
前記下部キャッピング層を前記第１絶縁層が露出される
まで化学−機械的ポリシング（Chemical Mechanical Po
lishing; 以下“ＣＭＰ”という）し、前記第１絶縁層
の露出された前記結果物表面上に第２絶縁層を形成し、
前記第２絶縁層及び前記第１絶縁層を食刻して前記半導
体基板の一部を露出させる第２コンタクトホ−ルを形成
する。
【００１３】前記配線層は耐火性金属で形成し、タング
ステン（Ｗ）、モリブデン（Ｍｏ）、チタン窒化物（Ｔ
ｉＮ）、銅（Ｃｕ）の群からいずれか一つを選ぶことが
望ましい。前記第１コンタクトホ−ルの形成段階後、前
記配線層の下層に障壁層を形成する段階を設けても良
い。さらに、前記第１絶縁層及び前記第２絶縁層は延性
のある絶縁物質で形成し、ＢＰＳＧ，ＢＳＧ，ＰＳＧ，
GeSiO2，ＧｅＢＰＳＧ，ＡｓＢＰＳＧの群からいずれか
一つを選ぶことが望ましい。前記下部キャッピング層は
延性のない絶縁物で形成し、 SiN, SiO2，Si3N4 ，BN，
SiBN, Al2O3 の群からいずれか一つを選ぶことが望まし
い。
【００１４】前記の目的を達成するために本発明ではま
た、半導体基板上にパタニングされた第１絶縁層を形成
し、前記第１絶縁層上に下部キャッピング層を形成し、
前記下部キャッピング層及び前記第１絶縁層を食刻して
前記半導体基板を露出させる第１コンタクトホ−ルを形
成し、前記第１コンタクトホ−ルの形成された前記結果
物表面上に配線層を形成し、前記配線層を前記下部キャ
ッピング層が露出されるまで１次ＣＭＰし、前記下部キ
ャッピング層及び前記配線層を前記第１絶縁層が露出さ
れるまで２次ＣＭＰし、前記第１絶縁層の露出された前
記結果物表面上に第２絶縁層を形成し、前記第２絶縁層
及び前記第１絶縁層を食刻して前記半導体基板を露出さ
せる第２コンタクトホ−ルを形成する。
【００１５】前記の目的を達成するために本発明ではさ
らに、半導体基板上にパタニングされた第１絶縁層を形
成し、前記第１絶縁層上に下部キャッピング層を形成
し、前記下部キャッピング層及び前記第１絶縁層を食刻
して前記半導体基板の一部を露出させる第１コンタクト
ホ−ルを形成し、前記第１コンタクトホ−ルの形成され
た前記結果物表面上に配線層を形成し、前記配線層及び
前記下部キャッピング層を前記第１絶縁層が露出される
まで１次ＣＭＰし、前記配線層の一部のみを選択食刻し
て前記第１配線層と前記第１絶縁層との間に段差を形成
し、前記段差の形成された前記結果物の表面上に上部キ
ャッピング層を形成し、前記上部キャッピング層、前記
第１絶縁層及び前記下部キャッピング層を前記段差が取
り除かれるように２次ＣＭＰし、前記第１絶縁層の露出
された前記結果物の表面上に第２絶縁層を形成し、前記
第２絶縁層及び第１絶縁層を食刻して前記半導体基板を
露出させる第２コンタクトホ−ルを形成する。なお前記
上部キャッピング層は延性のない絶縁物質で形成するこ
とが望ましい。
【００１６】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。図６ないし図１１は本発明による
配線形成方法の第１実施例を示した工程別断面図であ
る。図６は下部キャッピング層５４を形成する段階を示
す。半導体基板５０上に延性のある絶縁物、例えばＢＰ
ＳＧを使用して第１絶縁層５２を形成したのち、通常の
写真食刻工程を用いて配線層の形成される部分の第１絶
縁層５２をパタニングする。次いで、第１絶縁層５２上
に延性のない絶縁物、例えばＳｉＮを塗布して下部キャ
ッピング層５４を形成する。第１絶縁層５２の形成時、
ＢＰＳＧの代わりにＢＳＧ，ＰＳＧ，GeSiO2，ＧｅＢＰ
ＳＧ，ＡｓＢＰＳＧなどが用いられる。下部キャッピン
グ層５４の厚さは１０〜３，０００Åまで配線の幅に応
じて変化させることができ、前記 SiNの代わりに SiO
2 ，Si3N4 ，BN，SiBN, Al2O3 などが用いられる。前記
下部キャッピング層５４はＰＥＣＶＤ，ＬＰＣＶＤ又は
スパッタリング方法を使用して形成する。
【００１７】図７は第１コンタクトホ−ルｈ1 を形成す
る段階を示す。下部キャッピング層５４の形成された前
記結果物の全面にフォトレジストを塗布したのち、コン
タクトホ−ルの形成のためのフォトレジストパタ−ン
（図示せず）を形成する。前記フォトレジストパタ−ン
を食刻マスクとして使用して前記下部キャッピング層５
４及び第１絶縁層５２を食刻することにより、前記半導
体基板５０の一部を露出させる第１コンタクトホ−ルｈ
1 を形成する。
【００１８】図８は障壁層５６及び配線層５８を形成す
る段階を示す。第１コンタクトホ−ルｈ1 の形成された
前記結果物上に、例えばチタンを蒸着して障壁層５６を
形成したのち、この障壁層５６上に、例えばタングステ
ンを蒸着して配線層５８を形成する。障壁層５６は、通
常の場合と同様にシリコン基板と配線層との接触抵抗の
改善及び基板内のシリコンの拡散を防止するために形成
され、前記チタン（Ｔｉ）の代わりにチタン窒化物（Ｔ
ｉＮ）、チタンタングステン（ＴｉＷ）、モリブデン
（Ｍｏ）又は前記物質の化合物を使用することができ
る。配線層５８は後続の高温工程が行えるように、融点
６００℃以上の耐火性金属、例えばタングステン
（Ｗ）、モリブデン（Ｍｏ）、チタン窒化物（Ｔｉ
Ｎ）、銅（Ｃｕ）などを使用して形成することが望まし
い。さらに、配線層５８はＰＥＣＶＤなどのＣＶＤ方法
とスパッタリングなどのＰＶＤ方法とを使用して蒸着し
得るが、段差塗布性の優れたＣＶＤ方法を使用すること
が望ましい。
【００１９】図９はＣＭＰ段階を示す。通常のＣＭＰ方
法を用いて第１絶縁層５２が露出されるまで配線層５
８、障壁層５６及び下部キャッピング層５４をポリシン
グして半導体基板５０の表面を平坦化させる。
【００２０】図１０は第２絶縁層６０を形成する段階を
示す。ＣＭＰの行われた前記結果物の全面にＢＰＳＧの
ような延性のある絶縁物を塗布して第２絶縁層６０を形
成する。
【００２１】図１１は第２コンタクトホ−ルｈ2 を形成
する段階を示す。通常の写真食刻工程を通じて第２絶縁
層６０及び第１絶縁層５２を食刻して半導体基板５０の
一部を露出させる第２コンタクトホ−ルｈ2 を形成す
る。このように、本発明の第１実施例では、コンタクト
ホ−ルの形成前にＣＭＰを用いてコンタクトホ−ルの内
部キャッピング層を取り除くことにより突起の形成を防
止する。
【００２２】図１２及び図１３は本発明による配線形成
方法の第２実施例を示した工程別断面図である。図１２
は１次ＣＭＰ段階を示す。配線層５８を形成する工程
（図８参照）まで１実施例と同様にした後、通常のＣＭ
Ｐ方法を用いて下部キャッピング層５４が露出されるま
で配線層５８及び障壁層５６を、第１実施例と同一のＣ
ＭＰ条件でポリシングする。この際、延性のない下部キ
ャッピング層５４をポリシングストッパ−（polishing
stopper)として使用する。
【００２３】図１３は２次ＣＭＰ工程を示す。１次ＣＭ
Ｐ工程後、延性のない絶縁膜をポリシング可能のＣＭＰ
方法を使用して第１絶縁層５２が露出されるまで下部キ
ャッピング層５４、配線層５８及び障壁層５６をポリシ
ングする。１次及び２次ＣＭＰ段階後の工程は第１実施
例と同様にする（図１０及び１１参照）。
【００２４】第２実施例は二回のＣＭＰ工程を施すこと
を除いては、第１実施例と同一である。本発明の第２実
施例によると、配線層５８、下部キャッピング層５４及
び障壁層５６のＣＭＰ工程を２段階に分けて行うことに
より、ＣＭＰの対象となる膜をより精密に制御できる。
【００２５】図１４ないし図１６は本発明による配線形
成方法の第３実施例を示した工程別断面図である。図１
４は配線層５８及び障壁層５６を食刻する段階を示す。
ＣＭＰ工程（図９参照）まで第１実施例と同様にしたの
ち、湿式食刻または乾式食刻方法を使用して配線層５８
及び障壁層５６の一部を食刻することにより、配線層５
８と第１絶縁層５２との間に段差を発生させる。ここ
で、配線層５８及び障壁層５６のみを取り除くために、
例えばＣｌ2 ，ＳＦ6 などのエッチングガスを用いたＲ
ＩＥ（Reactive Ion Etching）方法又はＭＥＲＩＥ（Ma
gnetic Enhanced RIE)方法を使用すると、１０：１以上
の前記配線層５８と障壁層５６との食刻比を確保するこ
とができる。一方、第２実施例でのように２段階に分け
たＣＭＰ工程以後、本実施例の前記工程を行うこともで
きる。
【００２６】図１５は上部キャッピング層６２を形成す
る段階を示す。前記結果物の全面に延性のない絶縁物、
例えばシリコン窒化物（ＳｉＮ）を蒸着して上部キャッ
ピング層６２を形成する。
【００２７】図１６はＣＭＰ段階を示す。通常のＣＭＰ
方法を用いて配線層５８の上部の上部キャッピング層６
２と第１絶縁層５２の段差がなくなるまでに上部キャッ
ピング層６２及び第１絶縁層５２をポリシングする。こ
の際、配線層５８の上部に形成された上部キャッピング
層６２のみを残すように前記ＣＭＰ工程を行う。前記Ｃ
ＭＰ段階以後の工程は第１実施例と同様である( 図１０
及び１１参照）。
【００２８】本発明の第３実施例によると、上部キャッ
ピング層及び下部キャッピング層を形成することによ
り、耐火性金属の配線層に加えられるストレスを抑制す
ることがさらに容易である。
【００２９】
【発明の効果】本発明によると、ＣＭＰ工程を用いて配
線層の表面のみを酸化物又は窒化物のような延性のない
絶縁物で被覆させることにより、後続の熱処理工程時に
発生する配線層のリフティング、下部絶縁層のスプリッ
ト及びコンタクトホ−ル内の突起などを防止して信頼性
ある金属配線を形成することができる。本発明は前記の
実施例にのみ限定されず、多くの変形が本発明の属する
技術思想内で当分野での通常の知識を持つ者により可能
なことは明白である。
【図面の簡単な説明】
【図１】従来の技術による配線形成方法の一例を示した
工程断面図（その１）である。
【図２】従来の技術による配線形成方法の一例を示した
工程断面図（その２）である。
【図３】従来の技術による配線形成方法の一例を示した
工程断面図（その３）である。
【図４】従来の技術による配線形成方法の一例を示した
工程断面図（その４）である。
【図５】従来の技術による配線形成方法の一例を示した
工程断面図（その５）である。
【図６】本発明による配線形成方法の第１実施例を示し
た工程断面図（その１）である。
【図７】本発明による配線形成方法の第１実施例を示し
た工程断面図（その２）である。
【図８】本発明による配線形成方法の第１実施例を示し
た工程断面図（その３）である。
【図９】本発明による配線形成方法の第１実施例を示し
た工程断面図（その４）である。
【図１０】本発明による配線形成方法の第１実施例を示
した工程断面図（その５）である。
【図１１】本発明による配線形成方法の第１実施例を示
した工程断面図（その６）である。
【図１２】本発明による配線形成方法の第２実施例を示
した工程断面図（その１）である。
【図１３】本発明による配線形成方法の第２実施例を示
した工程断面図（その２）である。
【図１４】本発明による配線形成方法の第３実施例を示
した工程断面図（その１）である。
【図１５】本発明による配線形成方法の第３実施例を示
した工程断面図（その２）である。
【図１６】本発明による配線形成方法の第３実施例を示
した工程断面図（その３）である。
【符号の説明】
５０ 半導体基板 ５２ 第１絶縁層 ５４ 下部キャッピング層 ５６ 障壁層 ５８ 配線層 ６０ 第２絶縁層 ６２ 上部キャッピング層 ｈ1 第１コンタクトホール ｈ2 第２コンタクトホール
フロントページの続き (56)参考文献 特開 平６−275612（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 21/28 H01L 21/28 301

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に凹部を有するようにパタ
    ニングされた第１絶縁層を形成する段階と、 前記第１絶縁層上に下部キャッピング層を堆積する段階
    と、前記凹部が形成された領域の 前記下部キャッピング層及
    び前記第１絶縁層を食刻して前記半導体基板の一部を露
    出させる第１コンタクトホ−ルを形成する段階と、 前記第１コンタクトホ−ルの形成された前記結果物表面
    上に配線層を堆積する段階と、 前記配線層及び前記下部キャッピング層を前記第１絶縁
    層が露出されるまで化学−機械的ポリシングする段階
    と、 前記第１絶縁層の露出された前記結果物表面上に第２絶
    縁層を堆積する段階と、 前記第２絶縁層及び前記第１絶縁層を食刻して前記半導
    体基板の一部を露出させる第２コンタクトホ−ルを形成
    する段階とを備えることを特徴とする半導体素子の配線
    形成方法。
  2. 【請求項２】 前記配線層は耐火性金属で形成されるこ
    とを特徴とする請求項１記載の半導体素子の配線形成方
    法。
  3. 【請求項３】 前記耐火性金属はタングステン（Ｗ）、
    モリブデン（Ｍｏ）、チタン窒化物（ＴｉＮ）、銅（Ｃ
    ｕ）の群から選ばれたいずれか一つであることを特徴と
    する請求項２記載の半導体素子の配線形成方法。
  4. 【請求項４】 前記第１コンタクトホ−ルの形成段階
    後、前記配線層の堆積に先立って、前記第１コンタクト
    ホールの形成された前記結果物表面上に障壁層を堆積す
    る段階をさらに備えることを特徴とする請求項１記載の
    半導体素子の配線形成方法。
  5. 【請求項５】 前記第１絶縁層及び前記第２絶縁層はＢ
    ＰＳＧ，ＢＳＧ，ＰＳＧ， GeSiO 2 ，ＧｅＢＰＳＧ，Ａｓ
    ＢＰＳＧの群から選ばれたいずれか一つの絶縁物質で形
    成されることを特徴とする請求項１記載の半導体素子の
    配線形成方法。
  6. 【請求項６】 前記下部キャッピング層はSiN, SiO 2 ， S
    i 3N 4 ，ＢＮ， SiBN, Al 2O 3 の群から選ばれたいずれか一
    つの絶縁物質で形成されることを特徴とする請求項１記
    載の半導体素子の配線形成方法。
  7. 【請求項７】 半導体基板上に凹部を有するようにパタ
    ニングされた第１絶縁層を形成する段階と、 前記第１絶縁層上に下部キャッピング層を堆積する段階
    と、前記凹部が形成された領域の 前記下部キャッピング層及
    び前記第１絶縁層を食刻して前記半導体基板を露出させ
    る第１コンタクトホ−ルを形成する段階と、 前記第１コンタクトホ−ルの形成された前記結果物表面
    上に配線層を堆積する段階と、 前記配線層を前記下部キャッピング層が露出されるまで
    １次化学−機械的ポリシングする段階と、 前記下部キャッピング層及び前記配線層を前記第１絶縁
    層が露出されるまで２次化学−機械的ポリシングする段
    階と、 前記第１絶縁層の露出された前記結果物表面上に第２絶
    縁層を堆積する段階と、 前記第２絶縁層及び前記第１絶縁層を食刻して前記半導
    体基板を露出させる第２コンタクトホ−ルを形成する段
    階とを備えることを特徴とする半導体素子の配線形成方
    法。
  8. 【請求項８】 半導体基板上に凹部を有するようにパタ
    ニングされた第１絶縁層を形成する段階と、 前記第１絶縁層上に下部キャッピング層を堆積する段階
    と、前記凹部が形成された領域の 前記下部キャッピング層及
    び前記第１絶縁層を食刻して前記半導体基板の一部を露
    出させる第１コンタクトホ−ルを形成する段階と、 前記第１コンタクトホ−ルの形成された前記結果物表面
    上に配線層を堆積する段階と、 前記配線層及び前記下部キャッピング層を前記第１絶縁
    層が露出されるまで１次化学−機械的ポリシングする段
    階と、 前記配線層の上面の一部のみを選択食刻して前記配線層
    と前記第１絶縁層との間に段差を形成する段階と、 前記段差の形成された前記結果物表面上に上部キャッピ
    ング層を堆積する段階と、 前記上部キャッピング層、前記第１絶縁層及び前記下部
    キャッピング層を前記段差が取り除かれるように２次化
    学−機械的ポリシングする段階と、 前記第１絶縁層の露出された前記結果物表面上に第２絶
    縁層を堆積する段階と、 前記第２絶縁層及び前記第１絶縁層を食刻して前記半導
    体基板を露出させる第２コンタクトホ−ルを形成する段
    階とを備えることを特徴とする半導体素子の配線形成方
    法。
  9. 【請求項９】 前記上部キャッピング層はSiN, SiO 2 ， S
    i 3N 4 ，ＢＮ， SiBN, Al 2O 3 の群から選ばれたいずれか一
    つの絶縁物質で形成することを特徴とする請求項８記載
    の半導体素子の配線形成方法。
JP27877295A 1994-11-30 1995-10-26 半導体素子の配線形成方法 Expired - Fee Related JP3510942B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019940032134A KR0138305B1 (ko) 1994-11-30 1994-11-30 반도체소자 배선형성방법
KR94-32134 1994-11-30

Publications (2)

Publication Number Publication Date
JPH08288391A JPH08288391A (ja) 1996-11-01
JP3510942B2 true JP3510942B2 (ja) 2004-03-29

Family

ID=19399776

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27877295A Expired - Fee Related JP3510942B2 (ja) 1994-11-30 1995-10-26 半導体素子の配線形成方法

Country Status (3)

Country Link
US (1) US5604156A (ja)
JP (1) JP3510942B2 (ja)
KR (1) KR0138305B1 (ja)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
KR0171069B1 (ko) * 1994-10-27 1999-03-30 문정환 반도체 장치의 접촉부 형성방법
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
JPH09115866A (ja) 1995-10-17 1997-05-02 Mitsubishi Electric Corp 半導体装置の製造方法
KR100230392B1 (ko) * 1996-12-05 1999-11-15 윤종용 반도체 소자의 콘택 플러그 형성방법
US5972788A (en) 1996-05-22 1999-10-26 International Business Machines Corporation Method of making flexible interconnections with dual-metal-dual-stud structure
US5846876A (en) * 1996-06-05 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit which uses a damascene process for producing staggered interconnect lines
KR100203134B1 (ko) * 1996-06-27 1999-06-15 김영환 반도체 소자의 층간절연막 평탄화방법
US5854515A (en) * 1996-07-23 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area
US5847462A (en) * 1996-11-14 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area with etch stop barrier layer
JPH10172969A (ja) 1996-12-06 1998-06-26 Nec Corp 半導体装置の製造方法
US5854140A (en) * 1996-12-13 1998-12-29 Siemens Aktiengesellschaft Method of making an aluminum contact
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
JP3474415B2 (ja) 1997-11-27 2003-12-08 株式会社東芝 半導体装置
US6706623B1 (en) * 1997-12-10 2004-03-16 Texas Instruments Incorporated Method and system for avoiding plasma etch damage
US5897379A (en) * 1997-12-19 1999-04-27 Sharp Microelectronics Technology, Inc. Low temperature system and method for CVD copper removal
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
US6140234A (en) * 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
US6249055B1 (en) * 1998-02-03 2001-06-19 Advanced Micro Devices, Inc. Self-encapsulated copper metallization
US6025264A (en) * 1998-02-09 2000-02-15 United Microelectronics Corp. Fabricating method of a barrier layer
TW410434B (en) * 1998-03-17 2000-11-01 United Microelectronics Corp Structure of multilevel interconnects in semiconductor device and its manufacturing method
US6042999A (en) * 1998-05-07 2000-03-28 Taiwan Semiconductor Manufacturing Company Robust dual damascene process
US6982226B1 (en) * 1998-06-05 2006-01-03 Agere Systems Inc. Method of fabricating a contact with a post contact plug anneal
US6020255A (en) * 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
US6245663B1 (en) * 1998-09-30 2001-06-12 Conexant Systems, Inc. IC interconnect structures and methods for making same
US6180516B1 (en) * 1998-11-05 2001-01-30 United Microelectronics Corp, Method of fabricating a dual damascene structure
JP4987796B2 (ja) * 1999-01-08 2012-07-25 株式会社東芝 半導体装置の製造方法
US6169028B1 (en) * 1999-01-26 2001-01-02 United Microelectronics Corp. Method fabricating metal interconnected structure
US6016011A (en) * 1999-04-27 2000-01-18 Hewlett-Packard Company Method and apparatus for a dual-inlaid damascene contact to sensor
US6017817A (en) * 1999-05-10 2000-01-25 United Microelectronics Corp. Method of fabricating dual damascene
US6211069B1 (en) 1999-05-17 2001-04-03 Taiwan Semiconductor Manufacturing Company Dual damascene process flow for a deep sub-micron technology
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6251786B1 (en) * 1999-09-07 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to create a copper dual damascene structure with less dishing and erosion
US6429119B1 (en) * 1999-09-27 2002-08-06 Taiwan Semiconductor Manufacturing Company Dual damascene process to reduce etch barrier thickness
JP2001135723A (ja) * 1999-11-04 2001-05-18 Nec Corp 半導体装置及びその製造方法
US6306769B1 (en) * 2000-01-31 2001-10-23 Advanced Micro Devices Use of dual patterning masks for printing holes of small dimensions
JP3704030B2 (ja) * 2000-07-24 2005-10-05 シャープ株式会社 半導体装置の製造方法
KR100351058B1 (ko) * 2000-11-03 2002-09-05 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
KR100385467B1 (ko) * 2001-06-26 2003-05-27 동부전자 주식회사 반도체 장치의 콘택전극 제조방법
US7825516B2 (en) * 2002-12-11 2010-11-02 International Business Machines Corporation Formation of aligned capped metal lines and interconnections in multilevel semiconductor structures
US6975032B2 (en) * 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
US7402514B2 (en) * 2003-01-24 2008-07-22 Texas Instruments Incorporated Line-to-line reliability enhancement using a dielectric liner for a low dielectric constant interlevel and intralevel (or intermetal and intrametal) dielectric layer
JP2004245660A (ja) * 2003-02-13 2004-09-02 Seiko Instruments Inc 小片試料の作製とその壁面の観察方法及びそのシステム
JP3565835B1 (ja) * 2003-04-28 2004-09-15 松下電器産業株式会社 配線基板およびその製造方法ならびに半導体装置およびその製造方法
US7071115B2 (en) * 2004-02-04 2006-07-04 Promos Technologies Inc. Use of multiple etching steps to reduce lateral etch undercut
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
JP3904578B2 (ja) * 2005-04-08 2007-04-11 シャープ株式会社 半導体装置の製造方法
US7470630B1 (en) * 2005-04-14 2008-12-30 Altera Corporation Approach to reduce parasitic capacitance from dummy fill
KR100724568B1 (ko) * 2005-10-12 2007-06-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US8669176B1 (en) * 2012-08-28 2014-03-11 Globalfoundries Inc. BEOL integration scheme for copper CMP to prevent dendrite formation
US9558997B2 (en) * 2012-12-28 2017-01-31 Globalfoundries Inc. Integration of Ru wet etch and CMP for beol interconnects with Ru layer
US10985055B2 (en) 2015-12-30 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with anti-adhesion layer
US20190109090A1 (en) * 2017-08-15 2019-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure lined by isolation layer
US11018087B2 (en) 2018-04-25 2021-05-25 International Business Machines Corporation Metal interconnects

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4832789A (en) * 1988-04-08 1989-05-23 American Telephone And Telegrph Company, At&T Bell Laboratories Semiconductor devices having multi-level metal interconnects
KR920004541B1 (ko) * 1989-05-30 1992-06-08 현대전자산업 주식회사 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법
US5354712A (en) * 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components

Also Published As

Publication number Publication date
KR960019590A (ko) 1996-06-17
US5604156A (en) 1997-02-18
KR0138305B1 (ko) 1998-06-01
JPH08288391A (ja) 1996-11-01

Similar Documents

Publication Publication Date Title
JP3510942B2 (ja) 半導体素子の配線形成方法
US5903054A (en) Integrated circuit with improved pre-metal planarization
US5270255A (en) Metallization process for good metal step coverage while maintaining useful alignment mark
US4961822A (en) Fully recessed interconnection scheme with titanium-tungsten and selective CVD tungsten
US5895975A (en) Optimized process for creating and passivating a metal pillar via structure located between two metal interconnect structures
US5801093A (en) Process for creating vias using pillar technology
JPH0817930A (ja) エッチング・ストップ層を利用する半導体装置構造とその方法
US6544871B1 (en) Method of suppressing void formation in a metal line
US5517062A (en) Stress released VLSI structure by the formation of porous intermetal layer
JP2830658B2 (ja) 微細金属配線形成方法
JP3312604B2 (ja) 半導体装置の製造方法
TW415077B (en) Semiconductor structure including a conductive fuse and process for fabrication thereof
US5639692A (en) Non-etch back SOG process using a metal via stud
US5427982A (en) Method for fabricating a semiconductor device
JP2003124309A (ja) 銅デュアルダマシンプロセスにおけるビア及びトレンチの製造方法
JP3534269B2 (ja) 半導体装置及びその製造方法
JP2737979B2 (ja) 半導体装置
US5981385A (en) Dimple elimination in a tungsten etch back process by reverse image patterning
JPH08124926A (ja) 配線の形成方法
JPH10294314A (ja) 半導体装置およびその製造方法
JPH08139190A (ja) 半導体装置の製造方法
JP3303400B2 (ja) 半導体装置の製造方法
JP3263481B2 (ja) 半導体装置および半導体装置の製造方法
US6207545B1 (en) Method for forming a T-shaped plug having increased contact area
JPH08264535A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040105

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080109

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140109

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees