JP2001085438A - 集積回路デバイスの製造中に銅配線を形成する方法 - Google Patents
集積回路デバイスの製造中に銅配線を形成する方法Info
- Publication number
- JP2001085438A JP2001085438A JP2000262081A JP2000262081A JP2001085438A JP 2001085438 A JP2001085438 A JP 2001085438A JP 2000262081 A JP2000262081 A JP 2000262081A JP 2000262081 A JP2000262081 A JP 2000262081A JP 2001085438 A JP2001085438 A JP 2001085438A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- copper
- forming
- barrier layer
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 銅配線を形成する方法を提供する。
【解決手段】 シングル・ダマシン配線又はデュアル・
ダマシン配線を形成するのに利用される。通常のバリア
層にアルミニウム・バリア層を追加することにより、銅
拡散に対する優れたバリア層を創造する。基板層が提供
され、該基板層上に誘電層が堆積される。誘電層をパタ
ーン化して配線トレンチを形成する。オプションとし
て、チタン接続層を堆積することが出来る。アルミニウ
ム・バリア層が配線トレンチの内側表面に堆積される。
例えばチタン及び窒化チタンからなる第2バリア層が、
アルミニウム・バリア層上に堆積される。銅層が、第2
バリア層に堆積され、配線トレンチに充填される。銅
層、第2バリア層及びアルミニウム・バリア層が誘電層
の頂面に至るまでポリッシングされて、銅配線を画成
し、集積回路装置を完了する。
ダマシン配線を形成するのに利用される。通常のバリア
層にアルミニウム・バリア層を追加することにより、銅
拡散に対する優れたバリア層を創造する。基板層が提供
され、該基板層上に誘電層が堆積される。誘電層をパタ
ーン化して配線トレンチを形成する。オプションとし
て、チタン接続層を堆積することが出来る。アルミニウ
ム・バリア層が配線トレンチの内側表面に堆積される。
例えばチタン及び窒化チタンからなる第2バリア層が、
アルミニウム・バリア層上に堆積される。銅層が、第2
バリア層に堆積され、配線トレンチに充填される。銅
層、第2バリア層及びアルミニウム・バリア層が誘電層
の頂面に至るまでポリッシングされて、銅配線を画成
し、集積回路装置を完了する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体の製造に係
り、更に詳細には、集積回路の製造において、銅拡散バ
リア層中のゲッタリング・エージェントとしてアルミニ
ウム層を使用して銅配線を形成する方法に関する。
り、更に詳細には、集積回路の製造において、銅拡散バ
リア層中のゲッタリング・エージェントとしてアルミニ
ウム層を使用して銅配線を形成する方法に関する。
【0002】
【従来の技術】集積回路構成のサイズが減少し続けるの
にしたがって、金属配線をアルミニウムに変えて銅で形
成することが有利になっている。銅はアルミニウムより
も抵抗率が低く、それ故、与えられた線幅でより高速の
配線を形成することが出来る。
にしたがって、金属配線をアルミニウムに変えて銅で形
成することが有利になっている。銅はアルミニウムより
も抵抗率が低く、それ故、与えられた線幅でより高速の
配線を形成することが出来る。
【0003】しかしながら、集積回路で銅を有効に使用
するには、銅が他の材料中に拡散するという問題に取り
組まなければならない。例えば、銅は、二酸化シリコン
のような通常の誘電層中にアルミニウムが拡散するより
もより容易に拡散する。この現象は、完成された回路中
の電気的漏洩路や短絡路を引き起こす。
するには、銅が他の材料中に拡散するという問題に取り
組まなければならない。例えば、銅は、二酸化シリコン
のような通常の誘電層中にアルミニウムが拡散するより
もより容易に拡散する。この現象は、完成された回路中
の電気的漏洩路や短絡路を引き起こす。
【0004】図1を参照すると、部分的に完成された、
従来技術による銅配線構造が示されている。銅はアルミ
ニウムよりも確実にエッチングすることが困難であるの
で、銅配線を形成するのには、典型的にダマシン・アプ
ローチが利用されている。図1には、基板層10が描か
れている。この基板層10では、アイソレーション層1
4内に金属トレース(Cu, Al, W等)18を堆積して画
成する前に既に形成された、全ての下側層、デバイス、
ジャンクション及び他の構成要素が囲繞されている。誘
電層22は、アイソレーション層14及び金属(銅)ト
レース18上にある。
従来技術による銅配線構造が示されている。銅はアルミ
ニウムよりも確実にエッチングすることが困難であるの
で、銅配線を形成するのには、典型的にダマシン・アプ
ローチが利用されている。図1には、基板層10が描か
れている。この基板層10では、アイソレーション層1
4内に金属トレース(Cu, Al, W等)18を堆積して画
成する前に既に形成された、全ての下側層、デバイス、
ジャンクション及び他の構成要素が囲繞されている。誘
電層22は、アイソレーション層14及び金属(銅)ト
レース18上にある。
【0005】導電トレース(金属トレース)18の頂面
を露呈させるために、複数のビア開口部が誘電層22内
に形成される。ビア開口部は、典型的には反応性イオン
エッチングを利用してエッチングされ、次いでクリーニ
ングされる。しかしながら、ビアのエッチング及びクリ
ーニング工程中に、銅トレース18からの銅がビアの側
壁26を汚染する。
を露呈させるために、複数のビア開口部が誘電層22内
に形成される。ビア開口部は、典型的には反応性イオン
エッチングを利用してエッチングされ、次いでクリーニ
ングされる。しかしながら、ビアのエッチング及びクリ
ーニング工程中に、銅トレース18からの銅がビアの側
壁26を汚染する。
【0006】図2を参照すると、バリア層30が、誘電
層22及び導電トレース(金属トレース)18を覆って
堆積される。銅層は、続いてビアを充填するためにバリ
ア層30上に堆積される。バリア層30の目的は、銅が
誘電層22中に拡散するのを防止し、一方、下側の銅ト
レース18への低抵抗接触路の確立を防止することであ
る。このバリア層30は、一般にタンタル、窒化タンタ
ル又はタンタル及び窒化タンタルの双方から形成され
る。
層22及び導電トレース(金属トレース)18を覆って
堆積される。銅層は、続いてビアを充填するためにバリ
ア層30上に堆積される。バリア層30の目的は、銅が
誘電層22中に拡散するのを防止し、一方、下側の銅ト
レース18への低抵抗接触路の確立を防止することであ
る。このバリア層30は、一般にタンタル、窒化タンタ
ル又はタンタル及び窒化タンタルの双方から形成され
る。
【0007】しかしながら、拡散バリアのための、タン
タル及び窒化タンタルの使用は、2つの問題が生じる。
第一に、タンタルが銅層のための電界密着力(field adh
esion)を向上させる間に、化学的に不活性で且つ機械的
に硬質のタンタルが、後工程で行われるバリア層の平坦
化処理を困難にすることである。第二に、タンタル及び
窒化タンタルバリア層は銅メッキ触媒として作用しない
ことである。それ故、銅核層を、引き続き行われる銅メ
ッキのために、電気化学銅メッキ又は無電解銅メッキに
より、堆積させておく必要がある。
タル及び窒化タンタルの使用は、2つの問題が生じる。
第一に、タンタルが銅層のための電界密着力(field adh
esion)を向上させる間に、化学的に不活性で且つ機械的
に硬質のタンタルが、後工程で行われるバリア層の平坦
化処理を困難にすることである。第二に、タンタル及び
窒化タンタルバリア層は銅メッキ触媒として作用しない
ことである。それ故、銅核層を、引き続き行われる銅メ
ッキのために、電気化学銅メッキ又は無電解銅メッキに
より、堆積させておく必要がある。
【0008】残念ながら、タンタル、窒化タンタル、及
び銅核層を堆積させるための一般的な技術は真空蒸着法
(PVD)である。このPVD法はステップ・カバーレ
ージ(step coverage)が比較的狭い。それ故、実質的に
最小の厚さのバリア層30が要求される。追加の銅核層
が要求される場合、この従来工程を将来の技術での非常
に小さい構成要素のサイズに拡張することはできない。
び銅核層を堆積させるための一般的な技術は真空蒸着法
(PVD)である。このPVD法はステップ・カバーレ
ージ(step coverage)が比較的狭い。それ故、実質的に
最小の厚さのバリア層30が要求される。追加の銅核層
が要求される場合、この従来工程を将来の技術での非常
に小さい構成要素のサイズに拡張することはできない。
【0009】集積回路の金属化に利用される銅配線プロ
セスにおいて、多くの従来技術がバリア層を改良するた
めに試みられている。ダビン(Dubin)等への米国特許第
5,695,810は、銅配線のための、コバルト・タ
ングステン・リン化物(CoWP)から構成されたバリア層を
形成するプロセスを開示する。この従来技術は、またT
a, Mo, W, TiW, TiN, WN, TiSiN, Ni,及び Co, Ni-Co合
金のバリア層について論じている。リー(Lee)等への米
国特許第5,801,100は、配線プロセスにおい
て、銅拡散障壁としてニッケル含有層を使用することを
教示する。ジェイン(Jain)への米国特許第5,821,
168はバリア層を形成するために絶縁層が窒化される
箇所に銅構造を形成するプロセスを開示する。シリコ
ン、シリコン・ゲルマニウム、ゲルマニウム、マグネシ
ウム又はチタンの接続層は、銅メッキする前に付着され
る。チヤオ(Zhao)等への米国特許第5,674,787
は、選択的に銅を付着して配線を形成するプロセスを教
示する。TiN, TiW, Ta, TaN及びWNのバリア層が開示さ
れている。
セスにおいて、多くの従来技術がバリア層を改良するた
めに試みられている。ダビン(Dubin)等への米国特許第
5,695,810は、銅配線のための、コバルト・タ
ングステン・リン化物(CoWP)から構成されたバリア層を
形成するプロセスを開示する。この従来技術は、またT
a, Mo, W, TiW, TiN, WN, TiSiN, Ni,及び Co, Ni-Co合
金のバリア層について論じている。リー(Lee)等への米
国特許第5,801,100は、配線プロセスにおい
て、銅拡散障壁としてニッケル含有層を使用することを
教示する。ジェイン(Jain)への米国特許第5,821,
168はバリア層を形成するために絶縁層が窒化される
箇所に銅構造を形成するプロセスを開示する。シリコ
ン、シリコン・ゲルマニウム、ゲルマニウム、マグネシ
ウム又はチタンの接続層は、銅メッキする前に付着され
る。チヤオ(Zhao)等への米国特許第5,674,787
は、選択的に銅を付着して配線を形成するプロセスを教
示する。TiN, TiW, Ta, TaN及びWNのバリア層が開示さ
れている。
【0010】
【発明が解決しようとする課題】本発明の主な目的は、
銅配線を備えた集積回路を製造する、有効で且つ生産性
の優れた方法を提供することである。
銅配線を備えた集積回路を製造する、有効で且つ生産性
の優れた方法を提供することである。
【0011】本発明の更なる目的は、部分的にアルミニ
ウムよりなる拡散バリアを備えた銅配線を製造する方法
を提供することである。また、本発明の更なる目的は、
アルミニウム及び第2バリア材料からなる改良されたバ
リア層を形成することで、この改良されたバリア層は更
に銅拡散を抑制する。
ウムよりなる拡散バリアを備えた銅配線を製造する方法
を提供することである。また、本発明の更なる目的は、
アルミニウム及び第2バリア材料からなる改良されたバ
リア層を形成することで、この改良されたバリア層は更
に銅拡散を抑制する。
【0012】また別の本発明の更なる目的は、アルミニ
ウム及び第2バリア材料からなる改良されたバリア層を
形成することで、この改良されたバリア層はかなり低い
抵抗率を有する。
ウム及び第2バリア材料からなる改良されたバリア層を
形成することで、この改良されたバリア層はかなり低い
抵抗率を有する。
【0013】また別の本発明の更なる目的は、アルミニ
ウム及び第2バリア材料からなる改良されたバリア層を
形成することで、第2バリア層は無核の電気化学銅メッ
キ又は無電解銅メッキのための触媒層を提供する。
ウム及び第2バリア材料からなる改良されたバリア層を
形成することで、第2バリア層は無核の電気化学銅メッ
キ又は無電解銅メッキのための触媒層を提供する。
【0014】この発明の上述した目的にしたがって、銅
配線を備えた集積回路を製造する新規な方法が達成され
る。全ての下側層、デバイス及びジャンクションを覆う
基板層が提供される。Cu, Al, W等の金属トレースが、
基板層上の第1誘電層中に提供される。第2誘電層は、
金属トレース及び第1誘電層を覆うようにこれらの上に
堆積(形成)される。第2誘電層は、パターン化され
て、シングル又はデュアル・ダマシン配線構造のための
配線トレンチを形成する。アルミニウム・バリア層は、
第2誘電層及び露呈した金属層を覆うようにこれら層の
上に堆積(形成)される。第2バリア層は、アルミニウ
ム・バリア層を覆うようにこの層の上に堆積(形成)さ
れる。銅層は、第2バリア層を覆い且つ配線トレンチを
充填するように堆積(形成)される。銅層、第2バリア
層及びアルミニウム・バリア層は、第2誘電層の頂面に
至るまでポリッシングされ、銅配線を画成する。封入層
は、銅配線及び第2誘電層を覆うようにこれらの上に堆
積(形成)される。パッシベーション層が封入層上に堆
積(形成)されて、集積回路デバイスの製造が完了す
る。
配線を備えた集積回路を製造する新規な方法が達成され
る。全ての下側層、デバイス及びジャンクションを覆う
基板層が提供される。Cu, Al, W等の金属トレースが、
基板層上の第1誘電層中に提供される。第2誘電層は、
金属トレース及び第1誘電層を覆うようにこれらの上に
堆積(形成)される。第2誘電層は、パターン化され
て、シングル又はデュアル・ダマシン配線構造のための
配線トレンチを形成する。アルミニウム・バリア層は、
第2誘電層及び露呈した金属層を覆うようにこれら層の
上に堆積(形成)される。第2バリア層は、アルミニウ
ム・バリア層を覆うようにこの層の上に堆積(形成)さ
れる。銅層は、第2バリア層を覆い且つ配線トレンチを
充填するように堆積(形成)される。銅層、第2バリア
層及びアルミニウム・バリア層は、第2誘電層の頂面に
至るまでポリッシングされ、銅配線を画成する。封入層
は、銅配線及び第2誘電層を覆うようにこれらの上に堆
積(形成)される。パッシベーション層が封入層上に堆
積(形成)されて、集積回路デバイスの製造が完了す
る。
【0015】また、この発明の上述した目的にしたがっ
て、銅配線を備えた集積回路を製造する新規な方法が達
成される。全ての下側層、デバイス及びジャンクション
を覆う基板層が提供される。Cu, Al, W等の金属トレー
スが第1誘電層中に提供される。第2誘電層は、金属ト
レース及び第1誘電層を覆うようにこれらの上に堆積
(形成)される。第2誘電層は、パターン化されて、シ
ングル又はデュアル・ダマシン配線構造のための配線ト
レンチを形成する。チタン接続層は、第2誘電層及び露
呈した金属層を覆うようにこれらの層の上に堆積(形
成)される。アルミニウム・バリア層は、高温プロセス
によりチタン接続層を覆うようにこの層の上に堆積(形
成)される。第2バリア層は、アルミニウム・バリア層
を覆うようにこの層の上に堆積(形成)される。銅層
は、第2バリア層を覆い且つ配線トレンチを充填するよ
うに堆積(形成)される。銅層、第2バリア層、及びア
ルミニウム・バリア層は、第2誘電層の頂面に至るまで
ポリッシングされて、銅配線を画成する。封入層は、銅
配線及び第2誘電層を覆うようにこれらの上に堆積(形
成)される。パッシベーション層が封入層上に堆積(形
成)されて、集積回路デバイスの製造が完了する。
て、銅配線を備えた集積回路を製造する新規な方法が達
成される。全ての下側層、デバイス及びジャンクション
を覆う基板層が提供される。Cu, Al, W等の金属トレー
スが第1誘電層中に提供される。第2誘電層は、金属ト
レース及び第1誘電層を覆うようにこれらの上に堆積
(形成)される。第2誘電層は、パターン化されて、シ
ングル又はデュアル・ダマシン配線構造のための配線ト
レンチを形成する。チタン接続層は、第2誘電層及び露
呈した金属層を覆うようにこれらの層の上に堆積(形
成)される。アルミニウム・バリア層は、高温プロセス
によりチタン接続層を覆うようにこの層の上に堆積(形
成)される。第2バリア層は、アルミニウム・バリア層
を覆うようにこの層の上に堆積(形成)される。銅層
は、第2バリア層を覆い且つ配線トレンチを充填するよ
うに堆積(形成)される。銅層、第2バリア層、及びア
ルミニウム・バリア層は、第2誘電層の頂面に至るまで
ポリッシングされて、銅配線を画成する。封入層は、銅
配線及び第2誘電層を覆うようにこれらの上に堆積(形
成)される。パッシベーション層が封入層上に堆積(形
成)されて、集積回路デバイスの製造が完了する。
【0016】
【発明の実施の形態】特に、図3を参照すると、部分的
に完成した集積回路の一部分が図示されている。好まし
い実施例において、本発明は銅配線を創造するために利
用される。第一、第二実施例の図面では、本発明がシン
グル・ダマシン配線に適用される実施例について説明さ
れる。本発明の本質的なアイデアが、僅かの変更或いは
変更無しにデュアル・ダマシン配線に適用できること
は、当業者にとって明白である。本発明は、他の銅配線
構造にも適用可能であることは当業者に理解し得ること
である。
に完成した集積回路の一部分が図示されている。好まし
い実施例において、本発明は銅配線を創造するために利
用される。第一、第二実施例の図面では、本発明がシン
グル・ダマシン配線に適用される実施例について説明さ
れる。本発明の本質的なアイデアが、僅かの変更或いは
変更無しにデュアル・ダマシン配線に適用できること
は、当業者にとって明白である。本発明は、他の銅配線
構造にも適用可能であることは当業者に理解し得ること
である。
【0017】本発明の第一実施例において、基板40
は、その上に第1誘電層44が堆積される前に全ての下
側層、デバイス、ジャンクション及び他の構成要素を囲
繞して提供される。金属トレース(Cu, Al, W等)48
を第1誘電層中に提供して、下側トレースと接続された
配線の形成に適用される、本発明を図示する。第2誘電
層52が金属トレース48及び第1誘電層44を覆うよ
うにこれらの上に堆積される。第2誘電層52は、好ま
しくは、堆積後に平坦化処理される、低k値のフッ化ケ
イ酸塩ガラス(FSG)のような酸化物からなる。第2
誘電層は、例えば配線がシングル・ダマシン又はデュア
ル・ダマシンかによって決まるが、好ましくは4,00
0オングストローム(Å)乃至20,000オングスト
ローム(Å)の厚さに堆積される。
は、その上に第1誘電層44が堆積される前に全ての下
側層、デバイス、ジャンクション及び他の構成要素を囲
繞して提供される。金属トレース(Cu, Al, W等)48
を第1誘電層中に提供して、下側トレースと接続された
配線の形成に適用される、本発明を図示する。第2誘電
層52が金属トレース48及び第1誘電層44を覆うよ
うにこれらの上に堆積される。第2誘電層52は、好ま
しくは、堆積後に平坦化処理される、低k値のフッ化ケ
イ酸塩ガラス(FSG)のような酸化物からなる。第2
誘電層は、例えば配線がシングル・ダマシン又はデュア
ル・ダマシンかによって決まるが、好ましくは4,00
0オングストローム(Å)乃至20,000オングスト
ローム(Å)の厚さに堆積される。
【0018】図4を参照すると、第2誘電層52は、図
示しないフォトレジストマスクによって保護されない箇
所で下側の金属トレース48に至るまでエッチングされ
る。このエッチング工程により配線トレンチを形成す
る。この配線トレンチは、通常の反応性イオンエッチ
(RIE)によりエッチングされる。従来技術の分析で
図示したように、このエッチング工程は、配線トレンチ
の側壁56で銅汚染が生じる。
示しないフォトレジストマスクによって保護されない箇
所で下側の金属トレース48に至るまでエッチングされ
る。このエッチング工程により配線トレンチを形成す
る。この配線トレンチは、通常の反応性イオンエッチ
(RIE)によりエッチングされる。従来技術の分析で
図示したように、このエッチング工程は、配線トレンチ
の側壁56で銅汚染が生じる。
【0019】図5を参照すると、本発明の重要なアスペ
クトにつての説明がされている。アルミニウム・バリア
層60が、第2誘電層52及び露呈した金属トレース4
8を覆うようにこれらの層の上に堆積される。ここで、
アルミニウム・バリア層60は、続いて堆積されるチタ
ン、窒化チタン又はチタン及び窒化チタンの双方のよう
な通常のバリア層の追加層として使用される。この通常
のバリア層は良好な熱障壁である。しかし、銅イオン拡
散に対しては、十分な能力を備えたバリアではない。追
加のアルミニウム・バリア層は、アルミニウムの特殊な
性質のために優れた複合バリアを創造する。
クトにつての説明がされている。アルミニウム・バリア
層60が、第2誘電層52及び露呈した金属トレース4
8を覆うようにこれらの層の上に堆積される。ここで、
アルミニウム・バリア層60は、続いて堆積されるチタ
ン、窒化チタン又はチタン及び窒化チタンの双方のよう
な通常のバリア層の追加層として使用される。この通常
のバリア層は良好な熱障壁である。しかし、銅イオン拡
散に対しては、十分な能力を備えたバリアではない。追
加のアルミニウム・バリア層は、アルミニウムの特殊な
性質のために優れた複合バリアを創造する。
【0020】第一に、アルミニウムは、Al-Cu界面で銅
と固溶体を形成することが出来る。銅のアルミニウムへ
の高い溶解度のために、銅イオン及び原子は、運動性の
観点から、アルミニウムを通って拡散することはない。
第二に、アルミニウムは、また銅に対してゲッタリング
・エージェントとして作用する。アルミニウム・バリア
層60の領域中の如何なる自由銅イオン及び原子もアル
ミニウム中の吸収される。これは、トレンチ側壁56の
銅汚染の問題に対する解決法を提供する。自由銅はアル
ミニウム・バリア層60により捕獲され、そして第2誘
電52中で更なる拡散源として作用することはない。最
後に、アルミニウムの低抵抗率により導電トレース48
と続いて形成される銅配線との間に低抵抗コンタクト路
を提供する。
と固溶体を形成することが出来る。銅のアルミニウムへ
の高い溶解度のために、銅イオン及び原子は、運動性の
観点から、アルミニウムを通って拡散することはない。
第二に、アルミニウムは、また銅に対してゲッタリング
・エージェントとして作用する。アルミニウム・バリア
層60の領域中の如何なる自由銅イオン及び原子もアル
ミニウム中の吸収される。これは、トレンチ側壁56の
銅汚染の問題に対する解決法を提供する。自由銅はアル
ミニウム・バリア層60により捕獲され、そして第2誘
電52中で更なる拡散源として作用することはない。最
後に、アルミニウムの低抵抗率により導電トレース48
と続いて形成される銅配線との間に低抵抗コンタクト路
を提供する。
【0021】アルミニウム・バリア層60は、化学気相
成長法又は真空蒸着法のいずれかを利用して堆積するこ
とができる。アルミニウム・バリア層60は、50オン
グストローム(Å)乃至300オングストローム(Å)
の厚さとなるように形成される。
成長法又は真空蒸着法のいずれかを利用して堆積するこ
とができる。アルミニウム・バリア層60は、50オン
グストローム(Å)乃至300オングストローム(Å)
の厚さとなるように形成される。
【0022】アルミニウムに加えて、本発明へのアプロ
ーチに他の金属材料に広げることが可能である。例え
ば、金、銀、亜鉛、コバルト、ニッケル及びタングステ
ン等の他の低抵抗率金属がアルミニウムの代わりに増強
複合銅バリアを創造するのに利用することが出来る。
ーチに他の金属材料に広げることが可能である。例え
ば、金、銀、亜鉛、コバルト、ニッケル及びタングステ
ン等の他の低抵抗率金属がアルミニウムの代わりに増強
複合銅バリアを創造するのに利用することが出来る。
【0023】図6を参照すると、本発明の他の重要な部
分が示されている。第2バリア層64がアルミニウム・
バリア層60を覆うようにこの層の上に堆積されてい
る。第2バリア層64は二つの目的を果たす。第一に、
第2バリア層は銅の熱外方拡散を抑制する。第二に、第
2バリア層は銅層の無核メッキのための触媒として働く
ことが出来る。第2バリア層は、TiN, MoN, WN, MoSiN,
WSiN等を含む、幾つかの異なる耐熱金属窒化物、窒化
シリコンの一つからなる。この好ましい実施例では、第
2バリア層64は、チタン及び窒化チタン(Ti/TiN)の組
合せ層からなる。このチタン及び窒化チタンの組合せ層
は、化学気相成長法(CVD)、イオン化金属メッキ(IMP)、
真空蒸着法(PVD)プロセスのいずれかを利用して堆積す
ることができる。第2バリア層64は、50オングスト
ローム(Å)乃至300オングストローム(Å)の厚さ
となるように形成される。
分が示されている。第2バリア層64がアルミニウム・
バリア層60を覆うようにこの層の上に堆積されてい
る。第2バリア層64は二つの目的を果たす。第一に、
第2バリア層は銅の熱外方拡散を抑制する。第二に、第
2バリア層は銅層の無核メッキのための触媒として働く
ことが出来る。第2バリア層は、TiN, MoN, WN, MoSiN,
WSiN等を含む、幾つかの異なる耐熱金属窒化物、窒化
シリコンの一つからなる。この好ましい実施例では、第
2バリア層64は、チタン及び窒化チタン(Ti/TiN)の組
合せ層からなる。このチタン及び窒化チタンの組合せ層
は、化学気相成長法(CVD)、イオン化金属メッキ(IMP)、
真空蒸着法(PVD)プロセスのいずれかを利用して堆積す
ることができる。第2バリア層64は、50オングスト
ローム(Å)乃至300オングストローム(Å)の厚さ
となるように形成される。
【0024】図7を参照すると、銅層68が第二バリア
層64上に堆積し且つ配線トレンチを充填している。銅
層68は、化学気相成長法(CVD)、真空蒸着法(PVD)、電
気化学銅メッキ又は無電解銅メッキのいずれかを利用し
て堆積することができる。好ましい実施例では、銅層6
8は、電気化学銅メッキ操作を利用し、6,000オン
グストローム(Å)乃至20,000オングストローム
(Å)の厚さに堆積される。この厚さは、シングル・ダ
マシン或いはデュアル・ダマシンが形成されるかによっ
て決まる。第2バリア層64は、銅核層形成のような費
用のかかるようなことをすることなく、メッキ作業の進
行を許容する触媒として作用する。
層64上に堆積し且つ配線トレンチを充填している。銅
層68は、化学気相成長法(CVD)、真空蒸着法(PVD)、電
気化学銅メッキ又は無電解銅メッキのいずれかを利用し
て堆積することができる。好ましい実施例では、銅層6
8は、電気化学銅メッキ操作を利用し、6,000オン
グストローム(Å)乃至20,000オングストローム
(Å)の厚さに堆積される。この厚さは、シングル・ダ
マシン或いはデュアル・ダマシンが形成されるかによっ
て決まる。第2バリア層64は、銅核層形成のような費
用のかかるようなことをすることなく、メッキ作業の進
行を許容する触媒として作用する。
【0025】図8を参照すると、銅層68、第2バリア
層64及びアルミニウム・バリア層60を第2誘電層5
2の頂面に至るまでポリッシングして銅配線を画成す
る。この工程は、通常の化学機械研磨(CMP)操作により
行われる。この工程で、アルミニウム及びTi/TiN層のみ
を利用することの利益が理解される。従来技術で利用さ
れる、通常のタンタルベースのバリア層と比較したと
き、これらの層は確実に研磨することが容易である。し
たがって、本発明は、従来技術と比較したとき、処理能
力を改善する。
層64及びアルミニウム・バリア層60を第2誘電層5
2の頂面に至るまでポリッシングして銅配線を画成す
る。この工程は、通常の化学機械研磨(CMP)操作により
行われる。この工程で、アルミニウム及びTi/TiN層のみ
を利用することの利益が理解される。従来技術で利用さ
れる、通常のタンタルベースのバリア層と比較したと
き、これらの層は確実に研磨することが容易である。し
たがって、本発明は、従来技術と比較したとき、処理能
力を改善する。
【0026】図9を参照すると、銅配線及び第2誘電層
52を覆ってこれらの上に封入層70が堆積される。こ
の封入層70は、好ましくは、化学気相成長法(CVD)に
よって堆積された、厚さ300オングストローム(Å)
乃至6,000オングストローム(Å)の窒化シリコン
からなる。封入層70は、銅配線の頂面を覆う最終的な
銅拡散バリアを提供する。次いで、プラズマ窒化物のパ
ッシベーション層72が、封入層70を覆うようにこの
層の上に堆積されて、集積回路デバイスの製造が完了す
る。
52を覆ってこれらの上に封入層70が堆積される。こ
の封入層70は、好ましくは、化学気相成長法(CVD)に
よって堆積された、厚さ300オングストローム(Å)
乃至6,000オングストローム(Å)の窒化シリコン
からなる。封入層70は、銅配線の頂面を覆う最終的な
銅拡散バリアを提供する。次いで、プラズマ窒化物のパ
ッシベーション層72が、封入層70を覆うようにこの
層の上に堆積されて、集積回路デバイスの製造が完了す
る。
【0027】図10を参照すると、本発明の第二実施例
が図示されている。図4の配線トレンチを形成した後
に、追加プロセス工程がシーケンス中に挿入される。図
10に示したように、チタン接続層76が第2誘電層5
2及び露呈した金属トレース48を覆うようにこれらの
上に堆積される。チタン接続層76は、アルミニウムが
高温処理で堆積される場合に、使用される。チタン接続
層76は、このプロセスにより堆積されたアルミニウム
の付着力を改善する。この好ましい実施例では、チタン
接続層76はイオン化金属メッキ(IMP)又は真空蒸着法
(PVD)によって堆積される。チタン接続層76は、30
オングストローム(Å)乃至200オングストローム
(Å)の厚さとなるように形成される。
が図示されている。図4の配線トレンチを形成した後
に、追加プロセス工程がシーケンス中に挿入される。図
10に示したように、チタン接続層76が第2誘電層5
2及び露呈した金属トレース48を覆うようにこれらの
上に堆積される。チタン接続層76は、アルミニウムが
高温処理で堆積される場合に、使用される。チタン接続
層76は、このプロセスにより堆積されたアルミニウム
の付着力を改善する。この好ましい実施例では、チタン
接続層76はイオン化金属メッキ(IMP)又は真空蒸着法
(PVD)によって堆積される。チタン接続層76は、30
オングストローム(Å)乃至200オングストローム
(Å)の厚さとなるように形成される。
【0028】図11を参照すると、第二の好適な実施例
のプロセスは、第一の好適な実施例と同じシーケンスを
続行する。アルミニウム・バリア層80は、チタン接続
層76を覆ってこの層の上に堆積される。この実施例で
は、アルミニウム・バリア層80は、真空蒸着法(PVD)
又は化学気相成長法(CVD)によって堆積(付着)され
る。このプロセスは、表面構造上のアルミニウムの、改
良されたステップ・カバーレージ(step coverage)を達
成するために選択される。アルミニウム・バリア層80
は、50オングストローム(Å)乃至300オングスト
ローム(Å)の厚さとなるように形成される。
のプロセスは、第一の好適な実施例と同じシーケンスを
続行する。アルミニウム・バリア層80は、チタン接続
層76を覆ってこの層の上に堆積される。この実施例で
は、アルミニウム・バリア層80は、真空蒸着法(PVD)
又は化学気相成長法(CVD)によって堆積(付着)され
る。このプロセスは、表面構造上のアルミニウムの、改
良されたステップ・カバーレージ(step coverage)を達
成するために選択される。アルミニウム・バリア層80
は、50オングストローム(Å)乃至300オングスト
ローム(Å)の厚さとなるように形成される。
【0029】図12を参照すると、第2バリア層84
が、アルミニウム・バリア層80を覆ってこの層の上に
堆積される。第2バリア層84は、TiN, MoN, WN, MoSi
N, WSiN等を含む、幾つかの異なる耐熱金属窒化物、窒
化シリコンの一つから構成される。この好ましい実施例
では、第2バリア層84は、化学気相成長法(CVD)、イ
オン化金属メッキ(IMP)、真空蒸着法(PVD)プロセスのい
ずれかを利用して堆積された、チタン及び窒化チタン(T
i/TiN)の組合せ層から構成される。第2バリア層64
は、30オングストローム(Å)乃至300オングスト
ローム(Å)の厚さとなるように形成される。
が、アルミニウム・バリア層80を覆ってこの層の上に
堆積される。第2バリア層84は、TiN, MoN, WN, MoSi
N, WSiN等を含む、幾つかの異なる耐熱金属窒化物、窒
化シリコンの一つから構成される。この好ましい実施例
では、第2バリア層84は、化学気相成長法(CVD)、イ
オン化金属メッキ(IMP)、真空蒸着法(PVD)プロセスのい
ずれかを利用して堆積された、チタン及び窒化チタン(T
i/TiN)の組合せ層から構成される。第2バリア層64
は、30オングストローム(Å)乃至300オングスト
ローム(Å)の厚さとなるように形成される。
【0030】図13を参照すると、銅層88は第2バリ
ア層84を覆ってこの層の上に堆積し且つ配線トレンチ
を充填する。銅層88は、化学気相成長法(CVD)、真空
蒸着法(PVD)、電気化学銅メッキ、又は無電解銅メッキ
のいずれかを利用して堆積することができる。好ましい
実施例では、銅層88は、電気化学銅メッキを利用し
て、6,000オングストローム(Å)乃至20,00
0オングストローム(Å)の厚さに堆積される。銅層8
8の厚さは、シングル・ダマシン或いはデュアル・ダマ
シンが形成されるかによる。
ア層84を覆ってこの層の上に堆積し且つ配線トレンチ
を充填する。銅層88は、化学気相成長法(CVD)、真空
蒸着法(PVD)、電気化学銅メッキ、又は無電解銅メッキ
のいずれかを利用して堆積することができる。好ましい
実施例では、銅層88は、電気化学銅メッキを利用し
て、6,000オングストローム(Å)乃至20,00
0オングストローム(Å)の厚さに堆積される。銅層8
8の厚さは、シングル・ダマシン或いはデュアル・ダマ
シンが形成されるかによる。
【0031】図14を参照すると、銅層88、第2バリ
ア層84、アルミニウム・バリア層80及びチタン接続
層76が第2誘電層52の頂面に至るまで研磨されて、
銅配線を画成する。この工程は通常の化学機械研磨(CM
P)操作により達成される。上述のように、チタン層、ア
ルミニウム層及びTi/TiN層のみを利用することの利益が
理解される。従来技術で利用される、通常のタンタルベ
ースのバリア層と比較したとき、これらの層は確実に研
磨することが容易である。したがって、本発明は、従来
技術と比較したとき、処理能力を改善する。
ア層84、アルミニウム・バリア層80及びチタン接続
層76が第2誘電層52の頂面に至るまで研磨されて、
銅配線を画成する。この工程は通常の化学機械研磨(CM
P)操作により達成される。上述のように、チタン層、ア
ルミニウム層及びTi/TiN層のみを利用することの利益が
理解される。従来技術で利用される、通常のタンタルベ
ースのバリア層と比較したとき、これらの層は確実に研
磨することが容易である。したがって、本発明は、従来
技術と比較したとき、処理能力を改善する。
【0032】図15を参照すると、封入層90が銅配線
及び第2誘電層52を覆ってこれらの上に堆積される。
この封入層90は、好ましくは、化学気相成長法(CVD)
により堆積された、300オングストローム(Å)乃至
2,000オングストローム(Å)の厚さの窒化シリコ
ンからなる。封入層90は、銅配線の頂面を覆う最終的
な銅拡散バリアを提供する。次いで、プラズマ窒化物
の、パッシベーション層92が、封入層90を覆うよう
にこの層の上に堆積されて、集積回路デバイスの製造が
完了する。
及び第2誘電層52を覆ってこれらの上に堆積される。
この封入層90は、好ましくは、化学気相成長法(CVD)
により堆積された、300オングストローム(Å)乃至
2,000オングストローム(Å)の厚さの窒化シリコ
ンからなる。封入層90は、銅配線の頂面を覆う最終的
な銅拡散バリアを提供する。次いで、プラズマ窒化物
の、パッシベーション層92が、封入層90を覆うよう
にこの層の上に堆積されて、集積回路デバイスの製造が
完了する。
【0033】本発明のプロセスは、集積回路デバイスの
製造中、銅拡散バリア及びアルミニウムからなるゲッタ
リング・エージェントを備えた銅配線を製造するための
生産性の優れた方法を提供する。
製造中、銅拡散バリア及びアルミニウムからなるゲッタ
リング・エージェントを備えた銅配線を製造するための
生産性の優れた方法を提供する。
【0034】本発明を、特にその好ましい実施例で示
し、説明したが、各種の変更が、形式及び詳細におい
て、発明の精神及び範囲から逸脱することなく、当業者
にとって可能であることは理解されよう。
し、説明したが、各種の変更が、形式及び詳細におい
て、発明の精神及び範囲から逸脱することなく、当業者
にとって可能であることは理解されよう。
【図1】従来のバリア層を利用した、部分的に完了した
従来技術の集積回路の概略断面図である。
従来技術の集積回路の概略断面図である。
【図2】従来のバリア層を利用した、部分的に完了した
従来技術の集積回路の概略断面図である。
従来技術の集積回路の概略断面図である。
【図3】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
一実施例を表す概略断面図である。
【図4】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
一実施例を表す概略断面図である。
【図5】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
一実施例を表す概略断面図である。
【図6】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
一実施例を表す概略断面図である。
【図7】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
一実施例を表す概略断面図である。
【図8】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
一実施例を表す概略断面図である。
【図9】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
一実施例を表す概略断面図である。
【図10】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
第二実施例を表す概略断面図である。
【図11】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
第二実施例を表す概略断面図である。
【図12】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
第二実施例を表す概略断面図である。
【図13】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
第二実施例を表す概略断面図である。
【図14】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
第二実施例を表す概略断面図である。
【図15】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
第二実施例を表す概略断面図である。
40 基板 44 第1誘電層 48 金属トレース 52 第2誘電層 60 アルミニウム・バリア層 64 第2バリア
層 68 銅層 70 封入層 76 チタン接続層 80 アルミニウ
ム・バリア層 84 第2バリア層 88 銅層 90 封入層
層 68 銅層 70 封入層 76 チタン接続層 80 アルミニウ
ム・バリア層 84 第2バリア層 88 銅層 90 封入層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カイ・エス・チャーン シンガポール国 738406 ストリート 2,ウッドランズ・インダストリアル・パ ーク・ディー 60 (72)発明者 メイ・シェン・チョウ シンガポール国 129791 ケント・ヴェー ル,クレメンティ・ロード 109,ナンバ ー 08−03
Claims (22)
- 【請求項1】 集積回路デバイスの製造中に銅配線を形
成する方法にして、 全ての下側層、デバイス、ジャンクション及びその他の
構成要素を囲繞した、基板層を提供し、 前記基板層上に誘電層を形成し、 前記誘電層をパターンニングして、銅配線が予定される
箇所に配線トレンチを形成し、 前記誘電層上及び前記配線トレンチの内部表面にアルミ
ニウム・バリア層を形成し、 前記アルミニウム・バリア層上に第2バリア層を形成
し、 銅層を、前記第2バリア層上に形成して、前記配線トレ
ンチに充填し、 前記銅層、前記アルミニウム層及び前記第2層を、前記
誘電層の頂面に至るまでポリシングして、前記銅配線を
画成し、及び前記集積回路デバイスの製造を完成する、
方法。 - 【請求項2】 請求項1に記載の方法において、前記ア
ルミニウム・バリア層を50オングストローム(Å)乃
至300オングストローム(Å)の厚さに形成する、方
法。 - 【請求項3】 請求項1に記載の方法において、前記ア
ルミニウム・バリア層の形成前に、前記誘電層上及び前
記配線トレンチの内部表面を被覆するようにチタン接続
層を形成する工程を更に備えた、方法。 - 【請求項4】 請求項1に記載の方法において、前記配
線トレンチは、シングル・ダマシン構造である、方法。 - 【請求項5】 請求項1に記載の方法において、前記配
線トレンチは、デュアル・ダマシン構造である、方法。 - 【請求項6】 請求項1に記載の方法において、前記第
2層は、TiN, MoN,WN, MoSiN, WSiNを含むグループのい
ずれか一つからなる、方法。 - 【請求項7】 請求項1に記載の方法において、前記第
2バリア層は、チタン及び窒化チタンの複合層を50オ
ングストローム(Å)乃至300オングストローム
(Å)の厚さに堆積してなる、方法。 - 【請求項8】 請求項1に記載の方法において、銅層を
形成する、前記工程は、電気化学メッキにより銅を6,
000オングストローム(Å)乃至20,0000オン
グストローム(Å)の厚さに付着することにより行う、
方法。 - 【請求項9】 集積回路デバイスの製造中に銅配線を形
成する方法にして、 全ての下側層、デバイス、ジャンクション及びその他の
構成要素を囲繞した、基板層を提供し、 前記基板層を被覆する第1誘電層に第1金属トレースを
提供し、 前記第1金属トレース及び前記第1誘電層上に第2誘電
層を形成し、 前記第2誘電層をパターンニングして、銅配線が予定さ
れる箇所に配線トレンチを形成し、 前記第2誘電層、前記配線トレンチの内部表面及び前記
金属トレースの露呈した頂面にアルミニウム・バリア層
を形成し、 前記アルミニウム・バリア層上にチタン及び窒化チタン
からなる第2バリア層を形成し、 銅層を前記第2バリア層上に形成し且つ前記接続トレン
チに充填し、 前記銅層、前記第2バリア層、前記アルミニウム層及び
前記第2層を前記第2誘電層の頂面に至るまでポリシン
グして、前記銅配線を画成し、及び前記集積回路デバイ
スの製造を完成する、方法。 - 【請求項10】 請求項9に記載の方法において、前記
金属トレースは、銅、アルミニウム及びタングステンを
含むグループの少なくとも一つからなる、方法。 - 【請求項11】 請求項9に記載の方法において、前記
アルミニウム・バリア層を50オングストローム(Å)
乃至300オングストローム(Å)の厚さに形成する、
方法。 - 【請求項12】 請求項9に記載の方法において、前記
アルミニウム・バリア層の形成前に、前記第2誘電層、
前記配線トレンチの内部表面及び銅、アルミニウム、タ
ングステン等からな前記金属トレースの露呈した頂面に
チタン接続層を形成する工程を更に備えた、方法。 - 【請求項13】 請求項9に記載の方法において、前記
配線トレンチは、シングル・ダマシン構造である、方
法。 - 【請求項14】 請求項9に記載の方法において、前記
配線トレンチは、デュアル・ダマシン構造である、方
法。 - 【請求項15】 請求項9に記載の方法において、前記
第2バリア層を50オングストローム(Å)乃至300
オングストローム(Å)の厚さに形成する、方法。 - 【請求項16】 請求項9に記載の方法において、銅層
を形成する前記工程は、電気化学メッキにより銅を6,
000オングストローム(Å)乃至20,0000オン
グストローム(Å)の厚さに形成することにより行う、
方法。 - 【請求項17】 集積回路デバイスの製造中に銅配線を
形成する方法にして、 全ての下側層、デバイス、ジャンクション及びその他の
構成要素を囲繞した、基板層を提供し、 前記基板層を被覆する第1誘電層に第1金属トレースを
提供し、 前記第1金属トレース及び前記第1誘電層上に第2誘電
層を形成し、 前記第2誘電層をパターンニングして、銅配線が予定さ
れる箇所に配線トレンチを形成し、 前記第2誘電層、前記配線トレンチの内部表面及び前記
金属トレースの露呈した頂面にチタン接続層を形成し、 前記チタン接続層上にアルミニウム・バリア層を形成
し、 前記アルミニウム・バリア層上に第2バリア層を形成
し、 銅層を前記第2バリア層上に形成し且つ前記接続トレン
チに充填し、 前記銅層、前記第2バリア層、前記アルミニウム・バリ
ア層及び前記チタン接続層を前記第2誘電層の頂面に至
るまでポリシングして、前記銅配線を画成し、及び前記
集積回路デバイスの製造を完成する、方法。 - 【請求項18】 請求項17に記載の方法において、前
記金属トレースは、銅、アルミニウム及びタングステン
を含むグループの少なくとも一つからなる、方法。 - 【請求項19】 請求項17に記載の方法において、前
記アルミニウム・バリア層を、50オングストローム
(Å)乃至300オングストローム(Å)の厚さに形成
する、方法。 - 【請求項20】 請求項17に記載の方法において、前
記チタン接続層を、30オングストローム(Å)乃至2
00オングストローム(Å)の厚さに形成する、方法。 - 【請求項21】 請求項17に記載の方法において、前
記第2バリア層は、Ti/TiN, TiN, MoN, WN, MoSiN, WSi
Nを含むグループの一つからなり、50オングストロー
ム(Å)乃至300オングストローム(Å)の厚さに形
成する、方法。 - 【請求項22】 請求項17に記載の方法において、銅
層を付着させる前記工程は、電気化学メッキにより銅を
6,000オングストローム(Å)乃至20,0000
オングストローム(Å)の厚さに形成することにより行
う、方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/389633 | 1999-09-03 | ||
US09/389,633 US6740580B1 (en) | 1999-09-03 | 1999-09-03 | Method to form copper interconnects by adding an aluminum layer to the copper diffusion barrier |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001085438A true JP2001085438A (ja) | 2001-03-30 |
Family
ID=23539058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000262081A Pending JP2001085438A (ja) | 1999-09-03 | 2000-08-31 | 集積回路デバイスの製造中に銅配線を形成する方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6740580B1 (ja) |
EP (1) | EP1081752A1 (ja) |
JP (1) | JP2001085438A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040080573A (ko) * | 2003-03-12 | 2004-09-20 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
KR20180033059A (ko) * | 2016-09-23 | 2018-04-02 | 한국항공대학교산학협력단 | 박막 트랜지스터 및 그 제조 방법 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6764940B1 (en) | 2001-03-13 | 2004-07-20 | Novellus Systems, Inc. | Method for depositing a diffusion barrier for copper interconnect applications |
JP2004533123A (ja) * | 2001-06-14 | 2004-10-28 | マトソン テクノロジー インコーポレーテッド | 銅接続用の障壁エンハンスメント工程 |
US20080070405A1 (en) * | 2002-05-30 | 2008-03-20 | Park Jae-Hwa | Methods of forming metal wiring layers for semiconductor devices |
KR100564605B1 (ko) * | 2004-01-14 | 2006-03-28 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
US8298933B2 (en) | 2003-04-11 | 2012-10-30 | Novellus Systems, Inc. | Conformal films on semiconductor substrates |
US7842605B1 (en) | 2003-04-11 | 2010-11-30 | Novellus Systems, Inc. | Atomic layer profiling of diffusion barrier and metal seed layers |
JP2004319834A (ja) * | 2003-04-17 | 2004-11-11 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP4413556B2 (ja) * | 2003-08-15 | 2010-02-10 | 東京エレクトロン株式会社 | 成膜方法、半導体装置の製造方法 |
KR100558002B1 (ko) * | 2003-09-26 | 2006-03-06 | 삼성전자주식회사 | 선택적 전기도금 공정을 이용한 금속패턴 형성방법 |
KR100525102B1 (ko) * | 2003-11-28 | 2005-11-01 | 주식회사 하이닉스반도체 | 반도체소자의 실리콘질화막 증착방법 |
DE102004012818B3 (de) * | 2004-03-16 | 2005-10-27 | Infineon Technologies Ag | Verfahren zum Herstellen eines Leistungshalbleiterbauelements |
US7244674B2 (en) * | 2004-04-27 | 2007-07-17 | Agency For Science Technology And Research | Process of forming a composite diffusion barrier in copper/organic low-k damascene technology |
US7332428B2 (en) * | 2005-02-28 | 2008-02-19 | Infineon Technologies Ag | Metal interconnect structure and method |
US7510634B1 (en) | 2006-11-10 | 2009-03-31 | Novellus Systems, Inc. | Apparatus and methods for deposition and/or etch selectivity |
US8610283B2 (en) * | 2009-10-05 | 2013-12-17 | International Business Machines Corporation | Semiconductor device having a copper plug |
US8658533B2 (en) | 2011-03-10 | 2014-02-25 | International Business Machines Corporation | Semiconductor interconnect structure with multi-layered seed layer providing enhanced reliability and minimizing electromigration |
US8648465B2 (en) | 2011-09-28 | 2014-02-11 | International Business Machines Corporation | Semiconductor interconnect structure having enhanced performance and reliability |
WO2013126458A1 (en) * | 2012-02-24 | 2013-08-29 | Skyworks Solutions, Inc. | Improved structures, devices and methods releated to copper interconnects for compound semiconductors |
US9142517B2 (en) * | 2012-06-05 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid bonding mechanisms for semiconductor wafers |
DE102016104788B4 (de) * | 2016-03-15 | 2019-06-19 | Infineon Technologies Ag | Halbleitervorrichtung mit einer Metalladhäsions- und Barrierestruktur und Verfahren zum Herstellen einer Halbleitervorrichtung |
GB2579505B (en) * | 2017-07-20 | 2022-08-17 | Univ Leland Stanford Junior | Dynamic glass and method of formation |
US10797010B2 (en) | 2017-12-29 | 2020-10-06 | Texas Instruments Incorporated | Semiconductor package having a metal barrier |
CN111105990B (zh) * | 2018-10-29 | 2023-06-23 | 株洲中车时代半导体有限公司 | 一种适用于铜金属化半导体器件的薄膜结构及其制备方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5164332A (en) | 1991-03-15 | 1992-11-17 | Microelectronics And Computer Technology Corporation | Diffusion barrier for copper features |
US5747360A (en) * | 1993-09-17 | 1998-05-05 | Applied Materials, Inc. | Method of metalizing a semiconductor wafer |
JPH0997792A (ja) | 1995-09-28 | 1997-04-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
US5714418A (en) * | 1995-11-08 | 1998-02-03 | Intel Corporation | Diffusion barrier for electrical interconnects in an integrated circuit |
US5674787A (en) | 1996-01-16 | 1997-10-07 | Sematech, Inc. | Selective electroless copper deposited interconnect plugs for ULSI applications |
US5891513A (en) * | 1996-01-16 | 1999-04-06 | Cornell Research Foundation | Electroless CU deposition on a barrier layer by CU contact displacement for ULSI applications |
US5695810A (en) | 1996-11-20 | 1997-12-09 | Cornell Research Foundation, Inc. | Use of cobalt tungsten phosphide as a barrier material for copper metallization |
EP0917737A1 (en) * | 1997-01-16 | 1999-05-26 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with a metallization with a barrier layer comprising at least titanium, tungsten, or nitrogen, and method of manufacturing same |
US5801100A (en) | 1997-03-07 | 1998-09-01 | Industrial Technology Research Institute | Electroless copper plating method for forming integrated circuit structures |
US6605197B1 (en) | 1997-05-13 | 2003-08-12 | Applied Materials, Inc. | Method of sputtering copper to fill trenches and vias |
US5821168A (en) | 1997-07-16 | 1998-10-13 | Motorola, Inc. | Process for forming a semiconductor device |
US5939788A (en) | 1998-03-11 | 1999-08-17 | Micron Technology, Inc. | Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper |
-
1999
- 1999-09-03 US US09/389,633 patent/US6740580B1/en not_active Expired - Fee Related
-
2000
- 2000-07-18 EP EP00640010A patent/EP1081752A1/en not_active Withdrawn
- 2000-08-31 JP JP2000262081A patent/JP2001085438A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040080573A (ko) * | 2003-03-12 | 2004-09-20 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
KR20180033059A (ko) * | 2016-09-23 | 2018-04-02 | 한국항공대학교산학협력단 | 박막 트랜지스터 및 그 제조 방법 |
KR102160278B1 (ko) | 2016-09-23 | 2020-09-25 | 한국항공대학교산학협력단 | 박막 트랜지스터 및 그 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
EP1081752A1 (en) | 2001-03-07 |
US6740580B1 (en) | 2004-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001085438A (ja) | 集積回路デバイスの製造中に銅配線を形成する方法 | |
US6787460B2 (en) | Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed | |
US6528884B1 (en) | Conformal atomic liner layer in an integrated circuit interconnect | |
US6509267B1 (en) | Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer | |
US7365001B2 (en) | Interconnect structures and methods of making thereof | |
CN100442474C (zh) | 制造半导体器件的方法 | |
JP5089575B2 (ja) | 相互接続構造体及びその製造方法 | |
US6624066B2 (en) | Reliable interconnects with low via/contact resistance | |
JP3588275B2 (ja) | 半導体装置の形成方法 | |
US6265313B1 (en) | Method of manufacturing copper interconnect | |
US6130157A (en) | Method to form an encapsulation layer over copper interconnects | |
US7399700B2 (en) | Dual damascene interconnection with metal-insulator-metal capacitor and method of fabricating | |
US20080128907A1 (en) | Semiconductor structure with liner | |
CN1316590C (zh) | 用于在具有帽盖层的半导体互连结构上沉积金属层的方法 | |
US7625815B2 (en) | Reduced leakage interconnect structure | |
US6080656A (en) | Method for forming a self-aligned copper structure with improved planarity | |
US6555461B1 (en) | Method of forming low resistance barrier on low k interconnect | |
US6313028B2 (en) | Method of fabricating dual damascene structure | |
US7763537B2 (en) | Metal interconnection of semiconductor device and method for forming the same | |
US6348410B1 (en) | Low temperature hillock suppression method in integrated circuit interconnects | |
US20070023868A1 (en) | Method of forming copper metal line and semiconductor device including the same | |
JP2002334926A (ja) | 微細構造のための金属化を容易にする犠牲層の使用 | |
US7538024B2 (en) | Method of fabricating a dual-damascene copper structure | |
US6583051B2 (en) | Method of manufacturing an amorphized barrier layer for integrated circuit interconnects | |
US6682999B1 (en) | Semiconductor device having multilevel interconnections and method of manufacture thereof |