JP2001085438A - 集積回路デバイスの製造中に銅配線を形成する方法 - Google Patents

集積回路デバイスの製造中に銅配線を形成する方法

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Abstract

(57)【要約】 【課題】 銅配線を形成する方法を提供する。 【解決手段】 シングル・ダマシン配線又はデュアル・
ダマシン配線を形成するのに利用される。通常のバリア
層にアルミニウム・バリア層を追加することにより、銅
拡散に対する優れたバリア層を創造する。基板層が提供
され、該基板層上に誘電層が堆積される。誘電層をパタ
ーン化して配線トレンチを形成する。オプションとし
て、チタン接続層を堆積することが出来る。アルミニウ
ム・バリア層が配線トレンチの内側表面に堆積される。
例えばチタン及び窒化チタンからなる第２バリア層が、
アルミニウム・バリア層上に堆積される。銅層が、第２
バリア層に堆積され、配線トレンチに充填される。銅
層、第２バリア層及びアルミニウム・バリア層が誘電層
の頂面に至るまでポリッシングされて、銅配線を画成
し、集積回路装置を完了する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体の製造に係
り、更に詳細には、集積回路の製造において、銅拡散バ
リア層中のゲッタリング・エージェントとしてアルミニ
ウム層を使用して銅配線を形成する方法に関する。
【０００２】
【従来の技術】集積回路構成のサイズが減少し続けるの
にしたがって、金属配線をアルミニウムに変えて銅で形
成することが有利になっている。銅はアルミニウムより
も抵抗率が低く、それ故、与えられた線幅でより高速の
配線を形成することが出来る。
【０００３】しかしながら、集積回路で銅を有効に使用
するには、銅が他の材料中に拡散するという問題に取り
組まなければならない。例えば、銅は、二酸化シリコン
のような通常の誘電層中にアルミニウムが拡散するより
もより容易に拡散する。この現象は、完成された回路中
の電気的漏洩路や短絡路を引き起こす。
【０００４】図１を参照すると、部分的に完成された、
従来技術による銅配線構造が示されている。銅はアルミ
ニウムよりも確実にエッチングすることが困難であるの
で、銅配線を形成するのには、典型的にダマシン・アプ
ローチが利用されている。図１には、基板層１０が描か
れている。この基板層１０では、アイソレーション層１
４内に金属トレース（Cu, Al, W等）１８を堆積して画
成する前に既に形成された、全ての下側層、デバイス、
ジャンクション及び他の構成要素が囲繞されている。誘
電層２２は、アイソレーション層１４及び金属（銅）ト
レース１８上にある。
【０００５】導電トレース（金属トレース）１８の頂面
を露呈させるために、複数のビア開口部が誘電層２２内
に形成される。ビア開口部は、典型的には反応性イオン
エッチングを利用してエッチングされ、次いでクリーニ
ングされる。しかしながら、ビアのエッチング及びクリ
ーニング工程中に、銅トレース１８からの銅がビアの側
壁２６を汚染する。
【０００６】図２を参照すると、バリア層３０が、誘電
層２２及び導電トレース（金属トレース）１８を覆って
堆積される。銅層は、続いてビアを充填するためにバリ
ア層３０上に堆積される。バリア層３０の目的は、銅が
誘電層２２中に拡散するのを防止し、一方、下側の銅ト
レース１８への低抵抗接触路の確立を防止することであ
る。このバリア層３０は、一般にタンタル、窒化タンタ
ル又はタンタル及び窒化タンタルの双方から形成され
る。
【０００７】しかしながら、拡散バリアのための、タン
タル及び窒化タンタルの使用は、２つの問題が生じる。
第一に、タンタルが銅層のための電界密着力(field adh
esion)を向上させる間に、化学的に不活性で且つ機械的
に硬質のタンタルが、後工程で行われるバリア層の平坦
化処理を困難にすることである。第二に、タンタル及び
窒化タンタルバリア層は銅メッキ触媒として作用しない
ことである。それ故、銅核層を、引き続き行われる銅メ
ッキのために、電気化学銅メッキ又は無電解銅メッキに
より、堆積させておく必要がある。
【０００８】残念ながら、タンタル、窒化タンタル、及
び銅核層を堆積させるための一般的な技術は真空蒸着法
（ＰＶＤ）である。このＰＶＤ法はステップ・カバーレ
ージ(step coverage)が比較的狭い。それ故、実質的に
最小の厚さのバリア層３０が要求される。追加の銅核層
が要求される場合、この従来工程を将来の技術での非常
に小さい構成要素のサイズに拡張することはできない。
【０００９】集積回路の金属化に利用される銅配線プロ
セスにおいて、多くの従来技術がバリア層を改良するた
めに試みられている。ダビン(Dubin)等への米国特許第
５，６９５，８１０は、銅配線のための、コバルト・タ
ングステン・リン化物(CoWP)から構成されたバリア層を
形成するプロセスを開示する。この従来技術は、またT
a, Mo, W, TiW, TiN, WN, TiSiN, Ni,及び Co, Ni-Co合
金のバリア層について論じている。リー(Lee)等への米
国特許第５，８０１，１００は、配線プロセスにおい
て、銅拡散障壁としてニッケル含有層を使用することを
教示する。ジェイン(Jain)への米国特許第５，８２１，
１６８はバリア層を形成するために絶縁層が窒化される
箇所に銅構造を形成するプロセスを開示する。シリコ
ン、シリコン・ゲルマニウム、ゲルマニウム、マグネシ
ウム又はチタンの接続層は、銅メッキする前に付着され
る。チヤオ(Zhao)等への米国特許第５，６７４，７８７
は、選択的に銅を付着して配線を形成するプロセスを教
示する。TiN, TiW, Ta, TaN及びWNのバリア層が開示さ
れている。
【００１０】
【発明が解決しようとする課題】本発明の主な目的は、
銅配線を備えた集積回路を製造する、有効で且つ生産性
の優れた方法を提供することである。
【００１１】本発明の更なる目的は、部分的にアルミニ
ウムよりなる拡散バリアを備えた銅配線を製造する方法
を提供することである。また、本発明の更なる目的は、
アルミニウム及び第２バリア材料からなる改良されたバ
リア層を形成することで、この改良されたバリア層は更
に銅拡散を抑制する。
【００１２】また別の本発明の更なる目的は、アルミニ
ウム及び第２バリア材料からなる改良されたバリア層を
形成することで、この改良されたバリア層はかなり低い
抵抗率を有する。
【００１３】また別の本発明の更なる目的は、アルミニ
ウム及び第２バリア材料からなる改良されたバリア層を
形成することで、第２バリア層は無核の電気化学銅メッ
キ又は無電解銅メッキのための触媒層を提供する。
【００１４】この発明の上述した目的にしたがって、銅
配線を備えた集積回路を製造する新規な方法が達成され
る。全ての下側層、デバイス及びジャンクションを覆う
基板層が提供される。Cu, Al, W等の金属トレースが、
基板層上の第１誘電層中に提供される。第２誘電層は、
金属トレース及び第１誘電層を覆うようにこれらの上に
堆積（形成）される。第２誘電層は、パターン化され
て、シングル又はデュアル・ダマシン配線構造のための
配線トレンチを形成する。アルミニウム・バリア層は、
第２誘電層及び露呈した金属層を覆うようにこれら層の
上に堆積（形成）される。第２バリア層は、アルミニウ
ム・バリア層を覆うようにこの層の上に堆積（形成）さ
れる。銅層は、第２バリア層を覆い且つ配線トレンチを
充填するように堆積（形成）される。銅層、第２バリア
層及びアルミニウム・バリア層は、第２誘電層の頂面に
至るまでポリッシングされ、銅配線を画成する。封入層
は、銅配線及び第２誘電層を覆うようにこれらの上に堆
積（形成）される。パッシベーション層が封入層上に堆
積（形成）されて、集積回路デバイスの製造が完了す
る。
【００１５】また、この発明の上述した目的にしたがっ
て、銅配線を備えた集積回路を製造する新規な方法が達
成される。全ての下側層、デバイス及びジャンクション
を覆う基板層が提供される。Cu, Al, W等の金属トレー
スが第１誘電層中に提供される。第２誘電層は、金属ト
レース及び第１誘電層を覆うようにこれらの上に堆積
（形成）される。第２誘電層は、パターン化されて、シ
ングル又はデュアル・ダマシン配線構造のための配線ト
レンチを形成する。チタン接続層は、第２誘電層及び露
呈した金属層を覆うようにこれらの層の上に堆積（形
成）される。アルミニウム・バリア層は、高温プロセス
によりチタン接続層を覆うようにこの層の上に堆積（形
成）される。第２バリア層は、アルミニウム・バリア層
を覆うようにこの層の上に堆積（形成）される。銅層
は、第２バリア層を覆い且つ配線トレンチを充填するよ
うに堆積（形成）される。銅層、第２バリア層、及びア
ルミニウム・バリア層は、第２誘電層の頂面に至るまで
ポリッシングされて、銅配線を画成する。封入層は、銅
配線及び第２誘電層を覆うようにこれらの上に堆積（形
成）される。パッシベーション層が封入層上に堆積（形
成）されて、集積回路デバイスの製造が完了する。
【００１６】
【発明の実施の形態】特に、図３を参照すると、部分的
に完成した集積回路の一部分が図示されている。好まし
い実施例において、本発明は銅配線を創造するために利
用される。第一、第二実施例の図面では、本発明がシン
グル・ダマシン配線に適用される実施例について説明さ
れる。本発明の本質的なアイデアが、僅かの変更或いは
変更無しにデュアル・ダマシン配線に適用できること
は、当業者にとって明白である。本発明は、他の銅配線
構造にも適用可能であることは当業者に理解し得ること
である。
【００１７】本発明の第一実施例において、基板４０
は、その上に第１誘電層４４が堆積される前に全ての下
側層、デバイス、ジャンクション及び他の構成要素を囲
繞して提供される。金属トレース（Cu, Al, W等）４８
を第１誘電層中に提供して、下側トレースと接続された
配線の形成に適用される、本発明を図示する。第２誘電
層５２が金属トレース４８及び第１誘電層４４を覆うよ
うにこれらの上に堆積される。第２誘電層５２は、好ま
しくは、堆積後に平坦化処理される、低ｋ値のフッ化ケ
イ酸塩ガラス（ＦＳＧ）のような酸化物からなる。第２
誘電層は、例えば配線がシングル・ダマシン又はデュア
ル・ダマシンかによって決まるが、好ましくは４，００
０オングストローム（Å）乃至２０，０００オングスト
ローム（Å）の厚さに堆積される。
【００１８】図４を参照すると、第２誘電層５２は、図
示しないフォトレジストマスクによって保護されない箇
所で下側の金属トレース４８に至るまでエッチングされ
る。このエッチング工程により配線トレンチを形成す
る。この配線トレンチは、通常の反応性イオンエッチ
（ＲＩＥ）によりエッチングされる。従来技術の分析で
図示したように、このエッチング工程は、配線トレンチ
の側壁５６で銅汚染が生じる。
【００１９】図５を参照すると、本発明の重要なアスペ
クトにつての説明がされている。アルミニウム・バリア
層６０が、第２誘電層５２及び露呈した金属トレース４
８を覆うようにこれらの層の上に堆積される。ここで、
アルミニウム・バリア層６０は、続いて堆積されるチタ
ン、窒化チタン又はチタン及び窒化チタンの双方のよう
な通常のバリア層の追加層として使用される。この通常
のバリア層は良好な熱障壁である。しかし、銅イオン拡
散に対しては、十分な能力を備えたバリアではない。追
加のアルミニウム・バリア層は、アルミニウムの特殊な
性質のために優れた複合バリアを創造する。
【００２０】第一に、アルミニウムは、Al-Cu界面で銅
と固溶体を形成することが出来る。銅のアルミニウムへ
の高い溶解度のために、銅イオン及び原子は、運動性の
観点から、アルミニウムを通って拡散することはない。
第二に、アルミニウムは、また銅に対してゲッタリング
・エージェントとして作用する。アルミニウム・バリア
層６０の領域中の如何なる自由銅イオン及び原子もアル
ミニウム中の吸収される。これは、トレンチ側壁５６の
銅汚染の問題に対する解決法を提供する。自由銅はアル
ミニウム・バリア層６０により捕獲され、そして第２誘
電５２中で更なる拡散源として作用することはない。最
後に、アルミニウムの低抵抗率により導電トレース４８
と続いて形成される銅配線との間に低抵抗コンタクト路
を提供する。
【００２１】アルミニウム・バリア層６０は、化学気相
成長法又は真空蒸着法のいずれかを利用して堆積するこ
とができる。アルミニウム・バリア層６０は、５０オン
グストローム（Å）乃至３００オングストローム（Å）
の厚さとなるように形成される。
【００２２】アルミニウムに加えて、本発明へのアプロ
ーチに他の金属材料に広げることが可能である。例え
ば、金、銀、亜鉛、コバルト、ニッケル及びタングステ
ン等の他の低抵抗率金属がアルミニウムの代わりに増強
複合銅バリアを創造するのに利用することが出来る。
【００２３】図６を参照すると、本発明の他の重要な部
分が示されている。第２バリア層６４がアルミニウム・
バリア層６０を覆うようにこの層の上に堆積されてい
る。第２バリア層６４は二つの目的を果たす。第一に、
第２バリア層は銅の熱外方拡散を抑制する。第二に、第
２バリア層は銅層の無核メッキのための触媒として働く
ことが出来る。第２バリア層は、TiN, MoN, WN, MoSiN,
WSiN等を含む、幾つかの異なる耐熱金属窒化物、窒化
シリコンの一つからなる。この好ましい実施例では、第
２バリア層６４は、チタン及び窒化チタン(Ti/TiN)の組
合せ層からなる。このチタン及び窒化チタンの組合せ層
は、化学気相成長法(CVD)、イオン化金属メッキ(IMP)、
真空蒸着法(PVD)プロセスのいずれかを利用して堆積す
ることができる。第２バリア層６４は、５０オングスト
ローム（Å）乃至３００オングストローム（Å）の厚さ
となるように形成される。
【００２４】図７を参照すると、銅層６８が第二バリア
層６４上に堆積し且つ配線トレンチを充填している。銅
層６８は、化学気相成長法(CVD)、真空蒸着法(PVD)、電
気化学銅メッキ又は無電解銅メッキのいずれかを利用し
て堆積することができる。好ましい実施例では、銅層６
８は、電気化学銅メッキ操作を利用し、６，０００オン
グストローム（Å）乃至２０，０００オングストローム
（Å）の厚さに堆積される。この厚さは、シングル・ダ
マシン或いはデュアル・ダマシンが形成されるかによっ
て決まる。第２バリア層６４は、銅核層形成のような費
用のかかるようなことをすることなく、メッキ作業の進
行を許容する触媒として作用する。
【００２５】図８を参照すると、銅層６８、第２バリア
層６４及びアルミニウム・バリア層６０を第２誘電層５
２の頂面に至るまでポリッシングして銅配線を画成す
る。この工程は、通常の化学機械研磨(CMP)操作により
行われる。この工程で、アルミニウム及びTi/TiN層のみ
を利用することの利益が理解される。従来技術で利用さ
れる、通常のタンタルベースのバリア層と比較したと
き、これらの層は確実に研磨することが容易である。し
たがって、本発明は、従来技術と比較したとき、処理能
力を改善する。
【００２６】図９を参照すると、銅配線及び第２誘電層
５２を覆ってこれらの上に封入層７０が堆積される。こ
の封入層７０は、好ましくは、化学気相成長法(CVD)に
よって堆積された、厚さ３００オングストローム（Å）
乃至６，０００オングストローム（Å）の窒化シリコン
からなる。封入層７０は、銅配線の頂面を覆う最終的な
銅拡散バリアを提供する。次いで、プラズマ窒化物のパ
ッシベーション層７２が、封入層７０を覆うようにこの
層の上に堆積されて、集積回路デバイスの製造が完了す
る。
【００２７】図１０を参照すると、本発明の第二実施例
が図示されている。図４の配線トレンチを形成した後
に、追加プロセス工程がシーケンス中に挿入される。図
１０に示したように、チタン接続層７６が第２誘電層５
２及び露呈した金属トレース４８を覆うようにこれらの
上に堆積される。チタン接続層７６は、アルミニウムが
高温処理で堆積される場合に、使用される。チタン接続
層７６は、このプロセスにより堆積されたアルミニウム
の付着力を改善する。この好ましい実施例では、チタン
接続層７６はイオン化金属メッキ(IMP)又は真空蒸着法
(PVD)によって堆積される。チタン接続層７６は、３０
オングストローム（Å）乃至２００オングストローム
（Å）の厚さとなるように形成される。
【００２８】図１１を参照すると、第二の好適な実施例
のプロセスは、第一の好適な実施例と同じシーケンスを
続行する。アルミニウム・バリア層８０は、チタン接続
層７６を覆ってこの層の上に堆積される。この実施例で
は、アルミニウム・バリア層８０は、真空蒸着法(PVD)
又は化学気相成長法(CVD)によって堆積（付着）され
る。このプロセスは、表面構造上のアルミニウムの、改
良されたステップ・カバーレージ(step coverage)を達
成するために選択される。アルミニウム・バリア層８０
は、５０オングストローム（Å）乃至３００オングスト
ローム（Å）の厚さとなるように形成される。
【００２９】図１２を参照すると、第２バリア層８４
が、アルミニウム・バリア層８０を覆ってこの層の上に
堆積される。第２バリア層８４は、TiN, MoN, WN, MoSi
N, WSiN等を含む、幾つかの異なる耐熱金属窒化物、窒
化シリコンの一つから構成される。この好ましい実施例
では、第２バリア層８４は、化学気相成長法(CVD)、イ
オン化金属メッキ(IMP)、真空蒸着法(PVD)プロセスのい
ずれかを利用して堆積された、チタン及び窒化チタン(T
i/TiN)の組合せ層から構成される。第２バリア層６４
は、３０オングストローム（Å）乃至３００オングスト
ローム（Å）の厚さとなるように形成される。
【００３０】図１３を参照すると、銅層８８は第２バリ
ア層８４を覆ってこの層の上に堆積し且つ配線トレンチ
を充填する。銅層８８は、化学気相成長法(CVD)、真空
蒸着法(PVD)、電気化学銅メッキ、又は無電解銅メッキ
のいずれかを利用して堆積することができる。好ましい
実施例では、銅層８８は、電気化学銅メッキを利用し
て、６，０００オングストローム（Å）乃至２０，００
０オングストローム（Å）の厚さに堆積される。銅層８
８の厚さは、シングル・ダマシン或いはデュアル・ダマ
シンが形成されるかによる。
【００３１】図１４を参照すると、銅層８８、第２バリ
ア層８４、アルミニウム・バリア層８０及びチタン接続
層７６が第２誘電層５２の頂面に至るまで研磨されて、
銅配線を画成する。この工程は通常の化学機械研磨(CM
P)操作により達成される。上述のように、チタン層、ア
ルミニウム層及びTi/TiN層のみを利用することの利益が
理解される。従来技術で利用される、通常のタンタルベ
ースのバリア層と比較したとき、これらの層は確実に研
磨することが容易である。したがって、本発明は、従来
技術と比較したとき、処理能力を改善する。
【００３２】図１５を参照すると、封入層９０が銅配線
及び第２誘電層５２を覆ってこれらの上に堆積される。
この封入層９０は、好ましくは、化学気相成長法(CVD)
により堆積された、３００オングストローム（Å）乃至
２，０００オングストローム（Å）の厚さの窒化シリコ
ンからなる。封入層９０は、銅配線の頂面を覆う最終的
な銅拡散バリアを提供する。次いで、プラズマ窒化物
の、パッシベーション層９２が、封入層９０を覆うよう
にこの層の上に堆積されて、集積回路デバイスの製造が
完了する。
【００３３】本発明のプロセスは、集積回路デバイスの
製造中、銅拡散バリア及びアルミニウムからなるゲッタ
リング・エージェントを備えた銅配線を製造するための
生産性の優れた方法を提供する。
【００３４】本発明を、特にその好ましい実施例で示
し、説明したが、各種の変更が、形式及び詳細におい
て、発明の精神及び範囲から逸脱することなく、当業者
にとって可能であることは理解されよう。
【図面の簡単な説明】
【図１】従来のバリア層を利用した、部分的に完了した
従来技術の集積回路の概略断面図である。
【図２】従来のバリア層を利用した、部分的に完了した
従来技術の集積回路の概略断面図である。
【図３】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
【図４】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
【図５】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
【図６】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
【図７】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
【図８】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
【図９】銅配線を形成するのに利用された、本発明の第
一実施例を表す概略断面図である。
【図１０】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
【図１１】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
【図１２】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
【図１３】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
【図１４】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
【図１５】銅配線を形成するのに利用された、本発明の
第二実施例を表す概略断面図である。
【符号の説明】
４０ 基板 ４４ 第１誘電層 ４８ 金属トレース ５２ 第２誘電層 ６０ アルミニウム・バリア層 ６４ 第２バリア
層 ６８ 銅層 ７０ 封入層 ７６ チタン接続層 ８０ アルミニウ
ム・バリア層 ８４ 第２バリア層 ８８ 銅層 ９０ 封入層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カイ・エス・チャーン シンガポール国 738406 ストリート ２，ウッドランズ・インダストリアル・パ ーク・ディー 60 (72)発明者 メイ・シェン・チョウ シンガポール国 129791 ケント・ヴェー ル，クレメンティ・ロード 109，ナンバ ー 08−03

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 集積回路デバイスの製造中に銅配線を形
    成する方法にして、 全ての下側層、デバイス、ジャンクション及びその他の
    構成要素を囲繞した、基板層を提供し、 前記基板層上に誘電層を形成し、 前記誘電層をパターンニングして、銅配線が予定される
    箇所に配線トレンチを形成し、 前記誘電層上及び前記配線トレンチの内部表面にアルミ
    ニウム・バリア層を形成し、 前記アルミニウム・バリア層上に第２バリア層を形成
    し、 銅層を、前記第２バリア層上に形成して、前記配線トレ
    ンチに充填し、 前記銅層、前記アルミニウム層及び前記第２層を、前記
    誘電層の頂面に至るまでポリシングして、前記銅配線を
    画成し、及び前記集積回路デバイスの製造を完成する、
    方法。
  2. 【請求項２】 請求項１に記載の方法において、前記ア
    ルミニウム・バリア層を５０オングストローム（Å）乃
    至３００オングストローム（Å）の厚さに形成する、方
    法。
  3. 【請求項３】 請求項１に記載の方法において、前記ア
    ルミニウム・バリア層の形成前に、前記誘電層上及び前
    記配線トレンチの内部表面を被覆するようにチタン接続
    層を形成する工程を更に備えた、方法。
  4. 【請求項４】 請求項１に記載の方法において、前記配
    線トレンチは、シングル・ダマシン構造である、方法。
  5. 【請求項５】 請求項１に記載の方法において、前記配
    線トレンチは、デュアル・ダマシン構造である、方法。
  6. 【請求項６】 請求項１に記載の方法において、前記第
    ２層は、TiN, MoN,WN, MoSiN, WSiNを含むグループのい
    ずれか一つからなる、方法。
  7. 【請求項７】 請求項１に記載の方法において、前記第
    ２バリア層は、チタン及び窒化チタンの複合層を５０オ
    ングストローム（Å）乃至３００オングストローム
    （Å）の厚さに堆積してなる、方法。
  8. 【請求項８】 請求項１に記載の方法において、銅層を
    形成する、前記工程は、電気化学メッキにより銅を６，
    ０００オングストローム（Å）乃至２０，００００オン
    グストローム（Å）の厚さに付着することにより行う、
    方法。
  9. 【請求項９】 集積回路デバイスの製造中に銅配線を形
    成する方法にして、 全ての下側層、デバイス、ジャンクション及びその他の
    構成要素を囲繞した、基板層を提供し、 前記基板層を被覆する第１誘電層に第１金属トレースを
    提供し、 前記第１金属トレース及び前記第１誘電層上に第２誘電
    層を形成し、 前記第２誘電層をパターンニングして、銅配線が予定さ
    れる箇所に配線トレンチを形成し、 前記第２誘電層、前記配線トレンチの内部表面及び前記
    金属トレースの露呈した頂面にアルミニウム・バリア層
    を形成し、 前記アルミニウム・バリア層上にチタン及び窒化チタン
    からなる第２バリア層を形成し、 銅層を前記第２バリア層上に形成し且つ前記接続トレン
    チに充填し、 前記銅層、前記第２バリア層、前記アルミニウム層及び
    前記第２層を前記第２誘電層の頂面に至るまでポリシン
    グして、前記銅配線を画成し、及び前記集積回路デバイ
    スの製造を完成する、方法。
  10. 【請求項１０】 請求項９に記載の方法において、前記
    金属トレースは、銅、アルミニウム及びタングステンを
    含むグループの少なくとも一つからなる、方法。
  11. 【請求項１１】 請求項９に記載の方法において、前記
    アルミニウム・バリア層を５０オングストローム（Å）
    乃至３００オングストローム（Å）の厚さに形成する、
    方法。
  12. 【請求項１２】 請求項９に記載の方法において、前記
    アルミニウム・バリア層の形成前に、前記第２誘電層、
    前記配線トレンチの内部表面及び銅、アルミニウム、タ
    ングステン等からな前記金属トレースの露呈した頂面に
    チタン接続層を形成する工程を更に備えた、方法。
  13. 【請求項１３】 請求項９に記載の方法において、前記
    配線トレンチは、シングル・ダマシン構造である、方
    法。
  14. 【請求項１４】 請求項９に記載の方法において、前記
    配線トレンチは、デュアル・ダマシン構造である、方
    法。
  15. 【請求項１５】 請求項９に記載の方法において、前記
    第２バリア層を５０オングストローム（Å）乃至３００
    オングストローム（Å）の厚さに形成する、方法。
  16. 【請求項１６】 請求項９に記載の方法において、銅層
    を形成する前記工程は、電気化学メッキにより銅を６，
    ０００オングストローム（Å）乃至２０，００００オン
    グストローム（Å）の厚さに形成することにより行う、
    方法。
  17. 【請求項１７】 集積回路デバイスの製造中に銅配線を
    形成する方法にして、 全ての下側層、デバイス、ジャンクション及びその他の
    構成要素を囲繞した、基板層を提供し、 前記基板層を被覆する第１誘電層に第１金属トレースを
    提供し、 前記第１金属トレース及び前記第１誘電層上に第２誘電
    層を形成し、 前記第２誘電層をパターンニングして、銅配線が予定さ
    れる箇所に配線トレンチを形成し、 前記第２誘電層、前記配線トレンチの内部表面及び前記
    金属トレースの露呈した頂面にチタン接続層を形成し、 前記チタン接続層上にアルミニウム・バリア層を形成
    し、 前記アルミニウム・バリア層上に第２バリア層を形成
    し、 銅層を前記第２バリア層上に形成し且つ前記接続トレン
    チに充填し、 前記銅層、前記第２バリア層、前記アルミニウム・バリ
    ア層及び前記チタン接続層を前記第２誘電層の頂面に至
    るまでポリシングして、前記銅配線を画成し、及び前記
    集積回路デバイスの製造を完成する、方法。
  18. 【請求項１８】 請求項１７に記載の方法において、前
    記金属トレースは、銅、アルミニウム及びタングステン
    を含むグループの少なくとも一つからなる、方法。
  19. 【請求項１９】 請求項１７に記載の方法において、前
    記アルミニウム・バリア層を、５０オングストローム
    （Å）乃至３００オングストローム（Å）の厚さに形成
    する、方法。
  20. 【請求項２０】 請求項１７に記載の方法において、前
    記チタン接続層を、３０オングストローム（Å）乃至２
    ００オングストローム（Å）の厚さに形成する、方法。
  21. 【請求項２１】 請求項１７に記載の方法において、前
    記第２バリア層は、Ti/TiN, TiN, MoN, WN, MoSiN, WSi
    Nを含むグループの一つからなり、５０オングストロー
    ム（Å）乃至３００オングストローム（Å）の厚さに形
    成する、方法。
  22. 【請求項２２】 請求項１７に記載の方法において、銅
    層を付着させる前記工程は、電気化学メッキにより銅を
    ６，０００オングストローム（Å）乃至２０，００００
    オングストローム（Å）の厚さに形成することにより行
    う、方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040080573A (ko) * 2003-03-12 2004-09-20 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR20180033059A (ko) * 2016-09-23 2018-04-02 한국항공대학교산학협력단 박막 트랜지스터 및 그 제조 방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
JP2004533123A (ja) * 2001-06-14 2004-10-28 マトソン テクノロジー インコーポレーテッド 銅接続用の障壁エンハンスメント工程
US20080070405A1 (en) * 2002-05-30 2008-03-20 Park Jae-Hwa Methods of forming metal wiring layers for semiconductor devices
KR100564605B1 (ko) * 2004-01-14 2006-03-28 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
JP2004319834A (ja) * 2003-04-17 2004-11-11 Renesas Technology Corp 半導体装置およびその製造方法
JP4413556B2 (ja) * 2003-08-15 2010-02-10 東京エレクトロン株式会社 成膜方法、半導体装置の製造方法
KR100558002B1 (ko) * 2003-09-26 2006-03-06 삼성전자주식회사 선택적 전기도금 공정을 이용한 금속패턴 형성방법
KR100525102B1 (ko) * 2003-11-28 2005-11-01 주식회사 하이닉스반도체 반도체소자의 실리콘질화막 증착방법
DE102004012818B3 (de) * 2004-03-16 2005-10-27 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleiterbauelements
US7244674B2 (en) * 2004-04-27 2007-07-17 Agency For Science Technology And Research Process of forming a composite diffusion barrier in copper/organic low-k damascene technology
US7332428B2 (en) * 2005-02-28 2008-02-19 Infineon Technologies Ag Metal interconnect structure and method
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US8610283B2 (en) * 2009-10-05 2013-12-17 International Business Machines Corporation Semiconductor device having a copper plug
US8658533B2 (en) 2011-03-10 2014-02-25 International Business Machines Corporation Semiconductor interconnect structure with multi-layered seed layer providing enhanced reliability and minimizing electromigration
US8648465B2 (en) 2011-09-28 2014-02-11 International Business Machines Corporation Semiconductor interconnect structure having enhanced performance and reliability
WO2013126458A1 (en) * 2012-02-24 2013-08-29 Skyworks Solutions, Inc. Improved structures, devices and methods releated to copper interconnects for compound semiconductors
US9142517B2 (en) * 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
DE102016104788B4 (de) * 2016-03-15 2019-06-19 Infineon Technologies Ag Halbleitervorrichtung mit einer Metalladhäsions- und Barrierestruktur und Verfahren zum Herstellen einer Halbleitervorrichtung
GB2579505B (en) * 2017-07-20 2022-08-17 Univ Leland Stanford Junior Dynamic glass and method of formation
US10797010B2 (en) 2017-12-29 2020-10-06 Texas Instruments Incorporated Semiconductor package having a metal barrier
CN111105990B (zh) * 2018-10-29 2023-06-23 株洲中车时代半导体有限公司 一种适用于铜金属化半导体器件的薄膜结构及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164332A (en) 1991-03-15 1992-11-17 Microelectronics And Computer Technology Corporation Diffusion barrier for copper features
US5747360A (en) * 1993-09-17 1998-05-05 Applied Materials, Inc. Method of metalizing a semiconductor wafer
JPH0997792A (ja) 1995-09-28 1997-04-08 Sanyo Electric Co Ltd 半導体装置の製造方法
US5714418A (en) * 1995-11-08 1998-02-03 Intel Corporation Diffusion barrier for electrical interconnects in an integrated circuit
US5674787A (en) 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5891513A (en) * 1996-01-16 1999-04-06 Cornell Research Foundation Electroless CU deposition on a barrier layer by CU contact displacement for ULSI applications
US5695810A (en) 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
EP0917737A1 (en) * 1997-01-16 1999-05-26 Koninklijke Philips Electronics N.V. Semiconductor device provided with a metallization with a barrier layer comprising at least titanium, tungsten, or nitrogen, and method of manufacturing same
US5801100A (en) 1997-03-07 1998-09-01 Industrial Technology Research Institute Electroless copper plating method for forming integrated circuit structures
US6605197B1 (en) 1997-05-13 2003-08-12 Applied Materials, Inc. Method of sputtering copper to fill trenches and vias
US5821168A (en) 1997-07-16 1998-10-13 Motorola, Inc. Process for forming a semiconductor device
US5939788A (en) 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040080573A (ko) * 2003-03-12 2004-09-20 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR20180033059A (ko) * 2016-09-23 2018-04-02 한국항공대학교산학협력단 박막 트랜지스터 및 그 제조 방법
KR102160278B1 (ko) 2016-09-23 2020-09-25 한국항공대학교산학협력단 박막 트랜지스터 및 그 제조 방법

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