JP2004533123A - 銅接続用の障壁エンハンスメント工程 - Google Patents

銅接続用の障壁エンハンスメント工程 Download PDF

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Abstract

本発明の超小形電子構造における電極形成層へ銅を導入するための金属パターン形成工程は、銅の電極形成層を電気化学的にデポジションする前に、銅合金またはＣｏ−Ｗ−Ｐのような合金のエンハンスメント層を、障壁層の上へ、ＰＶＤ、ＣＶＤまたは電気化学的デポジションを用いて形成する工程を含む。エンハンスメント層は、１０Å〜１００Åの厚さを有し、障壁層における不連続、割れ目、結晶粒界欠陥をコンフォーマルにカバーする。エンハンスメント層は、その上へ銅の電極形成層のような金属層を電気化学的デポジションによって付着可能な導電面を提供する。代替的に、銅の電極形成に先立って、シード層をエンハンスメント層の上にデポジションしてもよい。

Description

【技術分野】
【０００１】
本発明は、実在する超薄障壁層の上に薄膜のエンハンスメント層をデポジションして、障壁層の欠陥を修復し、障壁特性を向上させるための、電気化学的デポジション工程に関する。デポジションされた薄膜のエンハンスメント層は、薄い障壁層として、及び、後続する銅めっき工程のためのシード層（種層、ｓｅｅｄ ｌａｙｅｒ）として役立つ。
【０００２】
関連する出願の参照
本出願は、２００１年７月２５日出願の、米国暫定出願第６０／２９８，１３８号に基づき優先権を主張する。
【背景技術】
【０００３】
電極形成（メタライゼーション）パターンは、多数のデバイスを接続して集積回路を形成するために必要である。高性能超々ＬＳＩ（ＵＬＳＩ）チップの場合には、６または６以上の電極形成層が一般に用いられる。半導体産業においては、更にデバイスの寸法を減少し、集積回路により多くのデバイスを詰め込むことに努力指向されているので、電極形成層の数は増加すると予測される。
【０００４】
集積回路のチップの性能は、接続における信号伝達遅延によって制限される。信号伝達遅延は、「ＲＣ」遅延としても知られている。回路の速度を改善するためには、接続に関係するＲ（抵抗）とＣ（容量）の両方を減らすことが重要である。最近、銅はアルミニウムよりも低い抵抗と高い電流容量とを有するので、アルミニウム電極形成に代えて銅電極形成が集積回路の製造に導入されている。
【０００５】
銅電極形成は、アルミニウム電極形成とは異なる工程を要する。アルミニウム接続の形成に用いられるような金属のデポジションとそれに引き続くパターニングに代えて、銅接続は一般に金属パターン形成（ダマシーン；ｄａｍａｓｃｅｎｅ）工程を用いて形成される。金属パターン形成工程においては、導体パターンが最初に誘電体材料の中へ蝕刻される。次いで、蝕刻されたパターンに銅が充填される。余剰の銅は次いでフィールドの上から、化学機械研磨（「ＣＭＰ」）を用いて除去される。集積回路チップの中に形成された種々の電極形成層を接続するために、バイアホールが用いられる。導線パターンとバイアホールパターンとが別個に充填、研磨される場合には、この工程は一般に「単金属パターン形成」と呼ばれる。導線パターンとバイアホールパターンの両方が同時に充填、研磨される場合には、この工程は一般に「複金属パターン形成」と呼ばれる。
【０００６】
既知の金属パターン形成工程においては、銅を導入する前に、パターニングされた誘電体層表面の上に、障壁層がデポジションされ、次いでシード層がデポジションされる。障壁層は、銅がデバイス領域の中へ拡散することを防止するために必要である。銅がシリコンと接触していると、銅はシリコンのデバイス作用をスポイルする。通常、薄い超硬合金または窒化金属が障壁層として選ばれる。代表的な障壁層材料には、タンタル、窒化タンタル、タングステン、窒化タングステン、チタン、窒化チタンが含まれる。シード層は、電気化学的デポジション反応のために導電性を供給し、引き続く銅電気メッキのための核生成サイト（ニュークリエーションサイト；ｎｕｃｌｅａｔｉｏｎ ｓｉｔｅｓ）を供給するために必要である。通常、シード層として機能するための薄い銅層が障壁層の上にデポジションされる。
【０００７】
銅の金属パターン形成に対する最も重要な要求の１つは、蝕刻された微小な形状寸法の線またはトレンチ及び高アスペクト比（深さを幅で除算して計算）の穴の中へ銅を完全にデポジションするということである。電気メッキ工程は、物理蒸着法（「ＰＶＤ」）または化学気相成長法（「ＣＶＤ」）に比して良好なギャップ充填性を有するので、一般に電気メッキ工程が用いられる。電気化学的デポジション工程は、トレンチの外部よりも微小なトレンチの内部へより多くの銅をデポジションすることができるので、しばしば「超充填」と呼ばれる。
【０００８】
ＰＶＤ技術には、例えば、ＤＣ／ＲＦプラズマスパッタリング、バイアススパッタリング、マグネトロンスパッタリング、イオンプレーティング、またはイオン化メタルプラズマスパッタリングのような、種々の蒸着及びスパッタリング技術が含まれる。一般にＰＶＤ工程は、その異方性および指向性のために、ノンコンフォーマルな（形状に整合しない）デポジションを生じる。ＣＶＤ技術には、例えば、熱ＣＶＤ、プラズマＣＶＤ、低圧ＣＶＤ、高圧ＣＶＤ、金属−有機ＣＶＤが含まれる。ＣＶＤ工程は、多くの場合、フィールド上及び開口の側壁及び底面を含む全面上にわたって概ね均一な厚さの、コンフォーマルな（形状に整合した）デポジションを生じる。
【０００９】
現在、障壁層及びシード層は、スパッタリングやイオン化スパッタリングのようなＰＶＤ工程によって主にデポジションされる。しばしば、障壁層及びシード層は、表面のコンタミネーションを避けるために真空を維持したまま、２つの異なる真空チャンバーの中で、連続してデポジションされる。このようなデポジション工程におけるクリティカルなファクターは、蝕刻パターンの内側、特に蝕刻された線またはトレンチ及びバイアホールの側壁と底面における膜の厚さである。一般に、このような蝕刻パターンの中には、誘電体材料の平らなフィールド領域の上におけるよりも薄い膜層がＰＶＤ工程によって形成される。このような層のステップカバレッジ（段差被覆性）が従来から問題となっている。膜は連続していなければならず、欠陥があってはならない。シード層における空隙または欠陥は、めっきされた銅の膜に空隙または欠陥をもたらすであろう。
【００１０】
ステップカバレッジを改善するために、障壁層及びシード層をＣＶＤ工程によってデポジションすることが試みられている。しかしながら、現在に到るまでＣＶＤ工程はＰＶＤ工程よりも良好な結果を生じるには到っておらず、またＣＶＤ工程はＰＶＤ工程よりも費用がかかる。ＣＶＤ工程によってデポジションされた銅のシード層は、通常、低密着性と、高不純度と、低品質の結晶方位を有し、これらは、このようなシード層の上に追加の銅が電気化学的にデポジションされたときに問題をもたらす。時には、ＰＶＤがＣＶＤと共に用いられ、ＣＶＤ工程によってデポジションされた銅のシード層の上に、ＰＶＤ工程によって別の銅のシード層をデポジションする。これは、ＣＶＤ工程に更に費用を追加することになる。従って、銅接続用の障壁層及びシード層のためのＰＶＤ工程は、ステップカバレッジに関する上記の問題があるにもかかわらず、依然として望ましいものとして残されている。
【００１１】
ＰＶＤデポジション技術に対して改良がなされているが、この改良はＰＶＤによってデポジションされた障壁層及びシード層のフィルム被覆性の問題を解決するのに十分ではない。デバイスの寸法は減少し続けているので、将来においては、トレンチ側壁上の障壁層は１０ナノメータ以下にすることを要し、より厳密な要求に合致するための結合技術が要求されるであろう。
【００１２】
米国特許６，１３６，７０７号は、ＣＶＤによって形成された第１の銅のシード層を、ＰＶＤによって形成された第２の銅のシード層と結合する方法を開示している。米国特許６，１９７，１８１号は、アルカリめっき液から電解的にデポジションされた第１の銅のシード層を、ＰＶＤによって形成された第２の銅のシード層と結合する方法を開示している。このように、これらの特許は、ＰＶＤによる銅のシード層の良好な付着性を達成するために、両者共、追加の工程を要求している。しかしながら、これらの特許に開示された方法は、欠陥のある障壁層、または障壁層と銅シード層との間の低品質の界面によって引き起こされる、いずれの問題も解決してはいない。
【００１３】
従って、高アスペクト比の穴及びトレンチの中へ、銅を電気化学的にデポジションする良好な方法が産業界から求められている。
【００１４】
【特許文献１】
米国特許６，１３６，７０７号
【特許文献２】
米国特許６，１９７，１８１号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、従来の技術における上述の問題点を解消して、高アスペクト比の穴及びトレンチの中へ、銅を電気化学的にデポジションする良好な方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、１または複数の微小凹部構造が設けられた表面を含む超小形電子加工品への金属付加工程及び金属付加装置を含んでなる。この超小形電子加工品は、通常は、シリコンまたはヒ化ガリウム半導体ウエーハのような半導体ウエーハである。望ましくは、付加する金属は銅であり、この銅は、半導体ウエーハの中のホール、トレンチ、バイアホールその他の構造の中に、単金属パターン形成工程または複金属パターン形成工程を用いて電極層を形成するために付加される。
【００１７】
本発明による超小形電子加工品への金属付加工程は、
（ａ）微小凹部構造の壁面を含む、超小形電子加工品の表面に障壁層を形成する工程と、
（ｂ）上記障壁層の上に、合金からなるエンハンスメント層を形成する工程と、
（ｃ）上記エンハンスメント層の上に金属を電気めっきして、上記微小凹部構造を充填する工程と、
を含んでなる。
【００１８】
望ましくは、上記エンハンスメント層は、無電解めっきや電気めっきのような、電気化学的デポジション工程を用いて、１００Åまたはそれ以下の厚さ、望ましくは１０Å〜１００Åの厚さに形成する。あるいは、上記エンハンスメント層は、ＣＶＤ工程またはＰＶＤ工程を用いて形成してもよい。
【００１９】
１つの実施の形態においては、上記エンハンスメント層は、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ｚｎの少なくとも１つのような銅合金から形成する。他の１つの実施の形態においては、上記エンハンスメント層は、Ｃｏ−Ｐのような２元合金組成物、またはＣｏ−Ｗ−Ｐのような３元合金組成物から形成する。
【００２０】
上記エンハンスメント層は、上記障壁層が割れ目、不連続または結晶粒界欠陥を有していたとしても、上記障壁層をコンフォーマルに覆う。シリコン半導体ウエーハについては、上記障壁層は、チタン、窒化チタンまたはその他の既知の障壁層材料から形成することができる。上記エンハンスメント層は、望ましくは銅である金属をその上にデポジションすることを可能にするのに十分な導電性を有する。上記エンハンスメント層の上に金属をデポジションした後、フィールド面から、例えば化学機械研磨によって、余剰の金属を除去する。デポジションされた金属は、超小形電子構造の中に、所望の接続または電極形成層を形成して残存する。
【００２１】
本発明の他の実施の形態においては、超小形電子加工品への金属付加工程は、
（ａ）上記微小凹部構造の壁面を含む上記超小形電子加工品の表面に障壁層を形成する工程と、
（ｂ）上記障壁層の上にエンハンスメント層を形成する工程と、
（ｃ）上記エンハンスメント層の上にシード層を形成する工程と、
（ｄ）上記シード層の上に金属を電気めっきして、上記微小凹部構造を充填する工程と、
を含んでなる。
【００２２】
この実施の形態においては、上記シード層は、別の合金の層で形成してもよいし、あるいは、超小形電子構造の中へデポジションすることを意図された金属の層で形成してもよい。つまり、上記シード層は、Ｃｏ−Ｐのような２元合金でもよいし、Ｃｏ−Ｗ−Ｐのような３元合金でもよい。上記シード層は、望ましくは、５０Å〜５００Åの厚さに形成する。
【００２３】
上記金属パターン形成工程は、超小形電子回路または部品を製造するための複数の装置を含んで成る製造ラインにおいて実行することが可能であり、この製造ラインにおいて上記複数の装置の１または複数の装置は、上記超小形電子回路または部品を形成するために用いられる超小形電子加工品の面へ金属パターン形成工程によって接続電極を取り付けるために用いられる。上記超小形電子加工品は、望ましくは、超小形電子回路または部品を形成するための電極形成に適したホール、トレンチ、バイアホールが形成された、シリコンまたはヒ化ガリウム半導体ウエーハである。この場合、上記１または複数の装置は：
第１のデポジション工程を用いて、上記超小形電子加工品の表面へ、上記接続電極の大部分を形成する電気化学的デポジションに一般的に適さない障壁層を付加する手段と、
第２のデポジション工程を用いて、上記障壁層の上に、上記接続電極の大部分に該当する所定の厚さに金属を付加する後続の電気化学的付加に一般的に適した合金組成物からなるエンハンスメント層を付加する手段と、
上記エンハンスメント層の上へ金属を電気化学的に付加する手段と、
を含んで成る。
【００２４】
望ましくは、上記エンハンスメント層を付加する手段は、無電解めっきまたは電気めっき装置のような、電気化学的デポジション用の装置である。あるいは、上記エンハンスメント層を付加する手段は、ＣＶＤまたはＰＶＤ工程用の装置であってもよい。上記エンハンスメント層を付加する手段は、上記障壁層の上に上記エンハンスメント層を、１００Åまたはそれ以下の厚さ、望ましくは１０Å〜１００Åの厚さに、コンフォーマルに付加することが可能である。上記エンハンスメント層は、望ましくは、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ｚｎの少なくとも１つのような銅合金、Ｃｏ−Ｐのような２元合金、Ｃｏ−Ｗ−Ｐのような３元合金、あるいはこれらの合金の混合物から形成される。
【００２５】
上記エンハンスメント層の上へ金属を電気化学的に付加する手段は、金属パターン形成工程において、上記金属として銅を付加することが可能である。電極形成層または超小形電子構造の中へ銅が導入された後、上記超小形電子加工品のフィールド面から銅金属の部分を除去する手段が設けられる。望ましくは、銅金属の部分を除去する手段は、化学機械研磨装置を含んで成る。
【００２６】
超小形電子回路または部品を形成するために用いられる超小形電子加工品の面へ、金属パターン形成工程によって、接続電極を取り付けるための上記装置は、上記障壁層を付加するための第１のチャンバーと、上記エンハンスメント層を付加するための第２のチャンバーを含めることができる。更に、選択的に追加のシード層と電極形成層の銅とを、上記超小形電子加工品が上記エンハンスメント層を付加するための上記第２のチャンバー内に存在する間にデポジションすることができる。かくして、上記エンハンスメント層と、上記シード層と、上記銅金属の電気化学的デポジションを、装置内の単一のチャンバー内において実行することができる。
【発明を実施するための最良の形態】
【００２７】
本発明は、以下の図面と関連づけて把握される詳細な説明と請求項を参照することによって、より十分に理解されるであろう。
【００２８】
図１Ａは、蝕刻して誘電体トレンチパターンが形成されたシリコン半導体ウエーハを示す断面図である。
図１Ｂは、タンタルまたは窒化タンタルのような薄い障壁層が表面上に均一にデポジションされたトレンチを有するシリコン半導体ウエーハを示す断面図である。
図２は、薄い障壁層で塗工されたトレンチを有し、薄い障壁層に通常形成される表面欠陥が見られる、シリコン半導体ウエーハの断面図である。
図２Ａは、図２の塗工されたシリコン半導体ウエーハのトレンチの拡大断面図である。
図３は、最初に薄い障壁層で、次いで本発明による障壁エンハンスメント層で塗工されたトレンチを有する、シリコン半導体ウエーハを示す断面図である。
図４は、トレンチが電気化学的デポジション方法を用いて銅で充填された、図３のシリコン半導体ウエーハを示す断面図である。
図５は、表面を研磨して余剰の銅を除去した後の、図４のシリコン半導体ウエーハを示す断面図であり、仕上げされた金属パターン形成導体が残されている。
図６は、他の１つの実施の形態を示す断面図であり、シリコン半導体ウエーハは仕上げされた金属パターン形成導体を有し、トレンチが銅で充填される前の障壁エンハンスメント層の上に銅のシード層がデポジションされている。
図７は、障壁層の上へ、Ｃｏ−Ｗ−Ｐ合金からなる障壁エンハンスメント層を、７５℃でデポジションした場合のデポジションレートを、オングストローム対時間（分(min.)）で示したグラフである。
【００２９】
図１Ａを参照すると、拡大部分断面図で示された、超小形電子加工品である半導体ウエーハは、例えばＳｉＯ２のようなシリコン誘電体材料１０からなる。シリコン誘電体材料１０の中には微小凹部構造であるトレンチ１２が形成されている。
【００３０】
誘電体材料１０の表面は、望ましくはＰＶＤ工程を用いて、薄い障壁層１４で塗工される。なお、ＣＶＤ工程を用いて塗工してもよい。障壁層は、一般に、薄い超硬合金又は窒化金属からなる。代表的な障壁層の材料には、タンタル、窒化タンタル、窒化タンタルケイ素、タングステン、窒化タングステン、窒化タングステンケイ素、チタン、窒化チタン、窒化チタンケイ素、及びその他の第３窒化物が含まれる。
【００３１】
図１Ｂに示されているように、障壁層１４は、不連続または表面欠陥のない連続した層または膜として形成されることが望ましい。このような面被覆は、障壁層にとっての理想的なものである。実際には、障壁層の厚さは、フィールド上及びトレンチ内の平らな底面上においては、一般に１００Å〜５００Åであり、トレンチの側壁上においては、アスペクト比及び開口の大きさに応じて１００Åまたはそれ以下である。また、開口が極めて小で深さが大であるトレンチにおいては、側壁上にデポジションされた膜が極めて薄くなる。その結果、不連続及び表面欠陥がもたらされる。
【００３２】
図２、２Ａを参照すると、誘電体材料１０の上に形成された障壁層１６は、トレンチ１２の内部において面被覆欠陥を有しているように示されている。図２に示されているように、障壁層１６は、トレンチの側壁と底面を滑らかには覆っていない。割れ目１８が底面の角に残されており、そこでは障壁層は誘電体材料を覆っていない。不連続２０は、側壁に沿う被覆における裂け目である。結晶粒界２２は、後に既知の金属パターン形成工程において障壁層の上に形成される銅シード層の適切な付着を阻害する表面欠陥を代表する。
【００３３】
結晶粒界拡散は、結晶粒界以外の大部分を通しての拡散よりもずっと速いので、障壁層における大部分の欠陥は、結晶粒界における銅の拡散に関連付けられる。結晶粒界に「詰め込み」を行なって、結晶粒界欠陥を有する障壁層の障壁特性を改良することが提案されている。例えば、ＴｉＮの障壁層は、結晶粒界に酸素を「詰め込み」するために、通常、酸素雰囲気中でアニールされる。結晶粒界における拡散を減少させる他の１つの方法は、最初の障壁金属に他の材料を添加して合金を形成するものである。添加された材料は、通常、結晶粒界に集中する。（偏析とも呼ばれる。）合金の成分は、種々の要求を満たすために調整可能である。Ｃｕ−Ｓｎ、Ｃｕ−Ｚｎ、Ｃｕ−Ｍｇ、Ｃｕ−Ａｌのような代表的な合金を、銅のための拡散障壁として使用することができる。合金中に添加された金属は、結晶粒界面または自由界面上の集中し、銅原子の移動を防止する。Ｃｕ−ＳｎとＣｕ−Ｚｎは、酸素の拡散を妨げることによって空気中におけるＣｕの腐食を遅らせることが知られている。Ａｌは、結晶粒界及び表面において偏析する傾向があるので、最近はＣｕ−Ａｌが銅のための拡散障壁として研究されている。
【００３４】
障壁層の上にシード層をデポジションすることにおける最も難しい問題の１つは、最初の障壁層とその上のシード層との間の良好な付着を得ることにある。めっきされた銅は、障壁層の表面に良く付着しない。このことが、米国特許６，１９７，１８１号に記載されたシードエンハンスメント層が障壁層の上に直接デポジションされず、ＰＶＤでデポジションされた銅シード層の上にデポジションされる理由である。障壁層の上へＣＶＤで直接デポジションされた銅のシード層も良く付着せず、ＣＶＤによる銅のシード層の付着を改良するために、しばしばＰＶＤによる銅のシード層が用いられる。
【００３５】
本発明によれば、図３に示すように、障壁層１６の上に障壁エンハンスメント層２４が、ＣＶＤ工程、ＰＶＤ工程または電気化学的工程のいずれかを用いて、コンフォーマル（形状に整合して）にデポジションされる。電気化学的工程またはＣＶＤ工程が望ましい。無電解めっき、電気メッキのような電気化学的デポジション工程が最も望ましい。障壁エンハンスメント層は１０Å〜１００Åの厚さであり、障壁層１６に存在する割れ目１８、不連続２０、結晶粒界２２のような欠陥をカバーする。この障壁エンハンスメント層は良好なステップカバレッジを有する。
【００３６】
障壁エンハンスメント層２４は、拡散障壁層の性能を向上するとともに、後続の銅めっき工程のためのシード層として機能することを意図されたものである。従って、障壁エンハンスメント層をデポジションすることによって、別の銅のシード層の必要性を排除することができる。
【００３７】
障壁エンハンスメント層は、障壁層に付着し、後続の銅めっきを可能にする、導電性金属から形成される。望ましくは、障壁エンハンスメント層は、コバルト−リン（Ｃｏ−Ｐ）、コバルト−タングステン−リン（Ｃｏ−Ｗ−Ｐ）の１つから選ばれた２元または３元合金材料から形成され、あるいは、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ｚｎ、Ｃｕ−Ｓｎの少なくとも１つのような銅合金及びこれらの混合物から形成される。
【００３８】
望ましくは、障壁エンハンスメント層としてデポジションされる合金材料は、Ｃｏ−Ｗ−Ｐである。Ｃｏ−Ｗ−Ｐのための電気化学的デポジション工程は、米国特許５，６９５，８１０号に詳細に記載されており、ここに同特許を参照して記載する。この合金の典型的なデポジション温度は、室温〜９０℃の間にある。しかしながら、９０℃においては、蒸発による水成電解質の損失が過大であり、７５℃程度が望ましい。デポジションされたＣｏ−Ｗ−Ｐ層の厚さは、所定のデポジション化学についてのデポジション時間及び温度を調節することによって調整可能である。図７にグラフで示すように、Ｃｏ−Ｗ−Ｐ合金材料は、電気化学的デポジション工程において、７５℃で、ＴｉＮ障壁層の上に、毎分１００Å〜２００Åのデポジションレートでデポジションされる。
【００３９】
電気化学的デポジション工程は、障壁エンハンスメント層をデポジションするために望ましい。この工程は、標準的な銅めっき工程及び銅接続の製作に既に使用されている装置と両立可能である。従って、障壁エンハンスメント層のための新しい電気化学的デポジション工程は、既存のシステムに新しい処理チャンバーを装備することによって、既存のめっき装置と容易に統合することが可能である。適当な統合装置形態が、米国特許６，０１７，４３７号の図１２に示されている。統合装置形態は、装置の設備費用を低減し、単純なウエーハ処理の連続した流れを可能にする。障壁エンハンスメント層がデポジションされた後に、ウエーハは、銅めっきモジュールへ直接搬送されて、めっき装置を離れることなくめっき工程が完了する。
【００４０】
障壁層１６の上に障壁エンハンスメント層２４が付加された後、蝕刻パターンは、図４に示すように、電気されたメッキ銅で満たされる。その後、フィールド面は、望ましくは化学機械研磨（「ＣＭＰ」）によって研磨されて、余剰の銅が除去される。ＣＭＰが完了した後の金属パターン形成導体が、図５に示されている。
【００４１】
他の１つの実施の形態においては、２つの別々の層が障壁層の上へデポジションされる。図６の拡大断面図に示されているように、ウエーハの誘電体材料１０の中には、トレンチ１２が形成されている。障壁層１６は、トレンチの平らな底面と側壁上にデポジションされ、先の実施の形態において記したように、結晶粒界、割れ目及び不連続を有している。この場合も、障壁層１６の上に障壁エンハンスメント層２４が付加される。その後、シード層２８が障壁エンハンスメント層２４の上に形成される。シード層２８は、障壁エンハンスメント層２４を形成するために用いられたような合金として形成してもよいが、銅で形成してもよい。シード層は、ＣＶＤ工程、ＰＶＤ工程、または電気化学的デポジション工程で形成してもよいが、電気化学的デポジション工程が望ましい。さらに、障壁エンハンスメント層とシード層を、両方に適用可能なデポジション工程を用いて、望ましくは同じ装置の中でデポジションすると、より経済的である。
【実施例１】
【００４２】
単一の障壁エンハンスメント層をＴｉＮ障壁層の上にデポジションした。このＴｉＮ障壁層は、２酸化ケイ素誘電体材料の上にスパッタリングで形成した。その後、ＴｉＮ障壁層の表面を洗浄した。その後、薄い無電解Ｃｏ−Ｗ−Ｐ層をＴｉＮ障壁層の上にデポジションした。デポジションに使用した電解液の組成は下記の通りであった。
ＣｏＣｌｘ６Ｈ２Ｏ ３０ｇ／ｌ
（ＮＨ４）２ＷＯ４ １０ｇ／ｌ
Ｎａ３Ｃ６Ｈ５Ｏ７ｘＨ２Ｏ ８０ｇ／ｌ
ＮａＨ２ＰＯ２ｘＨ２Ｏ ２０ｇ／ｌ
ＫＯＨ ｔｏ ｐＨ＝９．５
デポジション温度は７５℃、デポジション時間は約１分であった。デポジション膜（約１００Å）は良好な拡散特性を有し、引き続く銅めっきのためのシード層として成功裡に使用された。
【実施例２】
【００４３】
スパッタリングで形成したタンタル障壁層を２酸化ケイ素誘電体基板の上に貼付した。タンタル上へＣｏ−Ｗ−Ｐを直接デポジションすると付着が良くないことが知られているので、コバルトの薄層（約１００Å）をタンタルの表面にスパッタリングした。次いで、スパッタリングで形成したＣｏ層の表面上に、Ｃｏ−Ｗ−Ｐ層を、７５℃で、約１分間、無電解めっきによってデポジションした。複合膜（約２００Å）は、良好な付着をもたらした。次いで、Ｃｏ−Ｗ−Ｐ層の上へ、銅を直接電気メッキした。この例においては、Ｃｏ層は障壁エンハンスメント層で、Ｃｏ−Ｗ−Ｐ層は銅めっきのためのシード層であった。
【００４４】
この例は、本発明の第２実施例によれば：（１）障壁エンハンスメント層とシード層との２つの異なる層を使用することができ；（２）障壁エンハンスメント層とシード層とをデポジションするために、異なるデポジション技術が用いられた、ことを例示している。
以上、本発明が、詳細な説明と望ましい実施の形態の実施例とによって、ここに例示された。当業者の技量の範囲内において、形態及び詳細における種々の変更が可能であろう。従って、本発明は、請求項によって把握されるべきであって、実施例または実施のための最良の形態の記述によって把握されるべきではない。
【図面の簡単な説明】
【００４５】
【図１Ａ】蝕刻して誘電体トレンチパターンが形成されたシリコン半導体ウエーハを示す断面図である。
【図１Ｂ】タンタルまたは窒化タンタルのような薄い障壁層が表面上に均一にデポジションされたトレンチを有するシリコン半導体ウエーハを示す断面図である。
【図２】薄い障壁層で塗工されたトレンチを有し、薄い障壁層に通常形成される表面欠陥を示が見られる、シリコン半導体ウエーハの断面図である。
【図２Ａ】図２の塗工されたシリコン半導体ウエーハのトレンチの拡大断面図である。
【図３】最初に薄い障壁層で、次いで本発明による障壁エンハンスメント層で塗工されたトレンチを有する、シリコン半導体ウエーハを示す断面図である。
【図４】トレンチが電気化学的デポジション方法を用いて銅で充填された、図３のシリコン半導体ウエーハを示す断面図である。
【図５】表面を研磨して余剰の銅を除去した後の、図４のシリコン半導体ウエーハを示す断面図であり、仕上げされた金属パターン形成導体が残されている。
【図６】他の１つの実施の形態を示す断面図であり、シリコン半導体ウエーハは仕上げされた金属パターン形成導体を有し、トレンチが銅で充填される前の障壁エンハンスメント層の上に銅のシード層がデポジションされている。
【図７】障壁層の上へ、Ｃｏ−Ｗ−Ｐ合金からなる障壁エンハンスメント層を、７５℃でデポジションした場合のデポジションレートを、オングストローム対時間（分(min.)）で示したグラフである。

Claims (61)

  1. １または複数の微小凹部構造が設けられた表面を有する超小形電子加工品への金属付加工程において、
    （ａ）上記微小凹部構造の壁面を含む上記超小形電子加工品の表面に障壁層を形成する工程と、
    （ｂ）上記障壁層の上に、合金からなるエンハンスメント層を形成する工程と、
    （ｃ）上記エンハンスメント層の上に金属を電気めっきして、上記微小凹部構造を充填する工程と、
    を含んでなることを特徴とする、超小形電子加工品への金属付加工程。
  2. 上記エンハンスメント層は、電気化学的デポジション工程を用いて形成されることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  3. 上記電気化学的デポジション工程は、無電解めっきと電気めっきとからなるグループから選択されることを特徴とする、請求項２に記載の超小形電子加工品への金属付加工程。
  4. 上記エンハンスメント層は、ＣＶＤ工程を用いて形成されることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  5. 上記エンハンスメント層は、ＰＶＤ工程を用いて形成されることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  6. 上記エンハンスメント層は、１００Åまたはそれ以下の厚さに形成されることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  7. 上記エンハンスメント層は、１０Å〜１００Åの厚さに形成されることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  8. 形成された上記障壁層は、割れ目、不連続または結晶粒界欠陥を有し、上記エンハンスメント層は、上記障壁層をコンフォーマルに覆うことを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  9. 上記エンハンスメント層は、銅合金から形成されることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  10. 上記銅合金は、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ｚｎ、Ｃｕ−Ｓｎ、及びこれらの合金の混合物から成るグループの中から選ばれることを特徴とする、請求項９に記載の超小形電子加工品への金属付加工程。
  11. 上記エンハンスメント層は、２元合金組成物から形成されることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  12. 上記２元合金は、Ｃｏ−Ｐであることを特徴とする、請求項１１に記載の超小形電子加工品への金属付加工程。
  13. 上記エンハンスメント層は、３元合金組成物から形成されることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  14. 上記３元合金は、Ｃｏ−Ｗ−Ｐであることを特徴とする、請求項１３に記載の超小形電子加工品への金属付加工程。
  15. 上記エンハンスメント層の上に電気めっきされる上記金属は銅であることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  16. 更に、
    （ｄ）上記超小形電子加工品の表面から上記金属の部分を除去する工程、
    を含んでなることを特徴とする、請求項１に記載の超小形電子加工品への金属付加工程。
  17. 上記金属の部分の除去は、化学機械研磨によることを特徴とする、請求項１６に記載の超小形電子加工品への金属付加工程。
  18. 上記超小形電子加工品はシリコンまたはヒ化ガリウム半導体ウエーハであることを特徴とする請求項１に記載の超小形電子加工品への金属付加工程。
  19. 請求項１に記載の超小形電子加工品への金属付加工程によって、超小形電子加工品に形成されたことを特徴とする、電極形成層。
  20. １または複数の微小凹部構造が設けられた表面を有する超小形電子加工品への金属付加工程において、
    （ａ）上記微小凹部構造の壁面を含む上記超小形電子加工品の表面に障壁層を形成する工程と、
    （ｂ）上記障壁層の上にエンハンスメント層を形成する工程と、
    （ｃ）上記エンハンスメント層の上にシード層を形成する工程と、
    （ｄ）上記シード層の上に金属を電気めっきして、上記微小凹部構造を充填する工程と、
    を含んでなることを特徴とする、超小形電子加工品への金属付加工程。
  21. 上記エンハンスメント層は、電気化学的デポジション工程を用いて形成されることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  22. 上記電気化学的デポジション工程は、無電解めっきと電気めっきとからなるグループから選択されることを特徴とする、請求項２１に記載の超小形電子加工品への金属付加工程。
  23. 上記エンハンスメント層は、ＣＶＤ工程を用いて形成されることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  24. 上記エンハンスメント層は、ＰＶＤ工程を用いて形成されることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  25. 上記エンハンスメント層は、１００Åまたはそれ以下の厚さに形成されることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  26. 上記エンハンスメント層は、１０Å〜１００Åの厚さに形成されることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  27. 形成された上記障壁層は、割れ目、不連続または結晶粒界欠陥を有し、上記エンハンスメント層は、上記障壁層をコンフォーマルに覆うことを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  28. 上記エンハンスメント層は、銅合金から形成されることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  29. 上記銅合金は、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ｚｎ、Ｃｕ−Ｓｎ、及びこれらの合金の混合物から成るグループの中から選ばれることを特徴とする、請求項２８に記載の超小形電子加工品への金属付加工程。
  30. 上記エンハンスメント層は、２元合金組成物から形成されることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  31. 上記２元合金は、Ｃｏ−Ｐであることを特徴とする、請求項３０に記載の超小形電子加工品への金属付加工程。
  32. 上記エンハンスメント層は、３元合金組成物から形成されることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  33. 上記３元合金は、Ｃｏ−Ｗ−Ｐであることを特徴とする、請求項３２に記載の超小形電子加工品への金属付加工程。
  34. 上記エンハンスメント層の上に電気めっきされる上記金属は銅であることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  35. 更に、
    （ｄ）上記超小形電子加工品の表面から上記金属の部分を除去する工程、
    を含んでなることを特徴とする、請求項２０に記載の超小形電子加工品への金属付加工程。
  36. 上記金属の部分の除去は、化学機械研磨によることを特徴とする、請求項３５に記載の超小形電子加工品への金属付加工程。
  37. 上記超小形電子加工品はシリコンまたはヒ化ガリウム半導体ウエーハであることを特徴とする請求項２０に記載の超小形電子加工品への金属付加工程。
  38. 請求項２０に記載の超小形電子加工品への金属付加工程によって、超小形電子加工品に形成されたことを特徴とする、電極形成層。
  39. 超小形電子回路または部品を製造するための複数の装置を含んで成る製造ラインにおいて、上記複数の装置の１または複数の装置は、上記超小形電子回路または部品を形成するために用いられる超小形電子加工品の面へ金属パターン形成工程によって接続電極を取り付けるために用いられ、上記１または複数の装置は：
    第１のデポジション工程を用いて、上記超小形電子加工品の表面へ、上記接続電極の大部分を形成する電気化学的デポジションに一般的に適さない障壁層を付加する手段と、
    第２のデポジション工程を用いて、上記障壁層の上に、上記接続電極の大部分に該当する所定の厚さに金属を付加する後続の電気化学的付加に一般的に適した合金組成物からなるエンハンスメント層を付加する手段と、
    上記エンハンスメント層の上へ金属を電気化学的に付加する手段と、
    を含んで成ることを特徴とする製造ライン。
  40. 上記エンハンスメント層を付加する手段は、電気化学的デポジション用の装置であることを特徴とする、請求項３９に記載の製造ライン。
  41. 上記エンハンスメント層を付加する手段は、無電解めっき工程と電気めっき工程とからなるグループから選択された電気化学的デポジション工程を実行することを特徴とする、請求項４０に記載の製造ライン。
  42. 上記エンハンスメント層を付加する手段は、ＣＶＤ工程用の装置であること特徴とする、請求項３９に記載の製造ライン。
  43. 上記エンハンスメント層を付加する手段は、ＰＶＤ工程用の装置であること特徴とする、請求項３９に記載の製造ライン。
  44. 上記エンハンスメント層を付加する手段は、上記障壁層の上に上記エンハンスメント層を、１００Åまたはそれ以下の厚さに、コンフォーマルに付加することが可能であることを特徴とする、請求項３９に記載の製造ライン。
  45. 上記エンハンスメント層は、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ｚｎ、Ｃｕ−Ｓｎ、Ｃｏ−Ｐ、Ｃｏ−Ｗ−Ｐ、及びこれらの合金の混合物から成るグループの中から選ばれた合金から形成されることを特徴とする、請求項３９に記載の製造ライン。
  46. 上記エンハンスメント層の上へ金属を電気化学的に付加する手段は、上記金属として銅を付加することが可能であることを特徴とする、請求項３９に記載の製造ライン。
  47. 更に、上記超小形電子加工品の表面から上記金属の部分を除去する手段を含んでなることを特徴とする、請求項３９に記載の製造ライン。
  48. 上記金属の部分を除去する手段は、化学機械研磨装置を含んで成ることを特徴とする、請求項４７に記載の製造ライン。
  49. 上記超小形電子加工品はシリコンまたはヒ化ガリウム半導体ウエーハであることを特徴とする請求項３９に記載の製造ライン。
  50. 超小形電子回路または部品を形成するために用いられる超小形電子加工品の面へ、金属パターン形成工程によって、接続電極を取り付けるための装置において：
    第１のデポジション工程を用いて、上記超小形電子加工品の表面へ、上記接続電極の大部分を形成する電気化学的デポジションに一般的に適さない障壁層を付加する手段と、
    第２のデポジション工程を用いて、上記障壁層の上に、上記接続電極の大部分に該当する所定の厚さに金属を付加する後続の電気化学的付加に一般的に適した合金組成物からなるエンハンスメント層を付加する手段と、
    上記エンハンスメント層の上へ金属を電気化学的に付加する手段と、
    を含んで成ることを特徴とする装置。
  51. 上記エンハンスメント層を付加する手段は、電気化学的デポジション装置であることを特徴とする、請求項５０に記載の装置。
  52. 上記エンハンスメント層を付加する手段は、無電解めっきと電気めっきとからなるグループから選択された電気化学的デポジションを実行することを特徴とする、請求項５１に記載の装置。
  53. 上記電気化学的デポジション装置は、１個のチャンバーと、１または複数の電極と、１または複数のカソードと、上記１または複数の電極及び上記１または複数のカソードを上記超小形電子加工品へ連結するプロセス流体とを含んで成ることを特徴とする、請求項５１に記載の装置。
  54. 上記プロセス流体は、銅またはＣｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ｚｎ、Ｃｕ−Ｓｎ、Ｃｏ−Ｐ、Ｃｏ−Ｗ−Ｐ、及びこれらの混合物からなるグループから選択された合金をめっきするための電解液であることを特徴とする、請求項５３に記載の装置。
  55. 上記エンハンスメント層を付加する手段は、上記エンハンスメント層を、上記障壁層の上に、１００Åまたはそれ以下の厚さに、コンフォーマルに付加することが可能であることを特徴とする請求項５０に記載の装置。
  56. 上記エンハンスメント層は、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ｚｎ、Ｃｕ−Ｓｎ、Ｃｏ−Ｐ、Ｃｏ−Ｗ−Ｐからなるグループから選択された合金から形成されることを特徴とする請求項５０に記載の装置。
  57. 上記エンハンスメント層の上への金属の電気化学的付加手段は、上記金属として銅を付加することが可能であることを特徴とする、請求項５０に記載の装置。
  58. 上記障壁層を付加する手段は上記装置の第１のチャンバー内にあり、上記エンハンスメント層を付加する手段は上記装置の第２のチャンバー内にあることを特徴とする、請求項５０に記載の装置。
  59. 上記エンハンスメント層を付加する手段は上記装置の第１のチャンバー内にあり、上記エンハンスメント層の上へ金属を電気化学的に付加する手段は上記装置の第２のチャンバー内にあることを特徴とする、請求項５０に記載の装置。
  60. 上記エンハンスメント層を付加する手段は上記装置の第１のチャンバー内にあり、上記エンハンスメント層の上へ金属を電気化学的に付加する手段は上記装置の上記第１のチャンバー内の上記エンハンスメント層を付加する手段と同じ手段からなることを特徴とする、請求項５０に記載の装置。
  61. 上記超小形電子加工品はシリコンまたはヒ化ガリウム半導体ウエーハであることを特徴とする、請求項５０に記載の装置。
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