CN113299598A - 一种半导体结构制造方法 - Google Patents

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Abstract

本发明实施方式涉及半导体技术领域，公开了半导体结构制造方法。本实施方式中，包括：提供绝缘基底；采用物理气相沉积工艺在所述绝缘基底上沉积隔离层，所述隔离层包括钴原子、以及位于钴原子晶界位置的阻挡原子；在所述隔离层上沉积含铜金属层。本实施方式能够较好地阻挡含铜金属层中的铜原子扩散到绝缘基底中，减少寄生电容的产生。相比较现有技术中通过钽金属作为隔离层而言，包含钴原子的隔离层与含铜金属层之间具有相对较好的粘附性，提高对铜的抗电子迁移性，改善半导体结构的使用寿命；且包含钴原子的隔离层电阻率较低，可以提高了半导体结构的性能。另外，采用物理气相沉积工艺沉积隔离层，隔离层的纯度高，均匀性好，阻值也较为稳定。

Description

一种半导体结构制造方法
技术领域
本发明实施方式涉及半导体技术领域，特别涉及一种半导体结构制造方法。
背景技术
目前，在半导体结构上制造金属线的技术日趋成熟，金属线的宽度逐渐减小，而铜为金属线中普遍使用的金属材料，随着金属线宽的逐渐减小，铜的晶粒尺寸在金属线中变得越来越小，导致铜原子容易扩散到基底上从而形成寄生电容。现有技术中为了避免产生寄生电容，在铜层与基底之间设置钽隔离层，来阻挡铜原子扩散到基底上。
发明人发现现有技术中至少存在如下问题：钽隔离层阻止铜原子扩散的效果较差，仍有较多的铜原子通过钽隔离层扩散到基底，从而降低了半导体结构的使用寿命。
发明内容
本发明实施方式的目的在于提供一种半导体结构制造方法，能够较好地阻挡含铜金属层中的铜原子扩散到绝缘基底中，减少寄生电容的产生。
为解决上述技术问题，本发明的实施方式提供了一种半导体结构制造方法，包括以下步骤：提供绝缘基底；采用物理气相沉积工艺在所述绝缘基底上沉积隔离层，所述隔离层包括钴原子、以及位于钴原子晶界位置的阻挡原子；在所述隔离层上沉积含铜金属层。
本发明实施方式中，通过将隔离层设置为包含钴原子、以及位于钴原子晶界位置的阻挡原子的隔离层，能够阻挡铜原子从钴的晶界位置扩散到绝缘基底，较好地阻挡含铜金属层中的铜原子扩散到绝缘基底中，减少寄生电容的产生。相比较现有技术中通过钽金属作为隔离层而言，包含钴原子的隔离层与含铜金属层之间具有相对较好的粘附性，提高对铜的抗电子迁移性，改善半导体结构的使用寿命；且包含钴原子的隔离层电阻率较低，可以提高了半导体结构的性能。另外，采用物理气相沉积工艺沉积隔离层，隔离层的纯度高，均匀性好，阻值也较为稳定。
另外，所述绝缘基底上设置有凹槽，所述在所述绝缘基底上沉积隔离层，包括：在所述绝缘基底上、所述凹槽的底部以及侧壁上沉积所述隔离层。
另外，所述隔离层的材料为钴钨合金，所述阻挡原子为钨原子。通过将阻挡原子为钨原子，进一步提高隔离层与含铜金属层之间的粘附性，进一步提高半导体结构的抗电子迁徙能力，从而提高了半导体结构的使用寿命。
另外，所述钴钨合金中钨的含量为0.1at％～3.5at％。将钨在钴中的原子百分数设置在此范围内，钨原子在钴原子晶界位置中的分布较为均匀，阻挡铜原子扩散的效果更好。
另外，沉积所述隔离层的制备温度为150℃～350℃。在该温度范围内，能够实现沉积较为均匀的隔离层的同时，可以较好地降低温度对绝缘基底的影响。
另外，所述在所述隔离层上沉积含铜金属层，包括：将所述隔离层冷却至10℃～30℃，在10℃～30℃环境下沉积含铜金属层。
另外，沉积所述隔离层的制备环境中氩气的气流量为10sccm～35sccm。氩气在该气流量范围内，沉积隔离层的速度较快，减少沉积隔离层所使用的时间。
另外，在沉积隔离层之前，还包括：对所述凹槽底部以及侧壁进行预清洁处理。通过对凹槽进行预清洁处理，去除凹槽内的杂质，避免隔离层在沉积过程中产生杂质，从而降低隔离层的阻值。
另外，沉积所述隔离层的制备环境的气压为0.6mtorr～2mtorr。制备环境的气压在该范围内，可以降低了隔离层被氧化的可能性。
另外，所述隔离层的厚度为5nm～20nm。隔离层的厚度在该范围内，抗铜原子迁徙能力较好，且该厚度范围内，隔离层的阻值也较小。
附图说明
一个或多个实施方式通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施方式的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1至图3是本发明一实施方式提供的一种半导体结构制造方法各步骤对应的结构示意图；
图4为现有技术中钽隔离层和本发明一实施方式中隔离层分别对铜原子的扩散性对比原理图；
图5为本发明一实施方式中吸附能E与润湿角θ之间的曲线图。
具体实施方式
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施方式的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施方式在不矛盾的前提下可以相互结合相互引用。
由背景技术可知，现有技术中的钽隔离层阻止铜原子扩散的效果较差，仍有较多的铜原子通过钽隔离层扩散到基底，从而产生了寄生电容。
为了解决上述问题，本发明的一实施方式涉及一种半导体结构制造方法。如图1至图3为本发明一实施方式各步骤对应的结构示意图，图4为现有技术中钽隔离层与本实施方式中隔离层分别对铜原子的扩散性对比原理图。
参考图1，提供绝缘基底101。
本实施方式中，绝缘基底101上设置有凹槽102；需要说明的是，在其它实施方式中，绝缘基底101的表面也可以为平面的，凹槽102的设置是根据实际工艺制程对半导体结构的需求决定的。
在一个例子中，绝缘基底101的材质可以为氧化硅、氮化硅或者其他绝缘材料。
参考图2，采用物理气相沉积工艺在绝缘基底101上沉积隔离层103。
具体地说，隔离层103包括钴原子、以及位于钴原子晶界位置的阻挡原子，由于隔离层103包含钴原子、以及位于钴原子晶界位置的阻挡原子，能够阻挡铜原子从钴的晶界位置扩散到绝缘基底101，很好地阻挡含铜金属层中的铜原子扩散到绝缘基底101中，减少寄生电容的产生。
参考图4，为现有技术中钽隔离层与本实施方式中隔离层103分别对铜原子的扩散性对比原理图，左图为现有技术中钽隔离层对铜原子的扩散性原理图，右图为本实施方式中隔离层103对铜原子的扩散性原理图，401表示铜原子，402表示钽原子，403表示钴原子，404表示阻挡原子。由左图可知，钽原子402之间的晶界位置较大，铜原子401可以通过钽原子402之间的晶界位置扩散到基底；由右图可知，在本实施方式中，阻挡原子404设置在钴原子403的晶界位置，从而阻挡铜原子401从钴原子403的晶界位置扩散到绝缘基底101。
本实施方式中，隔离层103的材料为钴钨合金，阻挡原子为钨原子。在其他实施方式中，隔离层103的材料为钴钼合金，所述阻挡原子为钼原子。
在一个例子中，钴钨合金中钨的含量为0.1at％～3.5at％，例如0.5at％、1at％、1.5at％、2at％、2.5at％、3at％。采用钨原子含量在此范围内的钴钨合金，钨在钴中的分布较为均匀，阻挡铜扩散的效果更好。
本实施方式中，由于绝缘基底101上设置有凹槽102，因此，在绝缘基底101上沉积隔离层103，具体包括：在绝缘基底101上、凹槽102的底部以及侧壁上沉积隔离层103。
本实施方式中，由于在凹槽102中掺杂杂质会增加隔离层103的阻值，影响半导体结构性能，因此，为了降低隔离层103的阻值，提高凹槽102内部的清洁度，避免凹槽102内残留杂质影响隔离层103的阻值，在沉积隔离层103之前，还可以对凹槽102底部以及侧壁进行预清洁处理，即通过氩离子轰击凹槽102底部以及侧壁的方式，去除凹槽102内的氧化物杂质。通过对凹槽102进行预清洁处理，去除凹槽102内的杂质，提高隔离层103的纯度，从而降低隔离层103的阻值，提高了半导体结构的性能。
在一个例子中，沉积隔离层103的制备温度为150℃～350℃，例如200℃、250℃、300℃。在该温度范围内，能够实现沉积较为均匀的隔离层103的同时，由于温度较低，也可以较好地降低温度对基底101的影响，避免损坏基底101，避免对半导体性能造成影响。另外，在该温度范围内，相对于CVD(Chemical Vapor Deposition，化学气相沉积)工艺，PVD(Physical Vapour Deposition，物理气相沉积)工艺能在较低的温度沉积隔离层103，降低了工艺成本。
在一个例子中，沉积隔离层103的制备环境中工作功率为2000W～4000W，例如2500W、3000W或3500W。在该范围功率下，沉积隔离层103厚度的均匀性比较稳定。
在一个例子中，沉积隔离层103的制备环境中氩气的气流量为10sccm～35sccm，例如15sccm、20sccm或30sccm。采用该范围内的氩气流量，沉积隔离层103的速度较快，可以减少沉积隔离层103所使用的时间，从而减少工艺制备时间。
在一个例子中，沉积隔离层103的制备环境的气压为0.6mtorr～2mtorr，例如0.8mtorr、1mtorr、1.3mtorr、1.5mtorr或1.8mtorr。由于气压越大，氧化反应速度越快，通过将制备环境的气压控制在该范围内，气压较小，降低了隔离层被氧化的可能性。
在一个例子中，隔离层103的厚度为5nm～20nm，例如10nm、12nm、15nm或17nm。通过将隔离层103的厚度在该范围内，使得隔离层103的抗铜原子迁徙能力较好，且该厚度范围内，隔离层103的阻值也较小，同时也能保证较小的特征尺寸。
参考图3，在隔离层103上沉积含铜金属层104。
本实施方式中，由于隔离层103在150℃至350℃范围内的温度下沉积得到的，而沉积含铜金属层104的所需的温度较低，因此，在沉积隔离层103之后，将隔离层103冷却至10℃～30℃，例如15℃、20℃或25℃，并在该温度环境下沉积含铜金属层104。通过冷却处理，使得隔离层103的硬度得到提高，从而提高半导体结构的性能。
需要说明的是，由于隔离层103包含钴原子，使得隔离层103与含铜金属层104之间具有相对较好的粘附性，能够提高对铜的抗电子迁移性，改善半导体结构的使用寿命；且含钴合金的电阻率比钽的电阻率低，可以更好地提高半导体结构的性能。
参考图5，图5为吸附能E与润湿角θ之间的曲线图，横坐标表示润湿角θ，即铜金属层104与隔离层103相接触点的铜原子切线与隔离层表面形成的夹角；纵坐标表示吸附能E，其中，吸附能E越大，粘附性越大，反之，吸附能越小。由图5可知，润湿角θ越大，吸附能E越低，而含铜金属层104与钽隔离层103之间的润湿角θ为67°±10°，而含铜金属层104与包含钴原子的隔离层103的润湿角θ为55°±10°，可知，相较于钽隔离层103与含铜金属层104之间的粘附性而言，含铜金属层104与包含钴原子的隔离层103之间的吸附能E更大，相应地，粘附性更大。
在一个例子中，含铜金属层104的材料为铜、铝铜合金或者其他含铜合金。
本实施方式中，采用物理气相沉积工艺沉积含铜金属层104。在其他实施方式中，也可采用化学气相沉积工艺沉积含铜金属层104。
本实施方式中，通过将隔离层设置为包含钴原子、以及位于钴原子晶界位置的阻挡原子的隔离层，能够阻挡铜原子从钴的晶界位置扩散到绝缘基底，较好地阻挡含铜金属层中的铜原子扩散到绝缘基底中，减少寄生电容的产生。相比较现有技术中通过钽金属作为隔离层而言，包含钴原子的隔离层与含铜金属层之间具有相对较好的粘附性，提高对铜的抗电子迁移性，改善半导体结构的使用寿命；且包含钴原子的隔离层电阻率较低，可以提高了半导体结构的性能。另外，采用物理气相沉积工艺沉积隔离层，隔离层的纯度高，均匀性好，阻值也较为稳定。
上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施方式，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种半导体结构制造方法，其特征在于，包括：
提供绝缘基底；
采用物理气相沉积工艺在所述绝缘基底上沉积隔离层，所述隔离层包括钴原子、以及位于钴原子晶界位置的阻挡原子；
在所述隔离层上沉积含铜金属层。
2.根据权利要求1所述的半导体结构制造方法，其特征在于，所述绝缘基底上设置有凹槽，所述在所述绝缘基底上沉积隔离层，包括：
在所述绝缘基底上、所述凹槽的底部以及侧壁上沉积所述隔离层。
3.根据权利要求1或2所述的半导体结构制造方法，其特征在于，所述隔离层的材料为钴钨合金，所述阻挡原子为钨原子。
4.根据权利要求3所述的半导体结构制造方法，其特征在于，所述钴钨合金中钨的含量为0.1at％～3.5at％。
5.根据权利要求4所述的半导体结构制造方法，其特征在于，沉积所述隔离层的制备温度为150℃～350℃。
6.根据权利要求5所述的半导体结构制造方法，其特征在于，所述在所述隔离层上沉积含铜金属层，包括：
将所述隔离层冷却至10℃～30℃，在10℃～30℃环境下沉积含铜金属层。
7.根据权利要求4所述的半导体结构制造方法，其特征在于，沉积所述隔离层的制备环境中氩气的气流量为10sccm～35sccm。
8.根据权利要求2所述的半导体结构制造方法，其特征在于，在沉积隔离层之前，还包括：
对所述凹槽底部以及侧壁进行预清洁处理。
9.根据权利要求1所述的半导体结构制造方法，其特征在于，沉积所述隔离层的制备环境的气压为0.6mtorr～2mtorr。
10.根据权利要求1所述的半导体结构制造方法，其特征在于，所述隔离层的厚度为5nm～20nm。
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