CN112466757A - 薄膜沉积方法及基片 - Google Patents

薄膜沉积方法及基片 Download PDF

Info

Publication number
CN112466757A
CN112466757A CN202011332178.8A CN202011332178A CN112466757A CN 112466757 A CN112466757 A CN 112466757A CN 202011332178 A CN202011332178 A CN 202011332178A CN 112466757 A CN112466757 A CN 112466757A
Authority
CN
China
Prior art keywords
thin film
process chamber
film
deposition
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011332178.8A
Other languages
English (en)
Inventor
赵联波
王宽冒
张同文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Naura Microelectronics Equipment Co Ltd
Original Assignee
Beijing Naura Microelectronics Equipment Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Naura Microelectronics Equipment Co Ltd filed Critical Beijing Naura Microelectronics Equipment Co Ltd
Priority to CN202011332178.8A priority Critical patent/CN112466757A/zh
Publication of CN112466757A publication Critical patent/CN112466757A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/119Methods of manufacturing bump connectors involving a specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process

Abstract

本申请提供一种薄膜沉积方法及基片,该薄膜沉积方法,包括循环执行以下步骤,直至基片上沉积的薄膜的厚度达到目标厚度:沉积步骤,将基片传入第一工艺腔室,向第一工艺腔室内通入沉积气体,将沉积气体激发为等离子体,使等离子体轰击第一工艺腔室中的靶材,在基片上沉积形成小于预设厚度的薄膜;刻蚀步骤,将基片传入第二工艺腔室,向第二工艺腔室内通入刻蚀气体,将刻蚀气体激发为等离子体,对沉积步骤中形成的薄膜进行刻蚀,蚀除薄膜的一部分。应用本申请,可以降低薄膜的中心与边缘的厚度和形貌差异,提高薄膜的方阻均匀性。

Description

薄膜沉积方法及基片
技术领域
本发明涉及半导体工艺技术领域,具体地,涉及一种薄膜沉积方法及基片。
背景技术
在先进封装的工序中,采用凸块下层金属(Under bump metal,UBM)连接下层芯片和上层金属球,起着非常关键的作用。该层金属UBM为上层电镀提供导通电流,并要求该层金属与下层金属Al以及钝化层具有良好的粘附性,同时作为阻挡层阻止上层Cu、Au等金属原子往下层Al线内扩散,对芯片的可靠性和功耗(接触电阻)具有很大影响。
通常情况下,UBM为Ti/Cu(钛/铜)金属叠层薄膜,其中Ti作为粘附层,其薄膜均匀性具有重要作用。但是。采用传统的磁控溅射进行沉积,在Ti膜的厚度超过200nm时,晶圆中心与边缘薄膜的厚度和形貌差异很大,中心区域Ti薄膜更厚,但是晶圆中心区域的电阻却明显高于边缘区域,出现方阻均匀性明显下降的现象。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一,提出了一种薄膜沉积方法及基片,可以降低薄膜的中心与边缘的厚度和形貌差异,提高薄膜的方阻均匀性。
为实现本发明的目的,第一方面提供一种薄膜沉积方法,包括以下步骤:
沉积步骤,将基片传入第一工艺腔室,向所述第一工艺腔室内通入沉积气体,将所述沉积气体激发为等离子体,使所述等离子体轰击所述第一工艺腔室中的靶材,在所述基片上沉积形成小于预设厚度的薄膜;
刻蚀步骤,将所述基片传入第二工艺腔室,向所述第二工艺腔室内通入刻蚀气体,将所述刻蚀气体激发为等离子体,对所述沉积步骤中形成的薄膜进行刻蚀,蚀除所述薄膜的一部分;
循环执行所述沉积步骤和所述刻蚀步骤,直至所述基片上沉积的薄膜的厚度达到目标厚度。
可选地,在所述刻蚀步骤中,刻蚀掉的部分薄膜的厚度为所述沉积步骤中沉积的薄膜的厚度的5%-20%。
可选地,所述预设厚度大于或等于150nm,且小于或等于300nm。
可选地,在所述刻蚀步骤中,刻蚀掉的部分薄膜的厚度不小于10nm,且不大于30nm。
可选地,所述沉积气体包括氩气,所述刻蚀气体包括氩气和氢气。
可选地,在所述沉积步骤之前,还包括:
预清洗步骤,将所述基片传入预清洗工艺腔室,向所述预清洗工艺腔室内通入清洗气体,将所述清洗气体激发为等离子体,对所述基片的表面进行清洗。
可选地,所述第一工艺腔室为沉积工艺腔室,所述第二工艺腔室为所述预清洗工艺腔室。
可选地,在所述预清洗步骤之前,还包括:
去气步骤,将所述基片传入去气工艺腔室,将所述去气工艺腔室抽至预设真空度,将所述基片加热至预设温度。
为实现本发明的目的,第二方面提供一种基片,包括基体和应用第一方面所述的薄膜沉积方法在所述基体上形成的薄膜。
本申请具有以下有益效果:
本申请提供的薄膜沉积方法,不仅包括沉积步骤,还包括刻蚀步骤,通过在刻蚀步骤中对沉积步骤中形成的初始薄膜进行刻蚀,以蚀除初始薄膜的一定厚度的表面层,且在刻蚀过程中,因受到Ar离子的高速轰击,薄膜表面的原子的有序排列结构被破坏,晶圆中心区域薄膜的择优生长趋势被有效抑制,使再沉积薄膜过程中不再出现择优生长,可有效避免晶圆中心区域产生柱状晶体,从而保证了薄膜沉积更大厚度时的致密性和均匀性,及形成的薄膜的方阻均匀性。
附图说明
图1a为采用现有的薄膜沉积方法得到的薄膜的中心区域的扫描电镜图像;
图1b为采用现有的薄膜沉积方法得到的薄膜的边缘区域的扫描电镜图像;
图2为采用现有的薄膜沉积方法得到的薄膜的不同区域的方阻值;
图3沉积到晶圆中心和边缘的溅射粒子的入射角度的示意图;
图4为本申请实施例提供的薄膜沉积方法的流程示意图;
图5a为采用本实施例提供的薄膜沉积方法得到的薄膜的中心区域的扫描电镜图像;
图5b为采用本实施例提供的薄膜沉积方法得到的薄膜的边缘区域的扫描电镜图像;
图6为采用本实施例提供的薄膜沉积方法得到的薄膜的不同区域的方阻值。
具体实施方式
下面详细描述本申请,本申请的实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外,如果已知技术的详细描述对于示出的本申请的特征是不必要的,则将其省略。下面通过参考附图描述的实施例是示例性的,仅用于解释本申请,而不能解释为对本申请的限制。
本技术领域技术人员可以理解,除非另外定义,这里使用的所有术语(包括技术术语和科学术语),具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是,诸如通用字典中定义的那些术语,应该被理解为具有与现有技术的上下文中的意义一致的意义,并且除非像这里一样被特定定义,否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解,除非特意声明,这里使用的单数形式“一”、“一个”和“该”也可包括复数形式。应该理解,当我们称元件被“连接”或“耦接”到另一元件时,它可以直接连接或耦接到其他元件,或者也可以存在中间元件。此外,这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
下面结合附图以具体的实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
本实施例为解决Ti膜在厚度超过200nm时,出现方阻均匀性明显下降现象的问题,对出现该现象的原因做了研究分析,发现:以厚度为300nm的Ti薄膜为例,从扫描电镜图像(如图1a和图1b)可知,位于晶圆中心与边缘的薄膜的厚度和形貌差异很大,中心区域Ti薄膜更厚,晶粒呈柱状,不再是100nm时的非晶状态,原子排列比较疏松,所以中心区域的方阻较大。而晶圆边缘区域薄膜为100nm时的非晶状态,晶粒呈无序状,比较致密,所以边缘区域的方阻较小,如图2所示,约300nm Ti薄膜的方阻均匀性为12.7%,显然达不到半导体制造工艺对UBM均匀性的要求。其进一步地原因在于,在沉积过程中,圆形靶材直径比晶圆大,晶圆中心接受最大面积的靶材溅射粒子,沉积在晶圆中心区域的溅射粒子要多于边缘区域,为了保证整面晶圆沉积薄膜的均匀性,设置靶材边缘磁场的强度高于中心磁场,从而使靶材外围被溅射出更多的粒子,靶材中心被溅射出相对较少的粒子,从而调节晶圆中心和边缘沉积薄膜的速率达到一致。但是,在这种情况下,沉积到晶圆中心和边缘的溅射粒子具有不同的入射能量和不同的入射角度(如图3所示),中心的溅射粒子的能量相对较低,无法破坏薄膜在持续沉积过程中的择优生长趋势,从而造成了中心区域薄膜在持续沉积过程中出现择优生长,产生柱状晶体,原子排列比较疏松,虽然比边缘区域较厚,但方阻却较边缘区域较大的现象。
鉴于上述问题及造成该问题的上述原因,如图4所示,本实施例提供了一种薄膜沉积方法,可以包括沉积步骤S1和刻蚀步骤S2,其中,沉积步骤S1主要实现薄膜的沉积,刻蚀步骤S2用于使沉积的薄膜减薄,去除部分沉积的薄膜。该方法可用于形成钛薄膜,以破坏钛薄膜的择优生长趋势,避免出现上述的中心区域较边缘区域厚,且中心区域的方阻较边缘区域的方阻大的现象。可循环执行该沉积步骤S1和刻蚀步骤S2,直至基片上沉积的薄膜的总厚度达到目标厚度,通常(但不限于)以沉积步骤S1作为最后执行的步骤。
需要说明的是,本实施例虽以钛薄膜为例进行说明,但并不以此为限,本实施例可应用于任意可以通过在沉积步骤之后增设刻蚀步骤来避免沉积的薄膜出现方阻不均现象的工艺。
下面具体介绍本实施例中的沉积步骤S1和刻蚀步骤S2。
沉积步骤S1,将基片传入第一工艺腔室,向第一工艺腔室内通入沉积气体,将沉积气体激发为等离子体,使等离子体轰击第一工艺腔室内的靶材,以在基片上沉积形成小于预设厚度的薄膜。
其中,第一工艺腔室可以为沉积工艺腔室,沉积气体可以为惰性气体,如氩气、氦气等,靶材可以为钛金属。
在沉积步骤S1中,沉积气体用于形成等离子体,并轰击靶材,以使靶材溅射出活性粒子,活性粒子向下方的基片(以下均以晶圆为例进行说明)运动,从而在基片上进行沉积,形成薄膜。以钛薄膜的沉积为例,在将晶圆传入Ti薄膜的沉积工艺腔室后,可按照表1所示的工艺参数进行沉积步骤S1,即通入工作气体Ar,调节Ar气流量的大小,使腔室压力保持0.1-100mTorr(毫托,760托=1标准大气压)范围,并向钛靶材施加功率,使Ar气产生辉光放电(起辉),形成等离子体轰击靶材,进行薄膜沉积,形成小于预设厚度的薄膜,并可在厚度达到一定数值时(如100nm)后关闭施加在靶材上的功率,关闭工艺Ar气。其中,向靶材施加的功率范围一般为100W-40kW范围(具体可参照表1)。
表1沉积步骤S1中工艺参数
序号 1 2 3 4
步骤名称 通入气体 起辉 沉积 结束
时间(s) 5 1 0 2
靶材功率(W) 0 1000 6000 0
工艺气体流量(sccm) 60 60 0 0
其中,向靶材施加的功率可以为直流功率,可产生连续的等离子体,及等离子体可连续轰击靶材,以提高沉积效率。但需要说明的是,采用直流功率只是本实施例的一种较优的实施方式,本实施例并不以此为限,其也可以是射频功率。
在沉积步骤S1中,可以设计每次沉积的薄膜的厚度小于或等于预设厚度,该预设厚度可以是薄膜原子从无序状态向有序状态转变的临界值,即薄膜的厚度达到该预设厚度后,薄膜的至少部分原子逐渐呈有序排列。所以,在沉积过程中,可以通过控制沉积的时间来控制沉积的薄膜的厚度,使其小于或等于该预设厚度,以减少刻蚀步骤S2的刻蚀量,提高生产效率。例如,钛薄膜的厚度通常在150nm之后薄膜原子的择优生长特性比较明显,原子开始呈有序排列,则对于钛薄膜的沉积过程,该预设厚度的值可等于或稍大于150nm,在本实施例中,实际沉积的薄膜厚度优选为100nmm(小于上述预设厚度),以防止薄膜出现择优生长现象,防止薄膜原子呈有序排列。需要说明的是,本实施例不对该预设厚度的具体数值进行限定,对应不同的沉积工艺可以有相同或不同的数值,通常该预设厚度会小于或等于300nm。
于本实施例一具体实施方式中,在沉积步骤之前,还可以包括去气步骤和预清洗步骤,其中,去气步骤可以包括以下处理:将基片传入去气工艺腔室,将去气工艺腔室抽至预设真空度,将基片加热至预设温度。预清洗步骤可以包括以下处理:将基片传入预清洗工艺腔室,向预清洗工艺腔室内通入清洗气体,将清洗气体激发为等离子体,对基片的表面进行清洗。
具体地,在进行薄膜沉积之前,可以先将晶圆传入去气工艺腔室,对晶圆进行高温烘烤。去气工艺腔室的压力可以小于10-3Torr,可使晶圆被加热至100~300℃,以去除晶圆表面吸附的空气、水汽和有机易挥发性物质等。然后,可将该经过烘烤去气后的晶圆传入预清洗工艺腔室,可参照表2所示的工艺参数,对晶圆进行预清洗步骤。具体地,可先向预清洗工艺腔室中通入工作气体Ar,并可根据腔室大小及腔室抽气能力设定Ar气的流量,一般进行工艺时腔室压力可保持0.1-100mTorr范围,然后可分别向靶材和基座(用于承载晶片)施加射频功率,以产生等离子体,且产生的Ar离子在射频偏压的作用下加速轰击晶圆表面,从而对晶圆表面进行清洗,刻蚀掉晶圆表面的氧化层(例如,晶圆上的Al线表面的原生氧化层),可在达到预定刻蚀量后关闭射频电源(可通过控制刻蚀时间控制刻蚀量),关闭Ar气,并将晶圆传入沉积工艺腔室。
表2预清洗步骤工艺参数
Figure BDA0002796135240000071
刻蚀步骤S2,将基片传入第二工艺腔室,向第二工艺腔室内通入刻蚀气体,将刻蚀气体激发为等离子体,对沉积步骤S1中形成的薄膜进行刻蚀,以蚀除该薄膜的一部分。
其中,第二工艺腔室可以为上述预清洗工艺腔室,也可以为其它刻蚀工艺腔室,本实施例对此不作具体限定。刻蚀气体可以为上述氩气或者氩气和氢气的混合气体,通入一定量的氢气,其可以在一定程度上吸收氩离子的能量,减小氩离子轰击薄膜时对薄膜的作用力,可使得形成的二次薄膜的表面更加平滑,粗糙度更低。
在刻蚀步骤S2中,可以将经过上述沉积步骤S1,并沉积了一定厚度的薄膜的晶圆再传入预清洗工艺腔室,可参照表3所示的工艺参数进行刻蚀,即可先通入Ar气或者Ar/H2混合气体,然后加载射频功率,利用该腔室的射频等离子体轰击晶圆表面的薄膜,刻蚀掉一部分薄膜,当刻蚀过的Ti薄膜表面的Ti原子排列变得无序时即可停止刻蚀工艺。其中,产生的Ar离子在电场作用下可加速轰击Ti薄膜表面,可通过调节腔室压力(0.5~100mT)、射频功率大小(100~1000W)以及基座高度等参数,使腔室内形成密度均匀的等离子体,Ar离子在偏压电场的作用下轰击Ti薄膜,从而刻蚀掉Ti薄膜的一定厚度的表面层。在刻蚀的过程中,因受到Ar离子的高速轰击,Ti薄膜表面的原子的有序排列结构被破坏,晶圆中心区域Ti薄膜的择优生长趋势被有效抑制,使再沉积Ti薄膜过程中不再出现择优生长,可有效避免晶圆中心区域产生柱状晶体,从而保证了Ti薄膜沉积更大厚度时的均匀性及形成的薄膜的方阻均匀性。
表3刻蚀步骤S2的工艺参数
Figure BDA0002796135240000081
通常情况下,在刻蚀10nm后Ti薄膜表面已达到原子无序排列,可为下一步再沉积Ti薄膜提供表面原子排列无方向性的基底表面。为避免刻蚀量过多降低整体薄膜沉积效率,在刻蚀步骤S2中,刻蚀掉的部分薄膜的厚度可以为沉积步骤S1中沉积的薄膜的厚度的5%-20%,以在能够为下一步再沉积薄膜提供表面原子排列无方向性的基底表面的前提下,尽量减少刻蚀量,降低刻蚀时间,提高整体工艺效率等。例如,钛薄膜的沉积过程中,每次刻蚀的量可以约为10~30nm,优选为20nm。然后停止刻蚀,并将晶圆继续传入上述沉积工艺腔室沉积Ti薄膜,即沉积步骤S1与刻蚀步骤S2交替进行,形成“沉积
Figure BDA0002796135240000082
刻蚀”工艺循环,直至Ti薄膜达到目标厚度。
如图5a和图5b所示,为本实施例在扫描电镜下观察到的沉积的Ti薄膜在晶圆中心区域与边缘区域的图像,由图可知,在晶圆中心区域与边缘区域,Ti薄膜的厚度差异非常小:中心区域为230nm,边缘区域为234nm,且微观上看中心区域薄膜结构与边缘一致,均为非晶态,从而保证了薄膜的致密性和均匀性。此外,从图6可以看出,采用包括刻蚀的沉积工艺,得到的Ti薄膜方阻均匀性为2.4%,达到了UBM工艺的要求。
综上,本实施例提供的薄膜沉积方法,不仅包括沉积步骤S1,还包括刻蚀步骤S2,通过在刻蚀步骤S2中对沉积步骤S1中形成的小于预设厚度的薄膜进行刻蚀,以蚀除沉积步骤S1中沉积的薄膜的一定厚度的表面层,且在刻蚀过程中,因受到Ar离子的高速轰击,薄膜表面的原子的有序排列结构被破坏,晶圆中心区域薄膜的择优生长趋势被有效抑制,使再沉积薄膜过程中不再出现择优生长,可有效避免晶圆中心区域产生柱状晶体,从而保证了薄膜沉积更大厚度时的致密性和均匀性,及形成的薄膜的方阻均匀性。
基于上述薄膜沉积方法相同的构思,本实施例还提供一种基片,该基片包括基体和应用上述薄膜沉积方法在基体上形成的薄膜。
本实施例提供的基片,采用上述薄膜沉积方法所得,在薄膜形成过程中,通过刻蚀使薄膜表面的原子的有序排列结构被破坏,晶圆中心区域薄膜的择优生长趋势被有效抑制,使再沉积薄膜过程中不再出现择优生长,可有效避免晶圆中心区域产生柱状晶体,从而保证了薄膜沉积更大厚度时的致密性和均匀性,及形成的薄膜的方阻均匀性。
可以理解的是,以上实施方式仅仅是为了说明本申请的原理而采用的示例性实施方式,然而本申请并不局限于此。对于本领域内的普通技术人员而言,在不脱离本申请的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本申请的保护范围。
在本申请的描述中,需要理解的是,术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中,除非另有说明,“多个”的含义是两个或两个以上。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中,具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上仅是本申请的部分实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本申请原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种薄膜沉积方法,其特征在于,包括以下步骤:
沉积步骤,将基片传入第一工艺腔室,向所述第一工艺腔室内通入沉积气体,将所述沉积气体激发为等离子体,使所述等离子体轰击所述第一工艺腔室中的靶材,在所述基片上沉积形成小于预设厚度的薄膜;
刻蚀步骤,将所述基片传入第二工艺腔室,向所述第二工艺腔室内通入刻蚀气体,将所述刻蚀气体激发为等离子体,对所述沉积步骤中形成的薄膜进行刻蚀,蚀除所述薄膜的一部分;
循环执行所述沉积步骤和所述刻蚀步骤,直至所述基片上沉积的薄膜的厚度达到目标厚度。
2.根据权利要求1所述的薄膜沉积方法,其特征在于,在所述刻蚀步骤中,刻蚀掉的部分薄膜的厚度为所述沉积步骤中沉积的薄膜的厚度的5%-20%。
3.根据权利要求1所述的薄膜沉积方法,其特征在于,所述预设厚度大于或等于150nm,且小于或等于300nm。
4.根据权利要求1所述的薄膜沉积方法,其特征在于,在所述刻蚀步骤中,刻蚀掉的部分薄膜的厚度不小于10nm,且不大于30nm。
5.根据权利要求1所述的薄膜沉积方法,其特征在于,所述沉积气体包括氩气,所述刻蚀气体包括氩气和氢气。
6.根据权利要求1所述的薄膜沉积方法,其特征在于,在所述沉积步骤之前,还包括:
预清洗步骤,将所述基片传入预清洗工艺腔室,向所述预清洗工艺腔室内通入清洗气体,将所述清洗气体激发为等离子体,对所述基片的表面进行清洗。
7.根据权利要求6所述的薄膜沉积方法,其特征在于,所述第一工艺腔室为沉积工艺腔室,所述第二工艺腔室为所述预清洗工艺腔室。
8.根据权利要求6所述的薄膜沉积方法,其特征在于,在所述预清洗步骤之前,还包括:
去气步骤,将所述基片传入去气工艺腔室,将所述去气工艺腔室抽至预设真空度,将所述基片加热至预设温度。
9.根据权利要求1-8任意一项所述的薄膜沉积方法,其特征在于,所述靶材为钛靶材,所述薄膜为钛薄膜。
10.一种基片,其特征在于,包括基体和应用权利要求1-9任意一项所述的薄膜沉积方法在所述基体上形成的薄膜。
CN202011332178.8A 2020-11-24 2020-11-24 薄膜沉积方法及基片 Pending CN112466757A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011332178.8A CN112466757A (zh) 2020-11-24 2020-11-24 薄膜沉积方法及基片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011332178.8A CN112466757A (zh) 2020-11-24 2020-11-24 薄膜沉积方法及基片

Publications (1)

Publication Number Publication Date
CN112466757A true CN112466757A (zh) 2021-03-09

Family

ID=74799761

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011332178.8A Pending CN112466757A (zh) 2020-11-24 2020-11-24 薄膜沉积方法及基片

Country Status (1)

Country Link
CN (1) CN112466757A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114921760A (zh) * 2021-04-16 2022-08-19 台湾积体电路制造股份有限公司 沉积方法、沉积缺陷侦测方法及沉积系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5419822A (en) * 1989-02-28 1995-05-30 Raytheon Company Method for applying a thin adherent layer
US20080190760A1 (en) * 2007-02-08 2008-08-14 Applied Materials, Inc. Resputtered copper seed layer
CN201138658Y (zh) * 2007-12-13 2008-10-22 中芯国际集成电路制造(上海)有限公司 沉积-刻蚀-沉积反应系统
CN103741106A (zh) * 2013-12-25 2014-04-23 西安交通大学 Ecr氧-氩等离子体刻蚀技术制备的超薄碳膜及方法
CN104616956A (zh) * 2013-11-05 2015-05-13 北京北方微电子基地设备工艺研究中心有限责任公司 等离子体刻蚀设备及方法
CN111058005A (zh) * 2019-08-09 2020-04-24 河源市众拓光电科技有限公司 一种氮化物和金属薄膜沉积与修整设备及其应用

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5419822A (en) * 1989-02-28 1995-05-30 Raytheon Company Method for applying a thin adherent layer
US20080190760A1 (en) * 2007-02-08 2008-08-14 Applied Materials, Inc. Resputtered copper seed layer
CN201138658Y (zh) * 2007-12-13 2008-10-22 中芯国际集成电路制造(上海)有限公司 沉积-刻蚀-沉积反应系统
CN104616956A (zh) * 2013-11-05 2015-05-13 北京北方微电子基地设备工艺研究中心有限责任公司 等离子体刻蚀设备及方法
CN103741106A (zh) * 2013-12-25 2014-04-23 西安交通大学 Ecr氧-氩等离子体刻蚀技术制备的超薄碳膜及方法
CN111058005A (zh) * 2019-08-09 2020-04-24 河源市众拓光电科技有限公司 一种氮化物和金属薄膜沉积与修整设备及其应用

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114921760A (zh) * 2021-04-16 2022-08-19 台湾积体电路制造股份有限公司 沉积方法、沉积缺陷侦测方法及沉积系统

Similar Documents

Publication Publication Date Title
US7253109B2 (en) Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
KR100672101B1 (ko) 개선된 피처 표면 커버리지를 향상시키는 구리 시드층을증착시키는 방법
EP0985058A2 (en) Stress tunable tantalum and tantalum nitride films
WO2022089288A1 (zh) 氧化物薄膜的制备方法
JP2009065148A (ja) アルミニウム相互接続部の制御された表面酸化
TWI801374B (zh) 阻障膜沉積及處理
CN111058090B (zh) 金属氮化物硬掩膜的制备方法
US6573181B1 (en) Method of forming contact structures using nitrogen trifluoride preclean etch process and a titanium chemical vapor deposition step
TWI787702B (zh) 使用pvd釕的方法與裝置
CN114369804B (zh) 薄膜沉积方法
JP7155388B2 (ja) ニッケルシリサイド材料を生成する方法
CN112020572B (zh) 在物理气相沉积腔室中沉积的层中的电阻区(ra)控制
CN112466757A (zh) 薄膜沉积方法及基片
US20190385908A1 (en) Treatment And Doping Of Barrier Layers
JP5335916B2 (ja) 被膜表面処理方法
US6255215B1 (en) Semiconductor device having silicide layers formed using a collimated metal layer
CN115679272A (zh) 一种物理气相沉积制备金属薄膜的方法
US20100314245A1 (en) Ionized Physical Vapor Deposition for Microstructure Controlled Thin Film Deposition
US20070144892A1 (en) Method for forming metal film or stacked layer including metal film with reduced surface roughness
JP2023538635A (ja) 圧電用途のための堆積方法及び装置
US9218961B2 (en) Methods of forming a metal containing layer on a substrate with high uniformity and good profile control
TW202100781A (zh) 形成金屬容納材料的方法
KR20070038780A (ko) 지르코늄산화막 증착방법
CN110965023A (zh) 氮化钛薄膜沉积方法
WO2022240704A1 (en) Pulsing plasma treatment for film densification

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination