KR100672101B1 - 개선된 피처 표면 커버리지를 향상시키는 구리 시드층을증착시키는 방법 - Google Patents

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Abstract

본 발명자들은 반도체 피처 표면(129) 상에 증착된 구리 시드층(132)의 스텝 커버리지를 향상시키는 방법을 고안하였는데, 이는 특히 높은 종횡비를 가진 작은 크기의 피처에 유용하다. 높은 종횡비 피처의 예로서 콘택 비아(122)를 사용하여, 종래 개념과는 달리, 이온이 되는 증착 구리 종의 비율을 증가시킴으로써 비아의 바닥 및 비아의 벽 상에서 동시에 구리 시드층 커버리지를 증가시키는 것이 가능하다는 것을 실험했다. 구리 시드층에 대하여 충분한 스텝 커버리지를 얻는데 필요한 종(species) 이온화 비율은 피처의 종횡비 함수이다. 이와 같은 이온화되는 구리 종의 비율 증가는 구리 타깃의 레이저 절제, 전자 사이클로트론 공진, 중공 캐소드 및 본 출원인이 선호하는 유도 결합 RF 플라즈마와 같은 공지 기술을 이용하여 달성될 수 있다. 본 발명자들은 유도 결합 플라즈마가 이온화를 증가시키기 위하여 이용될 때, 이온화 소스에 대한 파워의 증가는 많은 경우에 원하는 이온 비율을 얻기에 충분하지 않다는 것을 발견했다. 일반적으로 플라즈마 가스는 아르곤이며, 구리 시드층 증착 챔버에서 아르곤 압력은 약 20 내지 100mTorr, 바람직하게 20 내지 70mTorr 범위 내로 된다.

Description

개선된 피처 표면 커버리지를 향상시키는 구리 시드층을 증착시키는 방법 {METHOD OF DEPOSITING A COPPER SEED LAYER WHICH PROMOTES IMPROVED FEATURE SURFACE COVERAGE}
본 발명은 피처 표면 상의 스텝 커버리지를 개선시킨 구리 시드층 증착 방법 및 상기 방법을 이용하여 얻은 개선된 피처 구조물에 관한 것이다.
원하는 반도체 상호접속 패턴을 제공하기 위하여 구리 필름을 에칭하는 것은 어렵기 때문에, 구리 상호접속부를 제공하는 바람직한 방법 중 하나는 다마신 공정이며, 이는 깊숙이 박힌(embeded) 트렌치(trench) 및/또는 비아(via)를 충전시켜야 한다.
0.5미크론(μ) 또는 그 이하의 범위의 피처 크기를 가진 다중레벨 구조물을 형성하는 일반적인 다마신 프로세스는: 반도체 표면 상의 유전체 물질 블랭킷 증착; 개구부를 형성하기 위한 유전체 물질 패터닝; 상기 개구부를 충전하도록 충분한 양으로 상기 유전체 물질의 표면을 도전 물질로 증착; 및 화학 반응물을 이용한 공정, 기계적 방법 또는 결합된 화학-기계적 연마 기술을 이용하여 기판 표면으로부터 과도한 도전 물질의 제거를 포함한다. 하부 구조물로의 구리 확산에 따른 문제점 때문에, 유전체 물질과 구리 충전 물질사이에 배리어층이 자주 이용된다. 또한, 배리어층에 대한 구리 충전부의 접착을 개선하기 위하여, 구리 시드층이 벌크 구리 충전 물질을 증착하기 전에 배리어층 상에 증착된다.
피처의 구리 충전 중에 발생하는 주요 문제점은 구리 충전부 내의 보이드(void) 공간이 발생하는 것이다. 예를 들어, 화학 기상 증착(CVD)을 이용하여 트렌치 또는 비아와 같은 피처의 구리 충전 중에, 충전된 개구부 내에 보이드를 발생시키는 경향이 있는데; 이는 특히 높은 종횡비에서 실제로 발생한다. CVD 공정의 다른 단점은 증착된 도전 물질에서 발견될 수 있는 CVD 반응물 증착 소스로부터의 오염 및 CVD 기술의 이용과 관련된 비용이다. 증발되거나 또는 스퍼터링된 구리로 구리 피처를 충전하는 것은 깨끗한 공정이지만; 보이드를 형성하려는 경향은 여전히 존재한다. 또한, 증발 증착은 상대적으로 느린 공정이어서, 제조 속도를 감소시킨다. 스퍼터링된 구리는 구리의 재흐름과 결합되어 이용될 경우 구리 충전부을 제공하는데 이용될 수 있다. 그러나, 재흐름 공정은 일반적으로 시간이 소비되는 공정이다.
약 0.5μm이하의 높은 종횡비 피처를 충전시키는 전형적인 스퍼터링 기술은 약 400℃이상의 온도에서 (증착없는) 어닐링 공정 전에 피처 표면 상에 스퍼터링된 구리를 저온(일반적으로 150℃이하) 증착시키는 것을 포함하여, 구리를 리플로우(reflow)하여 트렌치 또는 비아를 충전시키도록 한다. 그러나, 상기와 같은 현재의 재흐름 공정은 2:1이하의 종횡비로 제한되며 일반적으로 30분 이상의 처리 시간이 필요하다.
1993년 9월 21일자로 특허된 브래런 등의 미국특허 제5,246,885호는 상기 문제점을 기술하고 높은 종횡비 피처를 충전하기 위한 레이저 절제(ablation) 시스템의 이용을 제안하였다. 합금, 계층화된 층 및 순금속은 특정 각도에서 타깃에 충돌하는 에너지 빔을 이용하여 하나 이상의 물질을 포함하는 타깃을 절제함으로써 증착된다. 절제된 물질은 절제된 물질의 이온이 우선적으로 포함된 플라즈마를 발생시킨다고 하는데, 여기서 플라즈마는 물질이 증착될 표면쪽으로 높은 지향성을 가지고 이동된다.
1974년 5월 17일 특허된 루돌프 에시배치의 미국특허 제5,312,509호는 고순도 금속의 저온 화학 기상 증착을 위한 제조 시스템을 개시한다. 특히, 에칭된 패턴을 포함하는 반도체 기판은 플라즈마 세정되고; 다음에 기판은 접착 및 핵 시드층으로 코팅된다. 기판을 포함하는 처리 챔버에 연결된 반응로는 증착될 금속의 선구체를 승화시키며, 이는 기판에 이전된다. 기판이 안착되는 가열된 척은 선구체의 분리 온도 이상으로 기판을 가열시켜, 기판 상의 시드층 상으로 금속 종(species)이 응집되게 선구체로부터의 금속을 기판 위로 방출시킨다. 접착 배리어층 및 (필요한 경우) 시드층은 스퍼터 증착을 이용하여 증착되지만, 구리층은 CVD 증착에 의하여 단독으로 부착되어, 스퍼터링이 구리 증착에 이용될 경우 발생하게 되는 측벽 보이드를 방지한다.
1994년 10월 11일 특허된 호 등의 미국특허 제5,354,712호는 집적 회로에 상호접속 구조물을 형성하는 방법을 개시한다. 바람직하게, 금속 증착을 위한 시드층을 형성하는 도전 물질의 배리어층은 유전체 물질에 한정된 상호접속 트랜치의 측벽 및 바닥 상에 선택적으로 제공된다. 다음에, 정합된 금속층은 상호접속 트렌치 내의 배리어층 상에 선택적으로 증착된다.
전술한 모든 개발 노력에도 불구하고, 매우 복잡한 장치를 필요로 하지 않으며; 소형의 높은 종횡비 피처에 대하여 양호한 스텝 커버리지를 제공하고; 약 450℃이하의 온도에서 수행될 수 있으며; 그리고 보이드 없는 상호접속 구조물을 형성하는 구리 상호접속 피처 형성 방법이 여전히 요구되고 있다.
아주 최근에, 구리 충전 반도체 피처는 매우 깨끗한 도금 용액을 사용하는 전기도금 기술을 이용하여 형성된다. 구리를 증착하기 위한 이러한 방법은 전기도금 시작 시에 연속적으로 정합된 구리 시드층이 피처의 표면 상에 제대로 배치될 때 효과가 있다. 그러나, 구리 시드층에서 불연속하는 부분이 있을 경우, 보이드가 시드층의 불연속하는 부분이 있는 구리 충전부 내에 발생한다. 그래서 전체 피처 표면 상에 연속적인 구리 시드층을 갖는 것이 아주 중요하다. 피처 크기가 작고(0.25μm이하) 종횡비가 클 때(약 3:1이상), 예를 들어, 피처 표면 상에 연속적인 구리 시드층을 얻는 것은 매우 어렵다. 도 1a는 바닥 직경이 0.17μm이고 종횡비가 약 7:1인 구리 충전 반도체 콘택 비아의 단면을 도시하는데, 여기서 구리 시드층의 스텝 커버리지는 부적절하며 구리 충전부는 수많은 보이드를 가진다. 약 3:1이상의 종횡비를 갖는 충전 피처를 형성하기 위하여, 스텝 커버리지의 개선, 특히 측벽 커버리지의 개선이 요구된다.
본 발명자들은 반도체 피처 표면 상에 증착되는 구리 시드층의 스텝 커버리지를 향상시키는 방법을 발명했으며, 상기 방법은 높은 종횡비를 갖는 작은 크기의 피처에 특히 유용하다. 높은 종횡비를 갖는 피처의 예로서 콘택 비아를 이용하여, 발명자들은 이전에 가지고 있던 견해와 달리, 이온이 되는 증착 구리 종의 비율을 증가시킴으로써 비아의 바닥 및 비아의 벽 상에서 동시에 구리 시드층 커버리지를 증가시키는 것이 가능하다는 것을 보여주었다. 또한, 커버리지는 피처 치수에 의존하여 반도체 기판 표면의 바이어스 전압(흡인력)을 조정함으로써 최적화될 수 있다.
구리 시드층에 대하여 충분한 스텝 커버리지를 얻는데 필요한 종(species) 이온화 비율은 피처의 종횡비 함수이다. 본 발명에서는 0.25μm 또는 그이하의 피처 크기를 갖는 피처에 대하여 기판에 접촉할 때 적어도 30%이상이 이온인 증착 종(species)을 이용하는 것을 고려하지만, 약 3:1이상의 종횡비에서는 50%이상의 구리 종이 기판 상에 증착될 때 이온이 되어야 한다. 종횡비가 약 4:1로 증가할 경우, 이온인 종(species)의 비율은 바람직하게 약 60 내지 70%로 증가한다. 종횡비가 5:1이상일 경우, 이온인 종(species)의 비율은 바람직하게 80%이상으로 증가한다. 100%의 이온화된 종에 근접하는 것이 가능하지만, 일반적으로 증착 속도 감소는 요구된 조건 하에서의 동작이 비실용적이게 한다. 그 결과, 여기서 고려되는 많은 소자 피처에 대하여, 바람직한 이온화 비율은 약 50 내지 90%사이의 범위를 가진다.
이와 같은 이온화되는 구리 종의 비율 증가는 구리 타깃의 레이저 절제, 전자 사이클로트론 공진, 중공 캐소드를 기초로 한 공지 기술 및 본 출원인이 선호하는 유도 결합 RF 플라즈마를 이용하여 달성될 수 있다. 유도 결합 RF 플라즈마의 이용은 이하에 상세히 설명된다.
본 발명에서는 유도 결합 플라즈마가 이온화를 증가시키기 위하여 이용될 때 대부분의 경우 이온화 소스에 대한 RF 파워의 증가는 원하는 이온 비율을 얻기에 충분하지 않다는 것을 발견했다. 이는 또한 플라즈마 가스 압력을 증가시켜야 한다. 일반적으로 플라즈마 가스는 아르곤이지만, 크립톤 및 크세논과 같은 다른 불활성 가스가 마찬가지로 이용될 수 있다. 사실, 크립톤 또는 크세논과 같은 높은 질량의 가스가 Cu원자를 이온화하는데 매우 효과적일 수 있지만, 아르곤이 구입이 용이하고 저렴하기 때문에 바람직하다. 구리 시드층 증착 챔버에서 플라즈마 가스 압력은 플라즈마에 적정 이온 비율을 얻기 위하여 약 20 내지 100mTorr, 바람직하게는 30 내지 70mTorr 범위이다.
도 1a는 구리 시드층의 증착을 위해 종래 기술을 이용하여 얻은 구리 충전 콘택의 투과 전자 마이크로스코프(TEM) 단면 이미지를 도시한다.
도 1b는 구리 시드층의 증착을 위해 본 발명의 방법을 이용하여 얻은 구리 충전 콘택의 TEM 단면 이미지를 도시한다.
도 2a는 구리 증착 가공 챔버의 챔버 압력에 따라 약 5:1의 종횡비를 갖는 0.25μm 직경의 콘택 비아에 대하여 얻어진 바닥 커버리지를 도시하는데, 이 때 낮은 레벨의 파워가 스퍼터링 타깃에 충돌하기 위해 이용되는 플라즈마에 인가된다.
도 2b는 도 2a에 도시된 0.25μm 직경의 콘택 비아에 대하여 얻어진 측벽 커버리지를 도시한다.
도 3a는 구리 증착 가공 챔버의 챔버 압력에 따라 약 5:1의 종횡비를 갖는 0.25μm 직경의 콘택 비아에 대하여 얻어진 바닥 커버리지를 도시하는데, 이 때 스퍼터링 플라즈마에 인가되는 파워는 도 2a의 콘택 비아에 대하여 이용되는 파워의 두 배이다.
도 3b는 도 3a에 도시된 0.25μm 직경의 콘택 비아에 대하여 얻어진 측벽 커버리지를 도시한다.
도 4a는 구리 증착 가공 챔버의 압력에 따라 실험된 구리 종 이온화 부분을 도시한다. 실험은 일리노이즈 대학의 교수 마크 커시너로부터 이용가능한 HPEM(Hybrid Plasma Equipment Model) 코드를 기초로 하였다.
도 4b는 스퍼터링 타깃 및 구리 증착 가공 챔버 내의 기판 지지 받침대사이에 배치된 내부 이온화 코일에 대한 파워의 함수에 따른 구리 종 이온화 부분을 도시한다.
도 5는 본 발명의 방법을 이용하여 구리 시드층을 증착하는데 이용될 수 있는 종류의 스퍼터링 챔버의 단면도이다. 이 도면은 고밀도 플라즈마(이온 증착) 스퍼터링 챔버(또는 반응성-이온-증착 스퍼터링 챔버)의 중요 부분을 도시한다. 상기 중요 부분은 DC 파워가 인가되는 스퍼터링 타깃, 플라즈마 내의 이온화된 종을 생성하고 가공되는 반도체 기판 표면 상에 상기 이온화된 종을 유지하는 RF 파워 코일 및 기판 상에 향상된 바이어스를 제공하도록 기판이 안착된 지지 받침대에 RF 파워를 인가하는 수단을 포함한다. RF 파워가 지지 받침대에 인가되면, 이는 기판 쪽으로 이온이 더 이방성으로 지향되게 하고 이온이 기판에 부딪치는 힘의 크기를 제어한다.
본 발명은 반도체 피처 표면 상에 증착되는 구리 시드층의 스텝 커버리지를 개선하는 방법에 관한 것이며, 특히 높은 종횡비를 가진 작은 크기의 피처에 유용하다. 스텝 커버리지의 개선은 피처 형태에 관계없이 피처 표면 상에 연속적으로 코팅할 수 있는 능력의 개선을 의미한다. 이 방법은 반도체 기판의 필드 표면 상에 소정 두께의 물질을 증착하는 동안 피처 표면 상의 바닥 커버리지 및 측벽 커버리지 크기를 동시에 증가시키는 것이 가능하다는 발견을 기초로 한다. 이러한 동시 증가는 적어도 주어진 이온 비율을 포함하는 기판의 표면에서 구리 종을 제공하는 것에 의존한다(상기 요구되는 비율은 피처 크기 및 피처 종횡비에 따른다). 또한, 본 발명의 바람직한 실시예의 장치를 이용할 경우, 이온이 되는 종의 비율은 구리 증착 가공 챔버의 압력을 증가시킴으로써 증가된다.
Ⅰ. 정의
본 명세서 및 첨부된 청구범 위에서 사용된 용어는 단수로 표시되었지만 복수의 의미를 포함한다. 예를 들어, "반도체"는 반도체 동작 특성을 갖는 것으로 알려진 여러 다른 물질들을 포함한다.
본 발명의 설명에 특히 중요한 특정 용어는 이하에 정의된다.
용어 "종횡비"는 특정 피처의 폭 치수에 대한 높이 치수의 비율을 나타내는 것이지만, 여기에 한정되는 것은 아니다. 피처가 하나 이상의 폭 치수폭을 가질 경우, 종횡비는 일반적으로 피처의 가장 작은 폭 치수를 이용하여 계산된다. 예를 들어, 일반적으로 다수의 층을 관통하여 관 형태로 연장되는 콘택 비아 개구는 하나의 높이와 하나의 직경을 가지며, 종횡비는 상기 직경에 의하여 나누어진 관의 높이일 것이다. 트렌치의 종횡비는 트렌치의 최소 폭(일반적으로 트렌치의 베이스)으로 나누어진 트렌치 높이이다.
용어 "바닥 커버리지"는 피처의 상부(일반적으로 필드 표면 위)에서의 증착 정도(비율)로서 피처 바닥에 증착된 물질의 두께를 나타내지만, 이에 한정되는 것은 아니다.
용어 "완전 충전"은 구리 충전 피처에 어떠한 보이드 공간도 존재하지 않는 구리 충전 피처의 특성을 나타낸다.
용어 "구리"는 구리 또는 이의 합금을 나타내며, 여기서 합금의 구리 함유량은 적어도 80%이상이다. 합금은 두 개 이상의 구성 성분을 포함할 수 있다.
용어 "본질적인 보이드 없는 피처"는 증착된 물질로 충전된 체적 단위 개구 또는 공간을 포함하는 피처를 나타내지만, 이에 한정되는 것은 아니고, 여기서 충전된 체적이 실질적인 보이드 없는 공간이다.
용어 "피처"는 콘택, 비아, 트렌치, 이중 다마신 구조 및 기판 표면의 형태를 만드는 기타 구조물을 말하는데, 이에 한정되는 것은 아니다.
용어 "이온-증착 스퍼터링", "이온 금속 플라즈마(IMP) 및 "고밀도 플라즈마 스퍼터링"은 이온화되는 기판 상에 증착되는 종의 비율이 일반적으로 약 50%이상인 스퍼터 증착을 말한다. 구리 타깃의 레이저 절제, 전자 사이클로트론 공진, 중공 캐소드 및 본 출원인이 선호하는 유도 결합 RF 플라즈마와 같은, 이온 증착 스퍼터링을 수행하는 여러 가지 방법이 있다. 유도 결합 RF 플라즈마의 이용은 이하에 상세히 설명된다. 본 발명의 유도 결합 RF 플라즈마 증착은 바람직하게 마그네트론 스퍼터 증착(여기서 자기 어레이는 타깃 뒤에 배치됨)을 이용한다. 고밀도, 유도성 결합 RF 플라즈마는 스퍼터링 캐소드 및 기판 지지 전극(받침대)사이에 발생되어, 증가된 스퍼터 방출 부분은 기판 표면에 도달될 때 이온 형태가 된다.
용어 "이온 증착 스퍼터링 구리", "IMP 구리" 또는 "고밀도 플라즈마 스퍼터링 구리"는 전술한 기술을 이용하여 스퍼터링된 구리 증착물을 말한다.
용어 " 반응성 이온 증착", "반응성 이온 금속 플라즈마(IMP)" 또는 "반응성 고밀도 플라즈마 증착"은 상기 종류의 스퍼터링을 말하는데, 여기서 반응성 가스는 스퍼터링되는 이온화된 물질과 반응하도록 스퍼터링 중에 공급되어, 반응성 가스 엘리먼트를 포함하는 이온 증착 스퍼터링 화합물을 생성하도록 한다.
용어 "측벽 커버리지"는 피처의 상부(일반적으로 필드 표면 위)에서의 두께 정도(비율)로서 피처 측벽 상에 증착된 물질의 두께를 나타내지만, 이에 한정되는 것은 아니다.
용어 "표준 구리 증착" 또는 "통상적인 스퍼터링"은 기판 상에 필름층을 형성하는 방법을 말하는데, 여기서 타깃은 스퍼터링되고 타깃으로부터 스퍼터링된 물질이 기판 상에 필름층을 형성하도록 타깃과 기판사이를 통과하며, 기판에 도달하기 전에 타깃으로부터 상당한 부분의 스퍼터링된 물질을 이온화시키기 위한 어떠한 수단도 제공되지 않는다.
용어 "TEM"은 투과 전자 마이크로스코프를 말한다.
Ⅱ. 본 발명을 수행하기 위한 장치
예비 세척, 배리어층의 증착 및 구리 시드층의 증착을 수행하기 위하여 이용될 수 있는 처리 시스템은 어플라이드 머티어리얼스사(캘리포니아 산타클라라)로부터 구입가능한 ENDURA® 통합 처리 시스템이다. 이 시스템은 미국특허 5,186,718 및 5,236,868에 도시되고 설명되며, 본 명세서에서 참조로 포함된다.
원하는 타깃 물질로부터 이온 증착 스퍼터 증착을 수행하기 위하여 이용될 수 있는 전형적인 장치를 더 설명하기 위하여, 도 5는 이온 증착 스퍼터링 시스템의 중요 엘리먼트의 단면도를 도시한다. 가공 챔버(500)는 본 발명의 방법을 이용하여 구리 시드층을 증착시키기 위하여 이용될 수 있다.
가공 챔버(500)는 일반적으로 스퍼터링 플라즈마를 형성하기 위하여 표준 스퍼터 자석(도시안됨)을 이용하는 마그네트론 챔버이다. 또한, 가공 챔버는 스퍼터링되는 물질이 금속일 경우 바람직하게는 가공 챔버 벽내부에 배치되는 유도 결합 RF 소스(510)를 포함한다. RF 소스(510)는 일반적으로 하나의 평탄한 코일(508) 형태이며, 코일은 스퍼터링 캐소드(타깃)(502) 및 기판 지지 전극(504)사이에 배치되어, 많은 부분의 스퍼터링 방출이 기판 표면에 도달될 때 이온 형태가 되도록 한다. RF 파워 소스(508)는 반도체 기판(505) 상의 DC 바이어스를 증가시키기 위하여 기판 지지 전극(504)에 바이어스를 가하기 위하여 (선택적으로) 이용될 수 있다. 일반적으로 차폐부(513)는 채널(503)을 통하여 유입되는 가스로부터 플라즈마(507)가 생성되는 영역을 감싼다. 차폐부(513)는 기판 처리 영역으로부터의 가스를 배출 채널(도시안됨)을 통하여 배출할 수 있는 진공 챔버(512)에 의하여 둘러싸인다. 본 발명의 바람직한 실시예에서, 아르곤은 일반적으로 이 경우 구리 종과 같은 증착 종을 발생시키기 위하여 타깃(502)과 충돌하는 스퍼터링 이온을 생성하기 위하여 이용된다.
전기도금 공정을 이용하여 구리 충전층을 제공할 것이 요구되는 경우, 이는 바람직하게 공지된 종류의 전기도금 수조에서 수행되며, 여기서 전기도금 공정에 이용된 시약은 고순도이다. 상기와 같은 전해물은 캘리포니아 맨해튼 비치에 판매소를 가진 Enthone-OMI로부터 구입가능하다. 구리 전기도금은 1998년 울만 화학 산업 백과사전에 개시되어 있으며, 반도체 표면의 구리 도금에 이용될 수 있는 전기도금 장치는 몬타나 카리스펠의 SEMITOOL®로부터 구입가능하다. 전기도금은 DC만을 이용하거나 또는 DC플러스 인가 방법을 이용하여 수행될 수 있다.
배리어층을 증착한 후에, 적어도 구리 시드층이 배리어층 위에 부착될 때까지 반도체 구조물이 공기 또는 습기에 노출되지 않도록 하는 것이 바람직하다. 피처 내부에서의 구리 산화물 형성 및 구리 부식을 방지하도록 반도체 구조물이 제어되는 분위기 하에 있는 동안, 나머지 공정 단계는 전기도금 또는 기타 수단을 통하여 구리를 부착하여 완료되는 것이 바람직하다.
Ⅲ. 본 발명의 방법
본 발명 이전에는, 기판 내에 있는 피처(예를 들어 콘택 비아) 표면을 덮고 기판 표면을 개방할 수 있는 고정된 수의 구리 원자를 제공하여 반도체 기판의 필드 표면 상에 소정 두께의 구리층을 증착하는 것이 이론적으로 성립하였다. 개구부의 표면 영역 상에 증착된 구리 원자량을 계산할 수 있으며, 이것들은 개구부 하부의 피처 표면 위에 증착하기 위하여 이용될 수 있는 원자이다. 그 결과, 더 많은 구리 원자가 콘택 또는 비아의 바닥에 부착되도록 공정 파라미터를 변경시킴으로써, 비아의 측벽을 덮기 위해 이용될 수 있는 구리 원자가 적어진다. 본 발명자들은 이것이 실제 그렇지 않다는 것을 발견했다. 본 발명자들은, 기판에 공급되는 구리 종이 소정 비율로 이온이 되면, 콘택 비아의 바닥 커버리지 및 측벽 커버리지를 동시에 증가시키는 것이 가능하다는 것을 발견했다. 가능한 설명은 증착 금속의 이온화를 증가시킴으로써, 더많은 구리 종이 음으로 바이어스된 웨이퍼에 부착되고, 높은 종횡비 피처로 깊이 침투할 수 있다는 것이다. 또한, 증가된 이온화는 증착 구리의 부착(stick) 계수를 1 이하로 감소시켜, 측벽에 대한 피처의 바닥으로부터 물질이 더 많이 흩어지고 재분배되도록 할 수 있다. 요구된 구리 종의 이온화 비율(또는 이온화 정도)은 피처 크기 및 피처의 종횡비에 의존한다. 예를 들어, 약 0.25μm 이하의 피처 크기 및 약 3:1의 종횡비를 갖는 콘택 비아는 구리 시드층의 바람직한 연속하는 측벽 커버리지를 제공하도록 기판 상에 증착될 때 약 50%이상의 구리 종이 이온화될 것을 요구한다. 종횡비가 약 4:1로 증가될 때, 이온인 종의 비율은 바람직하게 약 60 내지 70%사이로 증가된다. 종횡비가 약 5:1 이상으로 증가될 때, 이온인 종의 비율은 바람직하게 80% 이상으로 증가된다.
도 1b는 본 발명을 방법을 이용하여 형성된 반도체 구조물(120)의 TEM 단면도이며, 상기 구조물(120)에는 콘택 비아(122)가 형성되어 있다. 콘택 비아(122)의 개구면(129)은 일반적으로 유전 기판층(124)(일반적으로 실리콘 이산화물)의 플라즈마 에칭에 의하여 얻어진다. 유전 기판(124)은 구리 충전부(126)와 접촉하며, 유전 물질(실리콘 산화물과 같은)은 구리에 의하여 확산되기 쉬우며, 배리어층(130)은 일반적으로 구리 및 유전 물질 사이에서 이용된다. 콘택 비아(122) 내의 구리의 접착을 개선하기 위하여, 구리 시드층(132)은 일반적으로 구리 충전 물질의 벌크를 부착하기 위하여 배리어층(130) 위에 부착된다.
여기서 개시된 바람직한 실시예는 요구되는 디바이스 기능에 의존하는 기판(126)에 관한 것이다. 본 예에서, 실리콘 질화물 에칭 정지층(128)(기타 유사한 에칭 정지 물질이 이용될 수 있음)은 기판(126) 상에 증착되며, 실리콘 산화물 유전층(124)(다른 유전 물질이 이용될 수 있음)은 실리콘 질화물 에칭 정지증(128) 위에 부착된다. 약 0.17μm의 피처 크기 및 약 5 내지 7사이의 범위를 가진 종횡비를 가진 콘택 비아 개구 표면(129)은 실리콘 산화물층(124)으로 에칭된다. 다음에, 탄탈 질화물 배리어층(130)은 공지된 종류의 반응성 플라즈마 기상 증착 기술을 이용하여 실리콘 산화물 내부면(129) 상에 부착된다. (구리에 의하여 확산되지 않는 유전 물질이 이용되면 배리어층이 필요 없을 수 있다). 본 실시예에서, 탄탈 질화물 배리어층은 여기서 설명되는 종류의 반응성 이온 금속 플라즈마 스퍼터링 기술을 이용하여 증착된다. 그러나, CVD와 같은 다른 증착 기술이 이용될 수 있다. 일반적으로, 탄탈 질화물 배리어층(130)은 약 150 내지 500Å 범위의 두께를 가진다. 본 발명은 일반적으로 약 250Å 두께의 배리어층(130)을 이용한다. (탄탈, 티타늄, 티타늄 질화물, 텅스텐 및 텅스텐 질화물과 같은 다른 선택적인 배리어층 물질이 이용될 수 있다).
배리어층(130) 위에는, 구리 "시드"층(132)이 부착된다. 그리고, 끝으로, 구리 충전층(136)이 구리 시드층(132) 위에 부착된다. 구리 시드층(132)의 목적은 배리어층(130)에 구리 충전부(136)의 접착을 개선하고 그리고 구리 충전부(136)으로의 이전을 위해 바람직한 결정 구조(바람직하게 <111>)를 제공하는 것이다. 구리 충전부(136)는 1997년 5월 13일 출원된 미국출원 08/855,059. "트렌치 및 비아를 충전하기 위한 구리 스퍼터링 방법"이라고 하는 팬딩중인 출원에 설명된 것과 같은 특정 조건하의 스퍼터링 기술을 이용하여 부착될 수 있다. 이 특허 출원은 본 발명의 출원인에게 양도되었으며, 여기에 참고된다.
구리 충전부는 또한 CVD, 증발 또는 전기도금과 같은 정합된 구리층을 제공하는 기술을 이용하여 부착될 수 있다. 바람직한 실시예에서, 전기도금은 구리 충전부(136)를 제공하기 위하여 이용된다.
실시예 1-비교 실시예
도 1a는 본 발명에 의하여 개선될 종래 기술을 도시한다. 도 1a는 콘택 비아(102)를 포함하는 반도체 기판(100)의 TEM 단면도이다. 콘택 비아(102)의 피처 크기는 0.17μm이고, 종횡비는 약 7이다.
콘택 비아(102)의 개구면(109)은 공지된 기술을 이용하여 실리콘 산화물 기판층(104)을 플라즈마 에칭하여 얻어진다. 탄탈 질화물 배리어층(110)은 이온 금속 플라즈마 증착 스퍼터링 조건을 이용하여 부착된다. 특히, 플라즈마 소스 파워는 1kW DC이며; 이온화 코일에 대한 RF 파워는 1.5kW @ 2MHZ이며; 플라즈마 가스 유속은 50sccm 아르곤 및 20sccm N2이며; 처리 용기 압력은 28mTorr이며; 기판 지지 받침대에 인가되는 RF 파워는 350W @ 13.56MHZ인데, 이는 증착 공정의 후반부에서만 인가된다.
다음에, 구리 시드층(112)은 다음 공정 조건을 이용하여 부착된다. 가공 챔버 압력은 20mTorr이며; 플라즈마 소스 파워는 2kW DC이며; 이온화 코일에 대한 파워는 2kW이며; 기판 지지 받침대에 인가되는 파워는 증착 공정의 후반부 중에 350W이다. 플라즈마 소스 가스는 아르곤이다. 타깃 조성물은 100%구리이다. 증착중의 기판 온도는 100℃이하이다. 기판 지지 받침대 온도는 50℃이하이다.
이들 공정 조건은 기판 표면을 부딪치는 구리 종 중 약 45%가 이온화되도록 한다. 바닥 커버리지는 약 10%이하이며, 측벽 커버리지는 약 0 내지 10%사이에서 가변한다.
구리 충전층(116)은 공지된 전기도금 기술을 이용하여 구리 시드층(112) 위에 부착된다. 보이드(114)는 콘택 비아(102)의 측벽을 따라 형성되어, 도 1a에 도시된 바와 같이 콘택 비아(102)가 불완전하게 충전된다.
실시예 2 - 본 발명의 바람직한 실시예
도 1b는 본 발명의 방법을 이용하여 제조된 충전된 콘택 비아를 도시한다. 도 1b는 그 내부에 형성된 콘택 비아(122)를 포함하는 반도체 기판(120)의 TEM 단면도이다. 콘택 비아(122)의 피처 크기는 0.17μm이며, 종횡비는 약 7이다.
여기서 설명된 바람직한 실시예는 200mm 직경 실리콘 웨이퍼를 처리할 수 있는 가공 챔버에서 생성된다. 콘택 비아(122)의 개구면(129)은 공지된 기술을 이용하여 실리콘 산화물 기판층(124)을 플라즈마 에칭하여 얻어진다. 탄탈 질화물 배리어층(130)은 도 1a에 대하여 설명된 방식으로 이온 금속 플라즈마 증착 스퍼터링 조건을 이용하여 부착된다.
다음에 구리 시드층(132)이 다음 공정 조건을 이용하여 부착된다. 가공 챔버 압력은 60mTorr이며; 플라즈마 소스 파워는 1kW DC이며; 이온화 코일 파워는 2kW @ 2MHZ이며; 기판 지지 받침대에 인가되는 RF 바이어스 파워는 증착 공정의 후반부 중에 350W @ 13.56MHZ이다. 플라즈마 소스 가스는 아르곤이다. 타깃 조성물은 100%구리이다. 증착중의 기판 온도는 100℃이하이며; 기판 지지 받침대 및 가공 챔버 벽 온도는 약 50℃이다. 필드 표면 상의 구리 시드층 두께는 약 200nm이다.
이들 공정 조건은 기판 표면을 부딪치는 구리 종중 약 80%가 이온화되도록 한다. 바닥 커버리지는 약 20%이하이며, 측벽 커버리지는 약 5 내지 10%사이에서 가변한다.
구리 충전층(136)은 공지된 전기도금 기술을 이용하여 구리 시드층(132) 상에 부착된다. 구리 충전층(136) 내에 또는 비아(122)의 측벽 영역을 따라 어떠한 보이드도 형성되지 않는다.
본 발명의 방법에 의해 달성된 개선된 스텝 커버리지는 이전에 설명한 바와 같이 기판 표면과 접촉하는 구리 종의 이온 비율 증가에 의해서 얻어진다. 이온 비율의 증가는 도 5를 참조로 설명된 내부 이온화 코일(508)의 이용에 의하여 부분적으로 달성된다. 그러나, 본 발명자들은, 구리 원자의 특성 때문에, 다른 물질(예를 들면, 티타늄)의 이온 증착 스퍼터링에 이용되는 가공 챔버 압력과 비교하여, 구리 증착 중에 가공 챔버 압력을 과감하게 증가시킬 필요가 있다는 것을 발견했다. 높은 가공 챔버 압력은 아르곤 원자(플라즈마 소스로 이용됨)와의 충돌 증가 때문에 이온화 코일(508)의 영역을 통한 스퍼터링된 구리 원자의 진행을 느리게 한다. 이는 이온화 코일(508)에 공급되는 RF 파워에 의하여 더 많은 구리 원자가 이온화되도록 한다. 이온화 비율은 RF 파워 자체를 증가시킴으로써 증가될 수 있지만, 이것만으로는 기판과 접촉하는 구리 종에 대한 원하는 이온화 비율을 얻기에 충분하지 못하다는 것을 발견했다. 이전에 설명한 바와 같이, 요구되는 가공 챔버 압력은 피처 크기 및 종횡비의 함수이다. 그러나, 0.25μm 이하의 피처 크기에 대하여, 약 4이상의 종횡비를 가질 경우, 전형적으로 30mTorr이상 바람직하게 50mTorr이상의 가공 챔버 압력을 이용하는 것이 요구된다. 본 발명에서 이용되는 특정 장치에서, 40mTorr 내지 0.5Torr사이의 가공 챔버 압력이 추천되며, 바람직한 범위는 40mTorr 내지 0.5Torr사이이며, 가장 바람직한 범위는 40mTorr 내지 100mTorr사이이다.
도 2a는 가공 챔버 압력(수평축(204))의 함수로서 본 발명의 방법(도 1을 참조로 설명된)에 의하여 증착된 구리 시드층에 대하여 얻어진 바닥 커버리지 비율(수직축(200))을 나타내는 도면(200)을 도시한다. 커브(206)는 반도체 웨이퍼 기판 중심에서의 데이터를 나타내며, 커브(208)는 반도체 웨이퍼 기판 모서리에서의 데이터를 나타낸다. 일반적으로 공정 조건은 1kW DC의 플라즈마 소스 파워에; 2kW RF(@2MHZ)의 이온화 코일 파워를 가하고; 어떠한 RF 파워도 기판 지지 플래튼에 인가되지 않으며; 기판 온도는 약 100℃이하이며; 가공 챔버 벽 온도 및 기판 지지 받침대 온도는 약 50℃ 이하였다.
도 2b는 가공 챔버 압력(수평축(224))의 함수로서 본 발명의 방법(도 1을 참조로 설명된)에 의하여 증착된 구리 시드층에 대하여 얻어진 측벽 커버리지 비율(수직축(222))을 나타내는 도면(220)을 도시한다. 커브(226)는 반도체 웨이퍼 기판 중심에서의 데이터를 나타내며, 커브(228)는 반도체 웨이퍼 기판 모서리에서의 데 이터를 나타낸다. 일반적으로 공정 조건은 도 2a를 참조로 설명된 것과 동일하다.
도 2b와 결부되어 도 2a에 의하여 설명되는 예측하지 못한 결과는 가공 챔버 압력을 증가시키기 위하여 구리 종을 증착시키는 동안 콘택 비아 표면의 내부의 바닥 커버리지 및 측벽 커버리지 모두를 동시에 증가시킬 수 있다는 것이다.
도 3a는 가공 챔버 압력(수평축(304))의 함수로서 본 발명의 방법(도 1을 참조로 설명된)에 의하여 증착된 구리 시드층에 대하여 얻어진 바닥 커버리지 비율(수직축(302))을 나타내는 도면(300)을 도시한다. 커브(306)는 반도체 웨이퍼 기판 중심에서의 데이터를 나타내며, 커브(308)는 반도체 웨이퍼 기판 모서리에서의 데이터를 나타낸다. 일반적으로 공정 조건은 2kW DC의 플라즈마 소스 파워에; 2kW RF(@2MHZ)의 이온화 코일 파워를 가하며; 어떠한 RF 파워도 기판 지지판에 인가되지 않으며; 기판 온도는 약 100℃이하이며; 가공 챔버 벽 온도 및 기판 지지 받침대 온도는 약 50℃ 이하였다.
도 3b는 가공 챔버 압력(수평축(324))의 함수로서 본 발명의 방법(도 1을 참조로 설명된)에 의하여 증착된 구리 시드층에 대하여 얻어진 측벽 커버리지 최소비율(수직축(322))을 나타내는 도면(320)을 도시한다. 커브(326)는 반도체 웨이퍼 기판 중심에서의 데이터를 나타내며, 커브(328)는 반도체 웨이퍼 기판 모서리에서의 데이터를 나타낸다. 일반적으로 공정 조건은 도 3a를 참조로 설명된 것과 동일하다.
도 2a 및 2b 그리고 도 3a 및 3b 공정 조건사이의 주요 차이는 플라즈마 소스 DC 파워가 증가되었다는 것이다(이는 1kW에서 2kW로 증가됨). 다시 한번, 바닥 커버리지는 가공 챔버 압력이 증가될 때 상당히 증가된다. 커브(328)에 도시된 바와 같이 반도체 기판 모서리에서 측벽 커버리지에 대한 데이터는 명확하지 않지만, 측벽 커버리지 또한 상당히 증가된다. 높은 챔버 압력(40mTorr이상)에서, 데이터는 웨이퍼 모서리 측벽 커버리지에 대하여 더 명확할 수 있다. 그러나, 높은 플라즈마 소스 파워는 증착 속도를 증가시키며, 이는 효율적인 이온화를 야기한다. 이러한 특정 장치에 대하여, 약 1 kW 범위 내의 낮은 소스 파워가 바람직하다.
도 4a는 가공 챔버 압력의 함수에 따른 실험된 이온화 정도(이는 100을 곱하여 퍼센트로 변환될 수 있음)를 나타내는 도면(400)이며, 모든 다른 변수는 도 2a 및 2b를 참고로 지정된 값에서 일정하게 유지된다. 이온화 정도는 수직축(402)에 도시되고, 가공 챔버 압력은 수평축(404)에 도시된다. 커브(406)는 반도체 웨이퍼 기판의 중심에서의 데이터를 나타내고, 커브(408)는 반도체 웨이퍼 기판의 모서리에서의 데이터를 나타낸다. 도 4a에서는 가공 챔버 압력 증가가 이온화 정도를 증가시키고 높은 압력(50mTorr 이상) 또한 기판 표면 전체의 균일한 이온화 비율을 얻는데 도움이 된다는 것을 나타낸다.
도 4b는 이온화 코일에 가해지는 파워의 함수에 따른 이온화 정도를 나타내는 도면(420)이며, 모든 다른 변수는 도 4a를 참고로 지정된 값 및 20mTorr의 가공 챔버 압력에서 일정하게 유지된다. 커브(426)는 반도체 웨이퍼 기판의 중심에서의 데이터를 나타내고, 커브(428)는 반도체 웨이퍼 기판의 모서리에서의 데이터를 나타낸다. 웨이퍼 기판 모서리에서는 원하는 것보다 이온화 정도가 낮을 뿐만 아니라, 이온화 코일에 대한 파워 증가 역시 기판 전체의 균일한 이온화 정도를 제공하지 못한다.
당업자는 구리 상호접속부 및 콘택 피처를 완전히 채울 수 있도록 시드층의 충분한 스텝 커버리지를 보장하기 위하여 본 발명이 이용될 수 있는 다수의 가능한 반도체 구조물을 생각할 수 있다. 상기와 같은 반도체 구조물은 실리콘 이산화물 이외의 유전 기판(예를 들어, 로우(low) k 중합체 유전 기판)을 이용하는 것을 포함할 수 있으며; 탄탈, 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물 또는 이들의 결합물과 같이 탄탈 질화물 이외의 배리어층을 이용하는 것을 포함할 수 있으며; 전기도금이외의 기술에 의하여 부착되는 구리 충전층을 이용하는 것을 포함할 수 있다. 또한, 높은 이온화 정도는 여기서 설명된 것과 다른 공지된 장치를 이용하여 얻을 수 있다. 위에서 설명한 바람직한 실시예는 본 발명의 범위를 한정하고자 하는 것이 아니며, 당업자는 본 발명의 사상을 첨부된 청구범위의 청구대상과 대응하는 실시예까지 확장할 수 있다.

Claims (18)

  1. 반도체 기판 상(upon) 또는 내부의 피처의 내부면에 구리 시드층을 제공하는 방법으로서,
    구리 종을 이용하여 상기 피처의 내부면에 상기 구리 시드층을 증착하는 단계 - 상기 종의 적어도 30퍼센트는 상기 종이 상기 기판의 표면에 접촉할 때 구리 이온 형태가 되어 연속하는 구리 시드층이 형성하게 함 -
    를 포함하는 구리 시드층 제공 방법.
  2. 제 1항에 있어서, 이온이 되는 상기 구리 종의 비율은 약 50 내지 약 100%사이의 범위인 것을 특징으로 하는 구리 시드층 제공 방법.
  3. 제 2항에 있어서, 이온이 되는 상기 구리 종의 비율은 약 50 내지 약 90%사이의 범위인 것을 특징으로 하는 구리 시드층 제공 방법.
  4. 제 3항에 있어서, 이온이 되는 상기 구리 종의 비율은 약 60 내지 약 90%사이의 범위인 것을 특징으로 하는 구리 시드층 제공 방법.
  5. 제 1 항 내지 제 4항 중 어느 한 항에 있어서, 이온이 되는 상기 구리 종의 비율은 이온 증착 스퍼터링에 의하여 달성되며, 상기 구리 종의 소스 및 반도체 기판사이에 배치된 이온화 장치에 파워가 인가되며, RF 파워 소스에 의하여 제공되는 이온화 에너지가 인가될 때 종을 감싸는 주위 압력은 적어도 30mTorr인 것을 특징으로 하는 구리 시드층 제공 방법.
  6. 제 5항에 있어서, 상기 주위 압력은 적어도 40mTorr인 것을 특징으로 하는 구리 시드층 제공 방법.
  7. 제 5항에 있어서, 상기 주위 압력은 적어도 60mTorr인 것을 특징으로 하는 구리 시드층 제공 방법.
  8. 제 1항의 방법에 따라 반도체 기판 상 또는 내부의 피처의 내부면에 연속하는 구리 시드층을 제공하기 위하여 사용되는 장치로서,
    상기 구리 시드층 제공 방법의 단계들을 수행하도록 프로그래밍된 전자 장치를 포함하는 구리 시드층 제공 장치.
  9. 제 8항에 있어서, 상기 장치는 상기 구리 종을 발생시키기 위하여 이용된 소스 및 상기 반도체 기판사이에 배치된 이온화 장치를 더 포함하는 것을 특징으로 하는 구리 시드층 제공 장치.
  10. 제 9항에 있어서, RF 파워가 상기 이온화 장치에 인가되는 것을 특징으로 하는 구리 시드층 제공 장치.
  11. 반도체 기판 상 또는 내부의 반도체 피처를 완전하게 구리 충전시키는 방법으로서,
    구리 종을 이용하여 상기 피처의 내부면에 연속하는 구리 충전 시드층을 증착하는 단계 - 상기 종의 적어도 30퍼센트는 상기 종이 상기 기판 표면에 접촉할 때 구리 이온 형태가 됨 - ; 및
    뒤이어, 상기 연속하는 구리 시드층에 구리 충전층을 증착하는 단계를 포함하는 구리 충전 방법.
  12. 제 11항에 있어서, 이온이 되는 상기 구리 종의 비율은 약 30 내지 약 90%사이의 범위인 것을 특징으로 하는 구리 충전 방법.
  13. 제 12항에 있어서, 이온이 되는 상기 구리 종의 비율은 약 50 내지 약 90%사이의 범위인 것을 특징으로 하는 구리 충전 방법.
  14. 제 13항에 있어서, 이온이 되는 상기 구리 종의 비율은 약 70 내지 약 90%사이의 범위인 것을 특징으로 하는 구리 충전 방법.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서, 이온이 되는 상기 구리 종의 비율은 이온 증착 스퍼터링에 의하여 달성되며, 상기 구리 종의 소스 및 반도체 기판사이에 배치된 이온화 장치에 파워가 인가되며, RF 파워 소스에 의하여 제공되는 이온화 에너지가 인가될 때 구리 종을 감싸는 주위 압력은 적어도 30mTorr인 것을 특징으로 하는 구리 충전 방법.
  16. 제 11항의 방법에 따라 반도체 피처를 완전하게 구리 충전하기 위하여 사용되는 장치로서,
    상기 구리 충전 방법의 단계들을 수행하도록 프로그래밍된 전자 장치를 포함하는 구리 충전 장치.
  17. 제 16항에 있어서, 상기 구리 충전 장치는 상기 구리 종을 발생시키기 위하여 이용된 소스 및 반도체 기판사이에 배치된 이온화 장치를 더 포함하는 것을 특징으로 하는 구리 충전 장치.
  18. 제 17항에 있어서, RF 파워가 상기 이온화 장치에 인가되는 것을 특징으로 하는 구리 충전 장치.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417249B (en) 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US6610151B1 (en) * 1999-10-02 2003-08-26 Uri Cohen Seed layers for interconnects and methods and apparatus for their fabrication
US6924226B2 (en) 1999-10-02 2005-08-02 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US7105434B2 (en) * 1999-10-02 2006-09-12 Uri Cohen Advanced seed layery for metallic interconnects
US7864346B2 (en) * 2000-05-16 2011-01-04 Xerox Corporation Apparatus and method for describing, planning and automatically programming complex finishing tasks
US6562715B1 (en) 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
TW505988B (en) * 2000-08-28 2002-10-11 Applied Materials Inc Nitrogen rich film for low-k applications
US6436267B1 (en) * 2000-08-29 2002-08-20 Applied Materials, Inc. Method for achieving copper fill of high aspect ratio interconnect features
US6660154B2 (en) 2000-10-25 2003-12-09 Shipley Company, L.L.C. Seed layer
US6455426B1 (en) * 2000-12-19 2002-09-24 Intel Corporation Method for making a semiconductor device having copper conductive layers
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US7781327B1 (en) 2001-03-13 2010-08-24 Novellus Systems, Inc. Resputtering process for eliminating dielectric damage
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US8043484B1 (en) 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
DE10136854A1 (de) * 2001-07-27 2003-02-20 Infineon Technologies Ag Verfahren zur Bestimmung der relevanten Ionen- und Teilchenflüsse in i-PVD-Verfahren
US6948231B2 (en) 2002-05-21 2005-09-27 International Business Machines Corporation Method of depositing material into high aspect ratio features
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US6872657B2 (en) * 2003-08-08 2005-03-29 Agency For Science, Technology And Research Method to form copper seed layer for copper interconnect
US20050189656A1 (en) * 2004-02-26 2005-09-01 Chun Yee Tan Micro-vias for electronic packaging
EP1609882A1 (de) * 2004-06-24 2005-12-28 METAPLAS IONON Oberflächenveredelungstechnik GmbH Kathodenzerstäubungsvorrichtung und -verfahren
JP2006148074A (ja) * 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
US7244344B2 (en) 2005-02-03 2007-07-17 Applied Materials, Inc. Physical vapor deposition plasma reactor with VHF source power applied through the workpiece
US9659758B2 (en) * 2005-03-22 2017-05-23 Honeywell International Inc. Coils utilized in vapor deposition applications and methods of production
JP4967354B2 (ja) * 2006-01-31 2012-07-04 東京エレクトロン株式会社 シード膜の成膜方法、プラズマ成膜装置及び記憶媒体
US7855147B1 (en) 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
US7645696B1 (en) 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US7897516B1 (en) 2007-05-24 2011-03-01 Novellus Systems, Inc. Use of ultra-high magnetic fields in resputter and plasma etching
US7922880B1 (en) 2007-05-24 2011-04-12 Novellus Systems, Inc. Method and apparatus for increasing local plasma density in magnetically confined plasma
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US20090127097A1 (en) * 2007-11-16 2009-05-21 Kei-Wei Chen Forming Seed Layer in Nano-Trench Structure Using Net Deposition and Net Etch
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
KR20100032644A (ko) * 2008-09-18 2010-03-26 삼성전자주식회사 선택적 플라즈마 처리를 이용한 반도체 소자의 금속배선 형성방법
US20100078312A1 (en) * 2008-09-26 2010-04-01 Tango Systems, Inc. Sputtering Chamber Having ICP Coil and Targets on Top Wall
US20100080928A1 (en) * 2008-09-26 2010-04-01 Tango Systems, Inc. Confining Magnets In Sputtering Chamber
JP5265309B2 (ja) * 2008-11-04 2013-08-14 株式会社アルバック スパッタリング方法
WO2011034089A1 (ja) * 2009-09-18 2011-03-24 株式会社アルバック 成膜方法
US10163698B2 (en) * 2014-05-07 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
CN105826244A (zh) * 2015-01-09 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
TWI689989B (zh) * 2016-07-25 2020-04-01 日商東京威力科創股份有限公司 單層膜介導的精密材料蝕刻
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0799903A2 (en) * 1996-04-05 1997-10-08 Applied Materials, Inc. Methods of sputtering a metal onto a substrate and semiconductor processing apparatus
EP0878843A2 (en) * 1997-05-13 1998-11-18 Applied Materials, Inc. Method of sputtering copper to fill trenches and vias

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316974A (en) * 1988-12-19 1994-05-31 Texas Instruments Incorporated Integrated circuit copper metallization process using a lift-off seed layer and a thick-plated conductor layer
US5186718A (en) 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5246885A (en) 1989-12-13 1993-09-21 International Business Machines Corporation Deposition method for high aspect ratio features using photoablation
JPH05504790A (ja) 1990-04-03 1993-07-22 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 高純度金属の低温化学気相付着のための製造システム
US5236868A (en) 1990-04-20 1993-08-17 Applied Materials, Inc. Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system
CA2082771C (en) 1992-11-12 1998-02-10 Vu Quoc Ho Method for forming interconnect structures for integrated circuits
US5962923A (en) 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
US5933753A (en) * 1996-12-16 1999-08-03 International Business Machines Corporation Open-bottomed via liner structure and method for fabricating same
US5913147A (en) * 1997-01-21 1999-06-15 Advanced Micro Devices, Inc. Method for fabricating copper-aluminum metallization
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6051114A (en) * 1997-06-23 2000-04-18 Applied Materials, Inc. Use of pulsed-DC wafer bias for filling vias/trenches with metal in HDP physical vapor deposition
US6022800A (en) * 1998-04-29 2000-02-08 Worldwide Semiconductor Manufacturing Corporation Method of forming barrier layer for tungsten plugs in interlayer dielectrics
US6057236A (en) * 1998-06-26 2000-05-02 International Business Machines Corporation CVD/PVD method of filling structures using discontinuous CVD AL liner
US6037258A (en) * 1999-05-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Method of forming a smooth copper seed layer for a copper damascene structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0799903A2 (en) * 1996-04-05 1997-10-08 Applied Materials, Inc. Methods of sputtering a metal onto a substrate and semiconductor processing apparatus
EP0878843A2 (en) * 1997-05-13 1998-11-18 Applied Materials, Inc. Method of sputtering copper to fill trenches and vias

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Publication number Publication date
TW518714B (en) 2003-01-21
US20020068449A1 (en) 2002-06-06
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US6500762B2 (en) 2002-12-31
WO2000041235A1 (en) 2000-07-13
JP2002534807A (ja) 2002-10-15
US6391776B1 (en) 2002-05-21
KR20010089783A (ko) 2001-10-08

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