WO2011034089A1 - 成膜方法 - Google Patents

成膜方法 Download PDF

Info

Publication number
WO2011034089A1
WO2011034089A1 PCT/JP2010/065936 JP2010065936W WO2011034089A1 WO 2011034089 A1 WO2011034089 A1 WO 2011034089A1 JP 2010065936 W JP2010065936 W JP 2010065936W WO 2011034089 A1 WO2011034089 A1 WO 2011034089A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
film
temperature
thin film
chamber
Prior art date
Application number
PCT/JP2010/065936
Other languages
English (en)
French (fr)
Inventor
茂雄 中西
周司 小平
恒吉 鎌田
和正 堀田
純一 濱口
知之 吉浜
聡 豊田
Original Assignee
株式会社アルバック
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アルバック filed Critical 株式会社アルバック
Priority to JP2011531945A priority Critical patent/JPWO2011034089A1/ja
Publication of WO2011034089A1 publication Critical patent/WO2011034089A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/02Pretreatment of the material to be coated
    • C23C14/024Deposition of sublayers, e.g. to promote adhesion of the coating
    • C23C14/025Metallic sublayers
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04Coating on selected surface areas, e.g. using masks
    • C23C14/046Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14Metallic material, boron or silicon
    • C23C14/16Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon
    • C23C14/165Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon by cathodic sputtering
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/54Controlling or regulating the coating process
    • C23C14/541Heating or cooling of the substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a film forming method for forming a thin film on a surface of a substrate.
  • the present invention relates to a film forming method for reliably covering high aspect ratio holes (holes), grooves (trench), or fine patterns formed on a substrate.
  • the material constituting the wiring layer diffuses into the substrate. Prevents the deterioration of wiring that occurs.
  • the barrier metal layer is formed by depositing a thin film made of a metal or a metal compound on a substrate by a PVD method such as sputtering or a vapor phase growth method.
  • a PVD method such as sputtering or a vapor phase growth method.
  • copper in which a barrier metal layer made of tantalum nitride (TaN), tantalum (Ta), and a combination thereof is formed on a substrate made of a low dielectric constant (low-k) material or silicon oxide (SiO 2 ).
  • a semiconductor element having wiring is disclosed (Patent Document 1).
  • Cu formed on the barrier metal layer may be formed into a ball shape (spherical shape) due to the surface tension of Cu.
  • it is necessary to deposit Cu at high speed.
  • the substrate has heat due to, for example, plasma radiant heat.
  • FIG. 4 is a schematic cross-sectional view showing a state in which an overhang has occurred in the trench T when a film made of Cu is formed on the substrate 17.
  • the trench T is a groove-shaped concave portion composed of a side wall portion Ta and a bottom portion Tb. 4 indicates a barrier metal layer, and L indicates a formed thin film.
  • L indicates a formed thin film.
  • the present invention suppresses the occurrence of an overhang in an opening and a decrease in coverage in a side wall of a high aspect ratio hole or trench formed on a substrate or a fine pattern.
  • a film forming method capable of
  • a substrate having a fine hole or groove formed on the surface is prepared, and a thin film made of tantalum is formed on the entire surface of the substrate including the side wall and bottom of the hole or groove. Then, a thin film made of copper is formed on the entire surface of the thin film made of tantalum in a state where the temperature of the substrate is set in a range of 10 ° C. or higher and 70 ° C. or lower.
  • the temperature of the substrate is in a range of 20 ° C. or higher and 60 ° C. or lower.
  • it is preferable that at least one of the thin film made of tantalum and the thin film made of copper is formed on the substrate by a sputtering method.
  • the film forming method of the second aspect of the present invention prepares a substrate having fine holes or grooves formed on the surface, and prevents copper from being diffused over the entire surface of the substrate including the side walls and bottom of the holes or grooves.
  • a barrier film having a barrier property is formed, and a thin film made of copper is formed on the entire surface of the barrier film in a state where the temperature of the substrate is set in a range of 10 ° C. or higher and 70 ° C. or lower.
  • the temperature of the substrate is in a range of 20 ° C. or higher and 60 ° C. or lower.
  • it is preferable that at least one of the barrier film and the copper thin film is formed on the substrate by a sputtering method.
  • a sufficient minimum opening can be secured by suppressing the occurrence of overhang for holes, trenches, and fine patterns having a high aspect ratio formed on the substrate, so that the coverage of the side wall portion can be secured. Can be increased.
  • FIG. 5 is a schematic cross-sectional view of a high aspect ratio trench or hole formed, showing that an overhang is formed. It is a graph which shows the relationship between a substrate temperature and a minimum opening.
  • FIG. 1 is a schematic view of an example of a film forming apparatus 1 used for carrying out the film forming method of the present invention.
  • FIG. 2 is a schematic cross-sectional view of film forming chambers 4 a and 4 b that are chambers constituting the film forming apparatus 1.
  • the film forming apparatus 1 is configured such that a load lock chamber 3, a plurality of film forming chambers 4 a and 4 b, and a temperature adjusting chamber 5 are arranged around a transfer chamber 2 via a gate valve 6.
  • the transfer chamber 2 is depressurized to a predetermined degree of vacuum.
  • a substrate transfer robot (not shown) is installed in the transfer chamber 2.
  • the load lock chamber 3 functions as a degas chamber, and degass the substrate to be processed by a heater (not shown) at a high temperature under a reduced pressure to remove gas contained in the substrate.
  • Reference numerals 4a and 4b are film forming chambers, but the first film forming chamber 4a functions as a barrier metal film forming chamber for forming a barrier metal layer on the substrate 17 (see FIG. 2).
  • the second film forming chamber 4b functions as a Cu film forming chamber for forming Cu on the substrate 17 on which the barrier metal layer is formed.
  • the temperature adjustment chamber 5 includes a heating device and a cooling device, and at least one of the substrate before film formation and the substrate after film formation can be transferred into the temperature adjustment chamber 5 to cool or heat the substrate. .
  • the load lock chamber may have a structure in which a carry-in chamber and a carry-out chamber are separately provided, or a mechanism in which a chamber for substrate cleaning performed before barrier film formation is provided.
  • the temperature adjustment chamber 5 is not necessarily provided.
  • a load lock chamber, a film formation chamber, and the like may be connected in order of processes without providing the transfer chamber 2.
  • FIG. 2 is a schematic cross-sectional view for explaining in detail the film forming chambers 4a and 4b that constitute the film forming apparatus 1 and can be used for forming the thin film of the present invention.
  • the film forming chambers 4a and 4b are processing chambers for forming a thin film on a substrate by sputtering.
  • the film forming chambers 4 a and 4 b have a vacuum chamber 20.
  • a cathode electrode 14 is fixed to the ceiling of the vacuum chamber 20.
  • a target 15 is disposed on the surface of the cathode electrode 14.
  • a DC power supply 19 that applies a negative voltage to the cathode electrode 14 is connected to the cathode electrode 14.
  • a magnetic circuit 18 made of a permanent magnet is provided at the back surface position of the cathode electrode 14 outside the vacuum chamber 20.
  • the vacuum chamber 20 is configured such that the magnetic flux formed by the magnetic circuit 18 penetrates the cathode electrode 14 and the target 15 and a leakage magnetic field is formed on the surface of the target 15. When sputtering is performed, electrons are trapped in the leakage magnetic field, and the plasma is densified.
  • a substrate holder 16 is provided on the bottom surface of the vacuum chamber 20.
  • a substrate 17 made of a silicon substrate or the like is disposed on the surface of the substrate holder 16 so as to face the target 15 substantially in parallel.
  • a substrate electrode 21 is provided in the substrate holder 16.
  • the substrate electrode 21 is connected to a high frequency power source 22 that applies high frequency bias power to the substrate electrode 21.
  • a heater 23 is provided in the substrate holder 16, and when the thin film is formed, the heater 23 can be energized to adjust the substrate temperature.
  • the vacuum chamber 20 is provided with a gas introduction port 12 and a vacuum exhaust port 13.
  • a gas cylinder filled with a sputtering gas is connected to the gas introduction port 12, and a vacuum pump is connected to the vacuum exhaust port 13 (however, the gas cylinder and the vacuum pump are not shown in FIG. 2).
  • the film forming chamber 4a and the film forming chamber 4b have the same configuration, but the material of the target is changed according to the material to be formed.
  • the target 15 of the film forming chamber 4a is made of Ta
  • the target 15 of the film forming chamber 4b is made of Cu.
  • the inside of the transfer chamber 2, the film forming chambers 4a and 4b, and the temperature adjustment chamber 5 is depressurized in advance, and the gas existing in the chamber is removed.
  • a plurality of substrates 17 in which the trenches T are formed are arranged in a cassette, and the cassette in which the substrates 17 are arranged is arranged inside the load lock chamber 3.
  • the inside of the load lock chamber 3 is depressurized to remove the gas present in the chamber, the inside of the load lock chamber 3 is set to a vacuum atmosphere at a predetermined pressure, the substrate 17 is taken out from the load lock chamber 3, and the film forming chamber 4a (barrier It is carried into a metal deposition chamber.
  • a Ta target 15 is disposed as a target in the film forming chamber 4a.
  • the film forming chamber 4a is depressurized so that the inside of the film forming chamber 4a becomes a film forming atmosphere of a predetermined pressure, and a sputtering gas is supplied into the film forming chamber 4a while removing the gas existing inside the film forming chamber 4a.
  • a bias voltage is applied to the substrate 17 to sputter the target 15.
  • the sputtered particles are incident on the surface of the substrate 17 substantially perpendicularly, the sputtered particles are incident not only on the surface of the substrate 17 around the trench T but also inside the trench T, and a barrier metal layer B made of Ta is formed.
  • the temperature of the substrate 17 when forming the barrier metal layer B made of Ta is preferably about room temperature (20 ° C. to 30 ° C.).
  • the barrier metal layer B preferably has a thickness of about 5 nm to 10 nm.
  • the barrier metal layer B can be any film (barrier film) made of a metal or metal compound having a barrier property against Cu diffusion. Good.
  • a barrier metal layer B made of titanium (Ti) can be employed. In that case, a Ti target is arranged as the target 15.
  • any material having characteristics such as high mechanical strength, capable of forming a dense film, having a barrier effect between the wiring layer and the substrate, and having low electrical resistance can be Ta as described above.
  • Ti can be Ti compounds such as TiN and TiW, or TaN, Ni, Co, Re, Ru, Sn, W, WN, Zr, ZrN, Hf, and HfN. be able to.
  • the substrate 17 is carried into the film forming chamber 4b.
  • a Cu target 15 is disposed as the target 15 in the film forming chamber 4b.
  • the heater 23 is controlled so that the temperature of the substrate 17 is 20 ° C. or more and 60 ° C. or less. Since the substrate 17 is attached to the substrate holder 16 by electrostatic attraction, the temperature of the substrate 17 is substantially the same as that of the substrate holder 16. Therefore, the temperature of the substrate 17 can be controlled by adjusting the temperature of the substrate holder 16 using the heater 23.
  • the deposition time of Cu is 7 seconds to 10 seconds, and the thickness of the thin film made of Cu is preferably about 20 nm to 25 nm.
  • the substrate 17 when the temperature of the substrate 17 is high (for example, 100 ° C. or the like), after the formation of the barrier metal layer B, the substrate 17 is transferred to the temperature adjustment chamber 5 to forcibly cool the substrate 17 so as to be faster.
  • the temperature of the substrate 17 can be adjusted.
  • the temperature of the substrate 17 may be lowered by natural cooling without using the temperature adjustment chamber 5.
  • the film forming apparatus 1 by controlling the temperature so that the temperature of the substrate 17 is 20 ° C. or more and 60 ° C. or less, the formation of an overhang in a hole or a trench is suppressed, and high coverage is realized. can do.
  • the first evaluation item is the minimum opening da (see FIG. 3) of the trench after film formation, and determines whether or not an overhang has occurred.
  • the second evaluation item is the coverage of the side wall portion of the formed Cu film.
  • FIG. 5 is a graph showing the relationship between the temperature of the substrate 17 and the minimum opening of the trench T.
  • the horizontal axis represents the substrate temperature during Cu film formation
  • the vertical axis represents the minimum opening. From this graph, it was found that the minimum opening was 16 nm or more at a substrate temperature of 30 ° C. to 100 ° C.
  • the substrate temperature is in the range of ⁇ 20 ° C. to 0 ° C.
  • the minimum opening db is reduced due to the overhang formed in the opening of the trench as shown in FIG.
  • the symbol “ ⁇ ” indicates that a sufficient minimum aperture of 16 nm or more is secured, that is, the best result is obtained.
  • the symbol “ ⁇ ” indicates that a minimum aperture of 14 nm or more is secured, that is, a good result is obtained.
  • the symbol “x” indicates that the minimum aperture is 14 nm or less, that is, a bad result is obtained.
  • the symbol “ ⁇ ” indicates that the coverage of the side wall was 60% or more, indicating that a sufficient film thickness was obtained, that is, that the best result was obtained. Show.
  • the symbol “ ⁇ ” indicates that the coverage of the side wall portion is 40% to 60%, that is, good results were obtained.
  • the symbol “x” indicates that the coverage of the side wall portion is 40% or less, that is, a poor result was obtained.
  • FIG. 3 is a schematic cross-sectional view of a high aspect ratio trench in which Cu is deposited after adjusting the substrate temperature to 30 ° C.
  • Symbol T indicates a high aspect ratio trench
  • symbol B indicates a barrier metal layer
  • symbol L indicates a thin film formed.
  • FIG. 4 is a cross section of a trench in which Cu is deposited after the substrate temperature is cooled to ⁇ 20 ° C.
  • the film thickness t1b at the upper part of the trench T and the film thickness t2b at the lower part are not uniform.
  • the upper film thickness t1a and the lower film thickness t2a of the trench T are substantially uniform. Further, comparing the minimum opening da of FIG.
  • the Cu film was formed on the substrate on which the trench was formed.
  • the overhang was also caused. There was not, and a high film property was able to be realized.
  • the film forming method of the present invention is particularly preferably applied to the manufacture of a semiconductor device as a film forming method for forming a film with high coverage on a substrate having a high aspect ratio hole or trench and a fine pattern formed thereon. Can do.
  • the present invention can be used as a method for forming a film on a substrate having fine holes or grooves formed on the surface.
  • B barrier metal layer, L ... thin film, T ... trench, 1 ... film forming apparatus, 2 ... transfer chamber, 3 ... load lock chamber, 4a, 4b ... film forming chamber, 5 ... temperature adjusting chamber, 14 ... cathode electrode, DESCRIPTION OF SYMBOLS 15 ... Target, 16 ... Substrate holder, 17 ... Substrate, 18 ... Magnetic circuit, 20 ... Vacuum chamber, 21 ... Substrate electrode, 23 ... Heater

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

 この成膜方法では、表面に微細な孔又は溝が形成された基板を準備し、該孔又は該溝の側壁部及び底部を含む前記基板の全面にタンタルからなる薄膜を形成し、前記基板の温度が10℃以上、70℃以下の範囲に設定された状態で、前記タンタルからなる薄膜の全面に銅からなる薄膜を形成する。

Description

成膜方法
 本発明は、基板の表面に薄膜を形成するための成膜方法に関する。特に、本発明は、基板上に形成された高アスペクト比の孔(ホール)、溝(トレンチ)、又は微細パターンを確実に被覆するための成膜方法に関する。
 本願は、2009年9月18日に、日本に出願された特願2009-217657号に基づき優先権を主張し、その内容をここに援用する。
 一般に、半導体デバイスの製作に用いられる成膜方法においては、基板と銅(Cu)等からなる配線層との間にバリアメタル層を設けることによって、配線層を構成する材料が基板に拡散して起こる配線の劣化を防止している。
 前記バリアメタル層は、スパッタ等のPVD法や、気相成長法によって、金属又は金属化合物からなる薄膜を基板に成膜することによって形成される。
 例えば、低誘電率(low-k)材料又は酸化シリコン(SiO)からなる基板に、窒化タンタル(TaN)、タンタル(Ta)、及びそれらを組み合わせた膜からなるバリアメタル層が形成された銅配線を有する半導体素子が開示されている(特許文献1)。
 また、近年の配線パターンの微細化に伴い、処理すべき基板全面に亘って、深さと幅の比が3を超えるような高アスペクト比のホール、トレンチ、又は微細パターンに対して被覆性よく成膜できること、即ち、カバレッジの向上が強く要求されている。
特開2003-179133号公報
 ところで、バリアメタル層の上に成膜されるCuは、Cuの表面張力によって玉状(球状)に形成されることがある。この現象を抑えるために、Cuを高速で成膜することが必要とされる。しかしながら、Cuの成膜を高速で行うと、例えばプラズマの輻射熱によって基板が熱を持つという問題が生じる。この発熱を抑える目的で、基板を冷却させながら成膜を行うことが一般的であった。
 従来の成膜方法においては、基板を冷却させつつCuを成膜することで、高い被覆性で成膜を行うことが可能であった。しかし、近年、高アスペクト比のホールやトレンチにCuを成膜することが要求されるようになると、ホールやトレンチの開口部にオーバーハング(底部における径よりも開口部における径が小さくなる)が発生したり、これに伴ってホールやトレンチの側壁部の被覆性が低下したりする問題が生じている。
 図4は、基板17に対しCuからなる被膜を成膜した際、トレンチTにオーバーハングが発生した状態を示す模式的な断面図である。トレンチTは、側壁部Ta、底部Tbとから構成される溝状の凹部である。また、図4に示す符号Bはバリアメタル層を示し、符号Lは成膜された薄膜を示している。図4に示すように、スパッタリングを行う際、オーバーハングが形成されていると、スパッタ粒子がトレンチTに入ることをオーバーハングが物理的に妨げ、サイドカバレッジ(t2b/t1b)、およびボトムカバレッジ(t3b/t1b)も悪化する。
 本発明は、以上の点に鑑み、基板上に形成された高アスペクト比のホールやトレンチ、また微細パターンに対して、開口部におけるオーバーハングの発生や、側壁部における被覆性の低下を抑制することができる成膜方法を提供する。
 本発明の第1態様の成膜方法は、表面に微細な孔又は溝が形成された基板を準備し、該孔又は該溝の側壁部及び底部を含む前記基板の全面にタンタルからなる薄膜を形成し、前記基板の温度が10℃以上、70℃以下の範囲に設定された状態で、前記タンタルからなる薄膜の全面に銅からなる薄膜を形成する。
 本発明の第1態様の成膜方法においては、前記銅からなる薄膜を形成する際には、前記基板の温度を20℃以上、60℃以下の範囲とすることが好ましい。
 本発明の第1態様の成膜方法においては、前記タンタルからなる薄膜及び前記銅からなる薄膜の少なくとも一方は、スパッタ法によって前記基板上に形成されることが好ましい。
 本発明の第2態様の成膜方法は、表面に微細な孔又は溝が形成された基板を準備し、該孔又は該溝の側壁部及び底部を含む前記基板の全面に銅の拡散に対してバリア性を有するバリア膜を形成し、前記基板の温度が10℃以上、70℃以下の範囲に設定された状態で、前記バリア膜の全面に銅からなる薄膜を形成する。
 本発明の第2態様の成膜方法においては、前記銅からなる薄膜を形成する際には、前記基板の温度を20℃以上、60℃以下の範囲とすることが好ましい。
 本発明の第2態様の成膜方法においては、前記バリア膜及び前記銅からなる薄膜の少なくとも一方は、スパッタ法によって前記基板上に形成されることが好ましい。
 本発明によれば、基板上に形成された高アスペクト比のホールやトレンチ、微細パターンに対し、オーバーハングの発生を抑えることにより十分な最小開口を確保することができるので、側壁部の被覆性を高めることができる。
本発明に係る成膜装置の概略図である。 本発明に係る成膜装置を構成する成膜チャンバの概略断面図である。 本発明に係る成膜方法を用いて成膜された高アスペクト比のトレンチもしくはホールの模式的断面図である。 成膜された高アスペクト比のトレンチもしくはホールの模式的断面図であり、オーバーハングが形成されていることを示す図である。 基板温度と最小開口との関係を示すグラフである。
(第1の実施の形態)
 以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の成膜方法を実施するのに用いられる成膜装置1の一例の概略図である。図2は、成膜装置1を構成するチャンバである成膜チャンバ4a、4bの概略断面図である。
 成膜装置1は、搬送室2の周囲にゲートバルブ6を介して、ロードロックチャンバ3、複数の成膜チャンバ4a、4b、温度調整チャンバ5が配置されて構成されている。搬送室2は所定の真空度に減圧されている。搬送室2の内部には基板搬送ロボット(図示略)が設置されている。ロードロックチャンバ3は、デガス室として機能し、図示しないヒーターによって処理すべき基板を減圧下において高温で加熱処理してデガスを行い、基板に含まれているガスを除去する。
 符号4a、4bはともに成膜チャンバであるが、第1の成膜チャンバ4aは、基板17(図2参照)にバリアメタル層を形成するバリアメタル成膜用のチャンバとして機能する。第2の成膜チャンバ4bは、バリアメタル層が形成された基板17にCuを成膜するための、Cu成膜用のチャンバとして機能する。
 温度調整チャンバ5は、加熱装置及び冷却装置を備えており、該温度調整チャンバ5内に成膜前の基板及び成膜後の基板の少なくとも一方を搬送し、基板を冷却又は加熱することができる。
 なお、チャンバの配置数等は、適宜変更可能である。例えば、ロードロックチャンバは、搬入用と搬出用のチャンバをそれぞれ別個に設ける構成としてもよいし、バリア成膜前に行う基板クリーニング用のチャンバを設ける機構としてもよい。また、温度調整チャンバ5は必ずしも設ける必要はない。また、搬送室2を設けることなく、ロードロックチャンバ、成膜チャンバなどを工程順に接続するような構成としてもよい。
 図2は、上記成膜装置1を構成し、本発明の薄膜の形成に用いることができる成膜チャンバ4a、4bを詳しく説明するための概略断面図である。該成膜チャンバ4a、4bは、スパッタ法により基板に薄膜を形成するための処理室である。
 成膜チャンバ4a、4bは、真空槽20を有している。真空槽20の天井には、カソード電極14が固定されている。カソード電極14の表面にはターゲット15が配置されている。カソード電極14には、カソード電極14に負電圧を印加する直流電源19が接続されている。
 真空槽20外のカソード電極14の裏面位置には、永久磁石からなる磁気回路18が設けられている。真空槽20は、磁気回路18が形成する磁束がカソード電極14とターゲット15を貫通し、ターゲット15表面に漏洩磁界が形成されるように構成されている。スパッタリングを行う際にはその漏洩磁界に電子がトラップされ、プラズマが高密度化する。
 真空槽20の底面には、基板ホルダー16が設けられている。基板ホルダー16の表面には、シリコン基板等からなる基板17が、ターゲット15と略平行に対向配置されている。
 また、基板ホルダー16内には基板電極21が設けられている。この基板電極21は、高周波バイアス電力を基板電極21に印加する高周波電源22に接続されている。
 また、基板ホルダー16内には、ヒーター23が設けられており、薄膜を形成する際にヒーター23に通電し、基板温度を調整することが可能である。
 真空槽20にはガス導入口12と真空排気口13とが設けられている。ガス導入口12にはスパッタリングガスが充填されたガスボンベが接続され、真空排気口13には、真空ポンプが接続されている(ただし、図2には、ガスボンベと真空ポンプを図示していない)。
 上述したように、成膜チャンバ4aと成膜チャンバ4bとは同様の構成を有しているが、成膜する材質に応じてターゲットの材質も変更される。本実施の形態においては、成膜チャンバ4aのターゲット15は、Taから形成されており、成膜チャンバ4bのターゲット15は、Cuから形成されている。
 次に、この成膜装置1を用いて成膜する工程について説明する。
 搬送室2、各成膜チャンバ4a、4b、および温度調整チャンバ5の内部は予め減圧され、チャンバ内に存在するガスが除去されている。
 まず、トレンチTが形成された基板17を複数枚カセットに配置し、基板17が配置されたカセットをロードロックチャンバ3内部に配置する。
 ロードロックチャンバ3の内部を減圧してチャンバに存在するガスを除去し、ロードロックチャンバ3の内部を所定圧力の真空雰囲気としてから、ロードロックチャンバ3から基板17を取り出し、成膜チャンバ4a(バリアメタル成膜用のチャンバ)に搬入する。
 成膜チャンバ4aには、ターゲットとしてTaターゲット15が配置されている。
 成膜チャンバ4a内部が所定圧力の成膜雰囲気となるように、成膜チャンバ4aを減圧し、成膜チャンバ4a内部に存在するガスを除去しながら成膜チャンバ4a内部にスパッタリングガスを供給する。基板17にバイアス電圧を印加し、ターゲット15をスパッタリングする。すると、スパッタ粒子は基板17表面に略垂直に入射するため、スパッタ粒子はトレンチT周囲の基板17表面上だけでなく、トレンチTの内部にも入射し、Taからなるバリアメタル層Bが形成される(図3参照)。
 Taからなるバリアメタル層Bを形成する際の基板17の温度は、室温(20℃~30℃)程度が好ましい。バリアメタル層Bは、5nm~10nm程度の厚さであることが好ましい。
 なお、ここではTaからなるバリアメタル層Bを形成する工程について説明したが、バリアメタル層Bとしては、Cu拡散に対してバリア性を有する金属又は金属化合物からなる膜(バリア膜)であればよい。一例として、チタン(Ti)からなるバリアメタル層Bを採用することもできる。その場合は、ターゲット15としてTiターゲットを配置する。
 バリアメタルとしては、機械強度が大きい、緻密な膜形成が可能、配線層と基板との間のバリア効果を有する、電気抵抗が低い、などの特徴を有する材料であれば、上記したようなTa、Tiに限ることはない。例えば、TiN、TiWなどのTi化合物、またはTaN、Ni、Co、Re、Ru、Sn、W、WN、Zr、ZrN、Hf、HfNなどもバリアメタル層Bを成膜するための材料として採用することができる。
 次に、基板17を成膜チャンバ4bに搬入する。成膜チャンバ4bには、ターゲット15としてCuターゲット15が配置されている。
 基板17を基板ホルダー16に静電吸着させた後、基板17の温度が20℃以上、60℃以下となるようにヒーター23を制御する。
 基板17は、静電吸着によって基板ホルダー16に取り付けられているため、基板17の温度は基板ホルダー16と略同じになる。よって、ヒーター23を用いて基板ホルダー16の温度を調整することによって、基板17の温度を制御することが可能となる。
 図示しない温度センサーを用いて、基板17の温度が上記範囲となったことを確認し、上述したバリアメタル層Bを形成する方法と同様の方法で、Cuのスパッタリングを行う。Cuの成膜時間は7秒~10秒であり、Cuからなる薄膜の厚さは20nm~25nm程度が好ましい。
 なお、基板17の温度が高温である場合(例えば100℃等)、バリアメタル層Bの形成後、基板17を温度調整チャンバ5に搬送し、強制的に基板17を冷却することによって、より速く基板17の温度を調整することができる。
 温度調整チャンバ5を使用せずに、自然冷却により基板17の温度を下げてもよい。
 上記成膜装置1では、基板17の温度が20℃以上、60℃以下となるように温度制御を行うことによって、ホール又はトレンチにオーバーハングが形成されることを抑制し、高い被覆性を実現することができる。
(実験例)
 以下、本発明の成膜方法について行った実験例について説明する。図1に示す成膜装置1を用い、高アスペクト比のトレンチが形成されている基板上にTaからなるバリアメタル層及びCu膜を成膜した。
 基板17として、φ300mmのSiウエハ表面全体に亘ってシリコン酸化物膜を形成した後、このシリコン酸化物膜中に公知の方法で微細トレンチ(幅35nm、深さ120nm)がパターニングによって形成された基板を用いた。また、Cuターゲットとして、Cuの組成比が99%で、スパッタ面の径がφ400mmに作製したターゲットを用いた。ターゲットと基板との間の距離を400mmに設定した。
 さらに、成膜条件として、スパッタガスとしてArを用い、0~15sccmの流量で導入した。また、Cuターゲットへの投入電力を18kW(電流30A)に設定した。スパッタ時間を10秒に設定してCu膜の成膜を行った。
 このとき、基板17の温度を-20℃~+80℃に変化させてCuの成膜を行い、薄膜の変化について観察した。第1の評価項目は、成膜後のトレンチの最小開口da(図3参照)であり、オーバーハングの発生の有無を判定するものである。第2の評価項目は、成膜されたCu膜の側壁部の被覆性である。
 図5は、基板17の温度とトレンチTの最小開口との関係を示すグラフである。図5において、横軸はCu成膜時の基板温度、縦軸は最小開口である。
 このグラフより、基板温度30℃~100℃において、最小開口が16nm以上となることがわかった。一方、基板温度-20℃~0℃の範囲では、図4に示すようにトレンチの開口部にオーバーハングが形成されたことにより、最小開口dbが小さくなる結果となった。
 表1の最小開口の項目について、記号「◎」は16nm以上の十分な最小開口が確保されていることを示し、即ち、最良な結果が得られたことを示す。記号「○」は、14nm以上の最小開口が確保されていることを示し、即ち、良好な結果が得られたことを示す。記号「×」は、最小開口が14nm以下であることを示し、即ち、不良な結果が得られたことを示す。
 側壁部の被覆性の項目については、記号「◎」は、側壁部の被覆率60%以上であり、十分な膜厚が得られたことを示し、即ち、最良な結果が得られたことを示す。記号「○」は、側壁部の被覆率が40%~60%であり、即ち、良好な結果が得られたことを示す。記号「×」は、側壁部の被覆率が40%以下であり、即ち、不良な結果が得られたことを示す。
Figure JPOXMLDOC01-appb-T000001
 表1から明らかなように、+20℃~60℃の範囲においては、最小開口、及び側壁部の被覆性ともに、最良の評価「◎」が得られ、この温度範囲が被覆性の良い成膜に適していることがわかった。
 +10℃の基板温度においては、最小開口が約14nmとやや狭かったものの、側壁部の被覆性は良好な結果が得られた。
 +70℃の基板温度においては、側壁部の被覆性が若干劣っていたものの、最小開口は16nmであった。
 図3は、基板温度を30℃に調整した上で、Cuを成膜した高アスペクト比のトレンチの模式的断面図を示す。符号Tは高アスペクト比のトレンチ、符号Bはバリアメタル層、符号Lは成膜された薄膜をそれぞれ示している。一方、図4は、基板温度を-20℃に冷却した上で、Cuを成膜したトレンチの断面である。
 図4においては、トレンチTの上部の膜厚t1bと下部の膜厚t2bとが不均一である。一方、図3においては、トレンチTの上部の膜厚t1aと下部の膜厚t2aとが略均一である。
 また、図3の最小開口daと図4の最小開口dbとを比較すると、図3に示すように基板温度を30℃に調整することによって、より大きな開口を確保できたことがわかる。さらに、図3のトレンチT底部の膜厚t3aと、図4の膜厚t3bとを比較すると、膜厚t3aの厚みを十分に確保できており、ボトムカバレッジ(t3a/t1a)が改善されていることがわかる。
 さらに、側壁部に付着した膜の凹凸構造(モフォロジー)が、図4に示すようなモフォロジー(構造)から図3に示すようなモフォロジー(構造)へと改善されることがわかる。
 なお、本実験例においては、トレンチが形成された基板に対してCuの成膜を行ったが、高アスペクト比のホールに対して同様の条件でCuの成膜を行った場合も、オーバーハングがなく、高い被膜性を実現することができた。
 本発明の成膜方法は、高アスペクト比のホールやトレンチ、及び微細パターンが形成された基板に対し被覆性よく成膜するための成膜方法として、半導体デバイスの製作に特に好適に適用することができる。その他、表面に微細な孔又は溝が形成された基板に成膜する方法として本発明は利用可能である。
B…バリアメタル層、L…薄膜、T…トレンチ、1…成膜装置、2…搬送室、3…ロードロックチャンバ、4a,4b…成膜チャンバ、5…温度調整チャンバ、14…カソード電極、15…ターゲット、16…基板ホルダー、17…基板、18…磁気回路、20…真空槽、21…基板電極、23…ヒーター

Claims (6)

  1.  表面に微細な孔又は溝が形成された基板を準備し、
     該孔又は該溝の側壁部及び底部を含む前記基板の全面にタンタルからなる薄膜を形成し、
     前記基板の温度が10℃以上、70℃以下の範囲に設定された状態で、前記タンタルからなる薄膜の全面に銅からなる薄膜を形成する
     ことを特徴とする成膜方法。
  2.  前記銅からなる薄膜を形成する際には、前記基板の温度を20℃以上、60℃以下の範囲とすることを特徴とする請求項1に記載の成膜方法。
  3.  前記タンタルからなる薄膜及び前記銅からなる薄膜の少なくとも一方は、スパッタ法によって前記基板上に形成されることを特徴とする請求項1又は2に記載の成膜方法。
  4.  表面に微細な孔又は溝が形成された基板を準備し、
     該孔又は該溝の側壁部及び底部を含む前記基板の全面に銅の拡散に対してバリア性を有するバリア膜を形成し、
     前記基板の温度が10℃以上、70℃以下の範囲に設定された状態で、前記バリア膜の全面に銅からなる薄膜を形成することを特徴とする成膜方法。
  5.  前記銅からなる薄膜を形成する際には、前記基板の温度を20℃以上、60℃以下の範囲とすることを特徴とする請求項4に記載の成膜方法。
  6.  前記バリア膜及び前記銅からなる薄膜の少なくとも一方は、スパッタ法によって前記基板上に形成されることを特徴とする請求項4又は5に記載の成膜方法。
PCT/JP2010/065936 2009-09-18 2010-09-15 成膜方法 WO2011034089A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011531945A JPWO2011034089A1 (ja) 2009-09-18 2010-09-15 成膜方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009217657 2009-09-18
JP2009-217657 2009-09-18

Publications (1)

Publication Number Publication Date
WO2011034089A1 true WO2011034089A1 (ja) 2011-03-24

Family

ID=43758690

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/065936 WO2011034089A1 (ja) 2009-09-18 2010-09-15 成膜方法

Country Status (3)

Country Link
JP (1) JPWO2011034089A1 (ja)
TW (1) TW201120941A (ja)
WO (1) WO2011034089A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079388A (ja) * 1996-09-05 1998-03-24 Nec Corp 半導体装置及びその製造方法
JP2002053971A (ja) * 2000-08-03 2002-02-19 Sony Corp めっき方法及びめっき構造、並びに半導体装置の製造方法及び半導体装置
JP2002534807A (ja) * 1999-01-08 2002-10-15 アプライド マテリアルズ インコーポレイテッド フィーチャ表面カバレッジの改善を促進する銅シード層の堆積方法
JP2005012236A (ja) * 2004-08-23 2005-01-13 Tokyo Electron Ltd 半導体装置の製造方法
JP2005019721A (ja) * 2003-06-26 2005-01-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2005203476A (ja) * 2004-01-14 2005-07-28 Oki Electric Ind Co Ltd 半導体装置の配線構造及びその製造方法
JP2008016697A (ja) * 2006-07-07 2008-01-24 Renesas Technology Corp 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079388A (ja) * 1996-09-05 1998-03-24 Nec Corp 半導体装置及びその製造方法
JP2002534807A (ja) * 1999-01-08 2002-10-15 アプライド マテリアルズ インコーポレイテッド フィーチャ表面カバレッジの改善を促進する銅シード層の堆積方法
JP2002053971A (ja) * 2000-08-03 2002-02-19 Sony Corp めっき方法及びめっき構造、並びに半導体装置の製造方法及び半導体装置
JP2005019721A (ja) * 2003-06-26 2005-01-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2005203476A (ja) * 2004-01-14 2005-07-28 Oki Electric Ind Co Ltd 半導体装置の配線構造及びその製造方法
JP2005012236A (ja) * 2004-08-23 2005-01-13 Tokyo Electron Ltd 半導体装置の製造方法
JP2008016697A (ja) * 2006-07-07 2008-01-24 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
TW201120941A (en) 2011-06-16
JPWO2011034089A1 (ja) 2013-02-14

Similar Documents

Publication Publication Date Title
KR102436280B1 (ko) 규화니켈의 비저항을 조정하기 위한 프로세스 통합 방법
US8858763B1 (en) Apparatus and methods for deposition and/or etch selectivity
JP5534759B2 (ja) ダメージフリー被覆刻設堆積法
US6627050B2 (en) Method and apparatus for depositing a tantalum-containing layer on a substrate
KR102574313B1 (ko) 배리어 막 증착 및 처리
JP5249328B2 (ja) 薄膜の成膜方法
JP2004526868A5 (ja)
CN101373735B (zh) 铝互连线的可控表面氧化
JP2007043038A (ja) 金属膜の成膜方法、成膜装置及び記憶媒体
JP7155388B2 (ja) ニッケルシリサイド材料を生成する方法
US20060014378A1 (en) System and method to form improved seed layer
TWI651807B (zh) Cu配線之製造方法
US20020093101A1 (en) Method of metallization using a nickel-vanadium layer
JP5335916B2 (ja) 被膜表面処理方法
WO2011034089A1 (ja) 成膜方法
WO2011034092A1 (ja) バリアメタル膜の形成方法
EP4174208A1 (en) Pvd method and apparatus
JP5794905B2 (ja) リフロー法及び半導体装置の製造方法
JP5965628B2 (ja) Cu層形成方法及び半導体装置の製造方法
CN114959606A (zh) 硅通孔种子层的制备方法及芯片的制备方法
JP2002203814A (ja) 成膜方法及び装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10817202

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011531945

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10817202

Country of ref document: EP

Kind code of ref document: A1