JP2023538635A - 圧電用途のための堆積方法及び装置 - Google Patents
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Abstract
圧電用途のために基板（２０１）に均一な層を堆積させる方法及び装置が開示される。基板（２０１）に、中心からエッジまで均一な厚さを有する超薄型シード層（３０８）が堆積される。続いて形成される圧電材料層（３１２）の結晶構造と密接に一致するテンプレート層（３１０）が基板（２０１）に堆積される。シード層（３０８）とテンプレート層（３１０）の厚さと配向が均一であるため、結晶性と圧電特性が改善された圧電材料の成長が促進される。【選択図】図４
Description
［０００１］本開示の実施形態は概して、圧電素子に関する。より具体的には、本明細書に開示される実施形態は、圧電素子及び圧電素子のための膜を堆積させる方法に関する。
［０００２］半導体処理において、物理的気相堆積（ＰＶＤ）（例えば、スパッタリング）は、基板に薄膜又はコーティングを堆積させるために、原子レベルでの材料の移動に使用される。ＰＶＤでは、処理チャンバ内でプラズマから生成されたイオンを、原料物質を有するターゲットに衝突させる。ターゲットへの衝突により、原料物質がターゲットから処理中の基板に向かってスパッタリング（例えば、射出）される。幾つかの例では、スパッタされた原料物質は、電圧バイアスの印加によって基板に向かって加速され得る。基板の表面に到達すると、原料物質は基板の別の材料と反応し、その上に薄膜又はコーティングを形成し得る。
［０００３］ＰＶＤプロセスは、機械的応力の印加により電荷を蓄積させる材料である薄膜圧電材料を形成するために利用され得る。圧電材料は、デバイス、例えばジャイロセンサ、インクジェットプリンタヘッド、並びに携帯電話及び他の無線電子機器用の音響共振器を含む他の微小電気機械システム（ＭＥＭＳ）デバイス用のセンサ及びトランスデューサに頻繁に使用されている。リラクサ強誘電体、特にリラクサ－ＰＴ材料は、その特異な自由エネルギー地形により、極めて高い圧電性を示す圧電材料の一種である。この卓越した圧電特性を実現するためには、ペロブスカイト相構造と＜００１＞結晶配向（例えば、（００１）又は（００２）配向）が均一なリラクサ－ＰＴ膜を成長させる必要がある。しかし、従来のＰＶＤプロセスでこのようなリラクサ－ＰＴ型材料を成長させることは、＜００１＞配向に関連する狭い成長ウインドウのため、また、化学量論及び／又は温度のわずかな変化でも材料がさまざまな相変態を起こすため、非常に複雑である。
［０００４］従って、当技術分野で必要とされているのは、改良された圧電素子スタック、及びＰＶＤを介して圧電素子スタックを形成する方法である。
［０００５］本開示は概して、圧電素子に関する。より具体的には、本明細書に開示される実施形態は、圧電素子及び圧電素子のための膜を堆積させる方法に関するものである。
［０００６］上述した本開示の特徴を詳細に理解できるように、一部が添付の図面に例示されている実施形態を参照しながら、上記に要約した本開示をより具体的に説明する。しかし、添付の図面は例示的な実施形態を単に示すものであり、したがって、本開示の範囲を限定するものと見なすべきではなく、本開示は他の等しく有効な実施形態も許容しうることに留意されたい。
［００１５］理解を容易にするために、可能な限り、図面に共通の同一要素を示すのに同一の参照番号を使用している。一実施形態の要素及び特徴は、さらなる詳述なしに他の実施形態に有益に組み込まれ得ると考えられる。
［００１６］本開示は概して、圧電素子に関する。より具体的には、本明細書に開示される実施形態は、圧電素子及び圧電素子のための膜を堆積させる方法に関するものである。
［００１７］従来、金属薄膜の大規模な堆積は、その中心からエッジまでの金属薄膜の不均一性のために困難であった。スパッタリング（例えば、物理的気相堆積又は「ＰＶＤ」）を含む堆積プロセスの間、基板上の膜層における原子の配置の違いは、コーン欠陥、積層欠陥、及び他の表面欠陥が、その後に堆積した膜層に形成される原因となる可能性がある。圧電素子スタックでは、このような欠陥によって圧電結合が弱まり、得られる素子の圧電特性が最適化されないことがある。
［００１８］堆積薄膜特性の改善は、本明細書に開示される方法を通じて、圧電材料等の様々な種類の堆積膜において達成され得る。本明細書に開示される方法は、Ｘ線回折（ＸＲＤ）技法を使用して調べることができる、改善された厚さ及び結晶配向の均一性を有するシード層及びテンプレート膜層の堆積を可能にする。特定の実施例では、その中心からエッジまで均一な厚さを有する超薄型シード層が基板に堆積される。特定の実施例では、後に形成される圧電材料層の結晶構造に密接に一致するテンプレート層が基板に堆積される。これらの層は、配向と厚さの均一性が改善されているため、結晶性が改善され、その結果優れた圧電特性を示す圧電材料がその上に成長しやすい。
［００１９］図１は、クラスタツール１００の概略平面図である。クラスタツール１００の一例は、カリフォルニア州サンタクララのアプライドマテリアルズ社のＥｎｄｕｒａ（登録商標）システムである。以下に説明するクラスタツール１００は例示的なクラスタツールであり、他の製造業者からのものを含む他のクラスタツールを、本明細書に記載の圧電素子スタックを形成するために、共に使用し、又は修正することができることを理解されたい。
［００２０］クラスタツール１００は、ファクトリインターフェース１０４、ローディングドック１４０、第１の移送チャンバ１２４、及び第２の移送チャンバ１２８を含む。複数のカセット１１２、又は前方開口型統一ポッド（「ＦＯＵＰ」）が、ファクトリインターフェース１０４に配置され、処理のために複数の基板（図２では２０１として示す）を受け入れるように構成される。基板２０１は、約１００ｍｍから約７５０ｍｍの範囲の直径を有していてよく、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）又はＳｉＣでコーティングされたグラファイトを含む様々な材料から形成され得る。一実施例では、基板２０１はＳｉ材料を含み、約１０００ｃｍ２以上の表面積を有する。別の実施例では、基板２０１の表面積は、約２０００ｃｍ２以上、及び約４０００ｃｍ２以上であってよい。処理の前に、基板２０１が、ファクトリインターフェースロボット１２０によってカセット１１２から取り出され、ローディングドック１４０（すなわち、ロードロック）に移送される。クラスタツール１００における基板処理の完了後、処理された基板２０１は、それぞれのカセット１１２に戻されうる。
［００２１］第１の移送チャンバ１２４は、メインフレーム１７２の一部であり、中央に配置された第１の移送ロボット１３２を収納する。第１の移送ロボット１３２は、ローディングドック１４０と複数の第１の処理チャンバ１６０（１６０ａ～ｄを図１に示す）及び／又はパススルーチャンバ１６２との間で基板２０１を移動させるように構成される。第１の移送チャンバ１２４は、各第１の処理チャンバ１６０及びパススルーチャンバ１６２と第１の移送チャンバ１２４との間に配置されたスリットバルブ（図示せず）の使用により、第１の処理チャンバ１６０及びパススルーチャンバ１６２の各々から選択的に隔離され得る。
［００２２］各ローディングドック１４０は、スリットバルブによって第１の移送チャンバ１２４から、及び真空ドア（図示せず）によってファクトリインターフェース１０４の内部領域１１６から選択的に隔離される。この構成では、ファクトリインターフェース１０４のファクトリインターフェースロボット１２０は、カセット１１２からローディングドック１４０に基板２０１を移動させるように構成され、ローディングドック１４０は、基板２０１を第１の移送チャンバ１２４に移送するために密閉及び所望の圧力までポンプダウンさせることができる。所望の圧力に達すると、基板２０１は、次に、第１の移送チャンバ１２４とローディングドック１４０との間に形成されたスリットバルブ開口部（図示せず）を通して第１の移送ロボット１３２によってアクセス可能になる。
［００２３］第１の処理チャンバ１６０は、基板２０１に薄膜層スタックを形成するための任意の適切な種類の処理チャンバを含み得る。特定の実施形態では、第１の処理チャンバ１６０の１又は複数は、ローディングドック１４０に近接して配置され、クラスタツール１００内で所望の回転配向に基板２０１をアライメントするために使用される配向チャンバを含む。幾つかの実施形態では、配向チャンバは、基板２０１を所望の温度に加熱するように適合された、ランプ又は赤外線発生放射ヒータ等の熱源を含み得る。配向チャンバは更に、他の下流チャンバでの処理の前に、望ましくない水又は他の汚染が基板２０１の表面から除去されるように、真空条件下で加圧され得る。
［００２４］幾つかの実施形態では、第１の処理チャンバ１６０は更に、基板２０１の表面を洗浄するように適合された１又は複数の前洗浄チャンバを含む。前洗浄チャンバは、基板２０１の表面を高周波（ＲＦ）生成プラズマ及び／又はキャリアガス（例えば、Ａｒ、Ｈｅ、Ｋｒ）及び／又は反応性ガス（例えば、水素）を含む１又は複数の前洗浄ガス組成物に暴露することを含む洗浄プロセスの使用により基板２０１の表面を洗浄することができる。幾つかの実施形態では、前洗浄チャンバは、非選択的スパッタエッチングプロセスを含んでいてよいプロセスを実行するように適合される。
［００２５］特定の実施形態では、第１の処理チャンバ１６０の１又は複数は、基板２０１を冷却する、基板２０１を加熱する、基板２０１をエッチングする、及び／又は基板２０１の表面に１又は複数の層を堆積させることによってその中で基板２０１を処理するように構成される。特定の実施形態では、堆積プロセスは、スパッタ堆積プロセス（すなわち、ＰＶＤ堆積プロセス）を含み得る。特定の構成では、処理チャンバ１６０の１又は複数は更に、基板２０１をアニール処理するように構成される。
［００２６］第１の移送チャンバ１２４及び第２の移送チャンバ１２８は、パススルーチャンバ１６２を介して互いに結合される。幾つかの構成では、第１の移送チャンバ１２４は、中程度の低圧、例えば、約１ミリトール（ｍＴｏｒｒ）未満に真空ポンプで排気され得る。第２の移送チャンバ１２８は、より低い圧力、例えば、１μＴｏｒｒ以下までポンピングされ得る。このように、第１及び第２の移送チャンバ１２４、１２８は、少なくとも中程度の真空レベルに維持され、移送チャンバ１２４、１２８とクラスタツール１００の他のモジュールとの間の汚染の移動を防止することができる。
［００２７］第１の移送チャンバ１２４と同様に、第２の移送チャンバ１２８は、メインフレーム１７２の一部であり、中央に配置された第２の移送ロボット１３６を収納する。第２の移送ロボット１３６は、複数の第２の処理チャンバ１７０及び／又はパススルーチャンバ１６２の各々の間で基板２０１を移動させるように構成される。第２の移送チャンバ１２８は、各第２の処理チャンバ１７０及びパススルーチャンバ１６２と第２の移送チャンバ１２８との間に配置されたスリットバルブ（図示せず）の使用により、第２の処理チャンバ１７０及びパススルーチャンバ１６２の各々から選択的に隔離され得る。
［００２８］特定の実施形態では、第２の処理チャンバ１７０の１又は複数は、基板２０１を冷却する、基板２０１を加熱する、基板２０１をエッチングする、及び／又は基板２０１の表面に１又は複数の層を堆積させることによってその中で基板２０１を処理するように構成される。特定の実施形態では、堆積プロセスは、スパッタ堆積プロセス（すなわち、ＰＶＤ堆積プロセス）を含み得る。特定の構成では、第２の処理チャンバ１７０の１又は複数は更に、基板２０１をアニール処理するように構成される。
［００２９］図２は、第１及び／又は第２の処理チャンバ１６０、１７０として利用することができる処理チャンバ２００の平面図である。処理チャンバ２００は、図１に示すクラスタツールにおいて基板２０１に薄膜層を堆積させるように適合されたＰＶＤチャンバである。本明細書に記載の処理チャンバ２００は例示的なチャンバであり、他の製造業者からのＰＶＤチャンバを含む他のＰＶＤチャンバを、本開示の態様を達成するために共に使用する、又は修正することができることを理解されたい。
［００３０］図２に示すように、処理チャンバ２００は、チャンバ本体２０５によって画定されたプロセス領域２０２を含む。プロセス領域２０２は、ターゲット２１０と、基板２０１を支持するように動作可能なペデスタル２０４とを有する。ペデスタル２０４は、チャンバ本体２０５の開口部２０８を通して処理チャンバ２００から及び処理チャンバ２００への基板２０１の移送を容易にする上昇処理位置と下降位置との間でペデスタル２０４を移動させるリフトシステム（図示せず）に接続されたステム２０６によってプロセス領域２０２に結合され、移動可能に配置される。
［００３１］ターゲット２１０は、ターゲットスイッチ２２６を介して、ＤＣ電源、ＲＦ電源、ＡＣ電源、パルスＤＣ電源、又はパルスＲＦ電源等の電源２１２に接続される。堆積プロセス中、ターゲット２１０は、パルスＤＣ電力を供給するパルスＤＣ電源を介して負にバイアスされ得る。質量流量制御（ＭＦＣ）装置等のスパッタガス流量コントローラ２１８は、スパッタガス源２１４とプロセス領域２０２との間に配置され、スパッタガス源２１４からプロセス領域２０２へのスパッタガスの流れを制御する。ＭＦＣ装置等の反応性ガス流量コントローラ２２０は、反応性ガス源２１６とプロセス領域２０２との間に配置され、反応性ガス源２１６からプロセス領域２０２への反応性ガスの流れを制御する。
［００３２］ペデスタル２０４は、係合されると、ペデスタル２０４をＤＣ電源、ＲＦ電源、ＡＣ電源、パルスＤＣ電源、及びパルスＲＦ電源等の電源２３４に接続するペデスタルスイッチ２３０に接続される。堆積プロセス中、ペデスタル２０４は、ＲＦ電力を供給する電源２３４を介して負にバイアスされ得る。特定の実施形態では、処理チャンバ２００は、ターゲット２１０及びペデスタル２０４に独立してバイアスをかけるように動作可能である。コントローラ２０７は、処理チャンバ２００に結合され、処理中に処理チャンバ２００の態様、例えばターゲットスイッチ２２６の接続及びペデスタルスイッチ２３０の接続を制御するように構成される。
［００３３］図３Ａは、図１に開示したクラスタツール内で製造された例示的な膜スタック３００の側面図である。膜スタック３００は、基板２０１、第１のシード層３０４、底部電極層３０６、第２のシード層３０８、圧電材料層３１２、及び上部電極層３１４を含む。一般に、膜スタック３００の層は、厚さの均一性が高い。例えば、各層の厚さは、層の横方向の長さにわたって約±１０％のデルタ（例えば、厚さの不均一性）、例えば約±５％のデルタを有する。
［００３４］基板２０１は、幾つかの実施例では、＜００１＞（例えば、（００１）又は（００２））の結晶配向を有する２００ｍｍのシリコン（Ｓｉ）基板である。基板２０１は、多結晶モリブデン（Ｍｏ）、酸化ストロンチウムルテニウム（ＳｒＲｕＯ３、ＳＲＯ）、酸化ニッケルランタン（ＬａＮｉＯ３、ＬＮＯ）、ランタンストロンチウムマンガナイト（ＬａＳｒＭｎＯ３、ＬＳＭＯ）及びルテニウム酸カルシウム（ＣａＲｕＯ３）を含むが、これらに限定されない適切な格子構造を有する他の金属から形成され得る。特定の実施形態では、熱酸化物層３０２を、Ｓｉ又は酸化ケイ素（ＳｉＯｘ）層等、基板２０１の表面に成長させる。例えば、熱酸化物層３０２は、二酸化ケイ素（ＳｉＯ２）で形成され得る。熱酸化物層３０２は、約１０ｎｍから約１０００ｎｍ、例えば、約１５ｎｍから約７５０ｎｍ、例えば、約２０ｎｍから約５００ｎｍの厚さを有していてよい。特定の実施形態では、熱酸化物層３０２は、約２５ｎｍから約２００ｎｍ、例えば約５０ｎｍから約１５０ｎｍの厚さを有する。例えば、熱酸化物層３０２は、約７５ｎｍから約１２５ｎｍ、例えば約１００ｎｍの厚さを有していてよい。
［００３５］第１のシード層３０４は、基板２０１の表面又は熱酸化物層３０２の表面に直接形成され得る。第１のシード層３０４は、第１のシード層３０４の表面に堆積され、デバイスの底部電極として機能し得る底部電極層３０６の成長を支援する。底部電極層３０６に適した材料の例は、白金（Ｐｔ）、ＳｒＲｕＯ３、ＬａＮｉＯ３、ＣａＲｕＯ３、ＬａＳｒＭｎＯ３等を含む。特定の実施例では、第１のシード層３０４は、二酸化チタン（ＴｉＯ２）等の＜００１＞（例えば、（００１）又は（００２））配向を有する酸化チタン（ＴｉＯｘ）で形成され、底部電極層３０６は、＜１１１＞配向を有するＰｔで形成される。高配向のＰｔ＜１１１＞層は、均一な第２のシード層３０８を形成するために必須であり、ひいては、高い配向制御性を有する圧電材料層３１２の形成を支援するものである。したがって、ＴｉＯ２の第１のシード層３０４を形成することで、＜１１１＞配向のみを有するＰｔ底部電極層３０６の成長を支援することができる。
［００３６］シード層３０４、３０８と同様に、底部電極層３０６の配向は、断面高分解能透過電子顕微鏡（ＨＲＴＥＭ）と同様に、２シータ－オメガ走査等のＸ線回折（ＸＲＤ）分析によって検出及び確認できることに留意していただきたい。本開示の発明者らは、本明細書に記載の方法を利用することにより、底部電極層３０６の＜１１１＞配向に対応するピークのみが２シータ－オメガ走査で検出され得、これらのピークは１００００カウント／秒（ｃｐｓ）を超える高い強度を示すことを見いだした。この結果から、第１のシード層３０４と同様に、底部電極層３０６も高配向であることがわかる。
［００３７］特定の実施形態では、第１のシード層３０４は、約１０ｎｍから約５０ｎｍ、例えば約２０ｎｍから約３０ｎｍ、例えば約２５ｎｍの厚さを有する。特定の実施形態では、底部電極層３０６は、約５０ｎｍから約２００ｎｍ、例えば約７５ｎｍから約１７５ｎｍ、例えば約１００ｎｍから約１５０ｎｍ、例えば約１２５ｎｍの厚さを有する。
［００３８］第２のシード層３０８は、底部電極層３０６に堆積され、任意の適切な超薄型金属膜で形成され得る。特定の実施形態では、第２のシード層３０８は、Ｐｔ又はチタン（Ｔｉ）で形成される。特定の実施形態では、第２のシード層３０８は、第１のシード層３０４と同じ材料又は異なる材料で形成される。第２のシード層３０８は、約０．５ｎｍから約５ｎｍ、例えば約１ｎｍから約３ｎｍの均一な厚さを有し、これは断面ＨＲＴＥＭによって確認される。例えば、第２のシード層３０８は、約１．５ｎｍから約２．５ｎｍ、例えば約２ｎｍの均一な厚さを有する。上述したように、薄くて均一性の高いシード層により、後続のデバイス層が均一になり、プロセス統合の改善が可能になる。
［００３９］圧電材料層３１２は、第２のシード層３０８の上に堆積され、任意の適切な圧電材料で形成される。特定の実施形態では、圧電材料層３１２は、スカンジウムがドープされた窒化アルミニウム（ＳｃＡｌＮ）又はＡｌＮを含む１又は複数の層から形成される。特定の実施形態では、圧電材料層３１２は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、又は窒化ケイ素（ＳｉｘＮｙ）のいずれか１つ又はその組み合わせを含む１又は複数の層から形成される。幾つかの実施例では、圧電材料層３１２は、ニオブ酸鉛マグネシウム－チタン酸鉛（ＰＭＮ－ＰＴ）及びニオブ酸鉛インジウム－ニオブ酸鉛マグネシウム－チタン酸鉛（ＰＩＮ－ＰＭＮ－ＰＴ）等のリラクサ－チタン酸鉛（ＰＴ）型材料で形成される。圧電材料層３１２は、約５００ｎｍから約２０００ｎｍ、例えば約７５０ｎｍから約１５００ｎｍ、例えば約１０００ｎｍの厚さを有していてよい。
［００４０］上部電極層３１４は、圧電材料層３１２上に堆積され、完成したデバイスの上部電極として機能することができる。特定の実施例では、上部電極層３１４は、底部電極層３０６と同じ材料又は異なる材料で形成される。例えば、上部電極層３１４は、＜１１１＞の配向を有するＰｔから形成されていてよい。特定の実施例では、上部電極層３１４の厚さは、約３０ｎｍから約２００ｎｍ、例えば約５０ｎｍから約１５０、例えば約１００ｎｍである。
［００４１］図３Ｂは、図１に開示されたクラスタツール内で製造された別の例示的な膜スタック３０１の側面図である。膜スタック３００を参照して説明したように、膜スタック３０１の層は、厚さが高度に均一である。例えば、各層の厚さは、層の横方向の長さにわたって約±１０％のデルタ（例えば、分散）、例えば約±５％のデルタを有する。膜スタック３０１は、図３Ａを参照して上述した層を含み、更にテンプレート層３１０を含む。テンプレート層３１０は、底部電極層３０６又は第２のシード層３０８の表面上、及び圧電材料層３１２の下に直接堆積され得る。
［００４２］テンプレート層３１０の形成は、圧電材料層３１２が、独特の自由エネルギー地形により非常に高い圧電性を示す複合酸化物材料の部類であるリラクサ－ＰＴ型圧電材料で形成される場合に有益である。これらの圧電特性は、リラクサ－ＰＴ型材料が＜００１＞配向で形成されている場合に向上する。したがって、圧電材料層３１２がＰＭＮ－ＰＴ等のリラクサ－ＰＴ型圧電材料で形成される例では、テンプレート層３１０は、＜００１＞の配向を有するペロブスカイトＰＺＴ膜で形成され得る。ＰＺＴは、リラクサーＰＴ型圧電材料の結晶構造と密接に一致する結晶構造を有し、したがって、ＰＺＴテンプレート層３１０は、その上に＜００１＞配向を有するリラクサ－ＰＴ型圧電材料層３１２を成長させる核形成エネルギーを低下させ得るため、ヘテロエピタキシャル、キューブオンキューブ型の結晶成長がもたらされる。このタイプの成長は、２シータ－オメガスキャン等のＸＲＤで分析したときに、＜００１＞ピーク強度が５倍（例えば、５ｘ）増加する改善された結晶性を示す。圧電特性を飛躍的に向上させるためには、ＸＲＤ強度が高いことが重要である。更に、ＰＺＴ自体が圧電材料であるため、ＰＺＴテンプレート層３１０の厚さを増加させても、リラクサ－ＰＴ型圧電材料層３１２の電気機械特性又は応答に悪影響を与えることはない。幾つかの実施例では、テンプレート層３１０は、約１０ｎｍから約２００ｎｍ、例えば、約２５ｎｍから約１７５ｎｍ、約５０ｎｍから約１５０、約７５ｎｍから約１２５、例えば約１００ｎｍの厚さを有する。
［００４３］図４は、膜スタック３００及び３０１を製造する方法４００を示すフロー図である。説明を容易にするために、図４を、図１のクラスタツール１００を参照しながら説明する。しかしながら、図１のクラスタツール１００以外のクラスタツールを方法４００と組み合わせて利用することができることに留意されたい。
［００４４］ブロック４０２において、基板２０１がクラスタツール１００内にロードされ、前処理される。基板２０１は、クラスタツール１００内にロードされる前に、熱酸化物層３０２等の熱酸化物層がその上に既に形成されていてよい、又は形成されていなくてよい。特定の実施形態では、基板は、ファクトリインターフェースロボット１２０の１つによってローディングドック１４０にロードされ、その後、第１の移送ロボット１３２によって第１の移送チャンバ１２４を通して、配向チャンバ、前洗浄チャンバ、及び／又は他の第１の処理チャンバ１６０に送られる。上述したように、第１の移送チャンバ１２４の圧力（Ｐ）は、約１マイクロトルであってよい。従って、クラスタツール１００の圧力は、真空状態に保持される。
［００４５］前処理中に、基板２０１は、第１の処理チャンバ１６０の１つで実行されるガス抜きプロセスに暴露され得る。オプションとして、基板２０１の表面を前洗浄するために、基板２０１の表面がプラズマに暴露され、これは、ガス抜きプロセスを実行する前又は後に行われ得る。例えば、基板２０１の表面は、第１のシード層３０４の堆積のために別の第１又は第２の処理チャンバ１６０、１７０に移送される前に、前洗浄チャンバで前洗浄（例えば、反応性ガス（例えば、Ｈ２）又は非反応性ガス（例えば、Ａｒ、Ｎｅ、Ｈｅ）イオン及び／又はガスラジカルでボンバーディング（例えば、エッチング））されることが可能である。第１のシード層３０４を堆積させる前に基板２０１の表面を前洗浄することで、第１のシード層３０４が基板２０１に堆積されたときの、第１のシード層３０４の表面欠陥を低減させることができる。ブロック４０２の間に実行され得る他のプロセスは、加熱、基板２０１の進入温度の維持、又は基板２０１の冷却も含み得る。ブロック４０２における前処理後、基板２０１は、その上に膜スタック３００又は３０１の個々の層を形成するために、処理チャンバ２００に示す構成要素を含み得る１又は複数の処理チャンバ１６０、１７０に移送され得る。
［００４６］ブロック４０４において、基板２０１に第１のシード層３０４が形成される。特定の実施形態では、第１のシード層３０４は、ＰＶＤ及び／又はアニール及び酸化プロセスによって基板２０１に形成される。例えば、薄い結晶性のＴｉ膜を室温でＰＶＤによって堆積させ、その後、Ｔｉ膜をアニール及び酸化プロセスに暴露してＴｉＯ２層を形成することができる。
［００４７］ブロック４０６において、処理チャンバ１６０、１７０のうちの１つにおいて、第１のシード層３０４の上に底部電極層３０６が形成される。例えば、底部電極層３０６は、処理チャンバ２００等のＰＶＤチャンバにおいて実行されるＰＶＤプロセスを介して第１のシード層３０４に堆積され得る。特定の実施形態では、ＰＶＤプロセスは、約３７℃から約６００℃、例えば約４００℃から約６００℃、例えば約５００℃で実行される。特定の実施形態では、ＰＶＤチャンバのターゲットは、約４００Ｗから約１０００Ｗ、例えば約６００Ｗから約８００Ｗの電力レベルを有するＤＣ電力を供給するパルス又は連続電源によってＰＶＤプロセス中に負にバイアスされる。本明細書に記載の他の実施形態と組み合わせることができる特定の実施形態では、ＰＶＤプロセス中のＡｒの流量は、約２０ｓｃｃｍから約６０ｓｃｃｍ、例えば約３０ｓｃｃｍから約５０ｓｃｃｍであり、ＰＶＤチャンバ内の圧力は、約４ｍＴｏｒｒから約２５ｍＴｏｒｒ、例えば約１０ｍＴｏｒｒから約２０ｍＴｏｒｒである。
［００４８］上述したように、特定の実施形態では、底部電極層３０６は、＜１１１＞の配向を有するＰｔで形成され、したがって、その後の高配向圧電材料層３１２の形成を支援する。更なる実施形態では、Ｐｔ底部電極層３０６が、ＴｉＯ２第１のシード層３０４に堆積される。
［００４９］ブロック４０８において、底部電極層３０６に第２のシード層３０８が形成される。第１のシード層３０４と同様に、第２のシード層３０８は、室温でＰＶＤを介して薄いＴｉ層を堆積させ、その後、Ｔｉ層をアニール処理してＴｉＯ２層を形成することによって形成され得る。他の実施例では、第２のシード層３０８は、異なる材料で、及び／又は異なるプロセスによって形成される。第２のシード層３０８は、約０．５ｎｍから約５ｎｍ、例えば約１ｎｍから約３ｎｍ、例えば約２ｎｍの均一な厚さと、均一な＜００１＞配向を有する。共形結晶配向を有する薄く高均一なシード層により、後続のデバイス層における均一性が可能になり、優れた圧電特性を有する圧電材料層の形成が容易になる。
［００５０］次にオプションとして、膜スタック３０１に図示したように、ブロック４１０において、第２のシード層３０８にテンプレート層３１０が堆積され得る。＜００１＞の配向を有するペロブスカイトＰＺＴ膜で形成され得るテンプレート層は、約５００℃から約７５０℃、例えば約６５０℃の温度、及び約５ｍＴｏｒｒから約２５ｍＴｏｒｒ、例えば約１８ｍＴｏｒｒから約２０ｍＴｏｒｒの圧力でＰＶＤプロセスを介して堆積される。特定の実施形態では、ＰＶＤチャンバのターゲットは、約１０００Ｗから約２５００Ｗ、例えば約１２００Ｗから約２０００Ｗの電力レベルを有するＲＦ電力を供給するパルス又は連続電源によってＰＶＤプロセス中に負にバイアスされる。本明細書に記載の他の実施形態と組み合わせることができる特定の実施形態では、ＰＶＤプロセス中のＡｒの流量は、約２０ｓｃｃｍから約６０ｓｃｃｍ、例えば約３０ｓｃｃｍから約５０ｓｃｃｍであり、Ｏ２の流量は、約０ｓｃｃｍから約２０ｓｃｃｍ、例えば約５ｓｃｃｍから約１５ｓｃｃｍである。
［００５１］上述した堆積プロセスの結果、テンプレート層３１０は、約１０ｎｍから約２００ｎｍ、例えば約５０ｎｍから約１５０ｎｍ、及び例えば約１００ｎｍの範囲の均一な厚さを有するようになる。前述したように、テンプレート層３１０は、圧電材料層３１２と同様の特性を有する圧電材料で形成されていてよく、したがって、より厚いテンプレート層３１０を形成しても、膜スタックの圧電特性に悪影響を及ぼさない。
［００５２］ブロック４１２において、例えば、テンプレート層３１０を形成するプロセスと実質的に同様のＰＶＤプロセスによって、圧電材料層３１２が形成される。特定の実施形態では、ＰＶＤチャンバのターゲットは、約１０００Ｗから約２５００Ｗ、例えば約１２００Ｗから約２０００Ｗの電力レベルを有するＲＦ電力を供給するパルス又は連続電源によって負にバイアスされる。本明細書に記載の他の実施形態と組み合わせることができる特定の実施形態では、ＰＶＤプロセス中のＡｒの流量は、約２０ｓｃｃｍから約６０ｓｃｃｍ、例えば約３０ｓｃｃｍから約５０ｓｃｃｍであり、Ｏ２の流量は約０ｓｃｃｍから約２０ｓｃｃｍ、例えば約５ｓｃｃｍから約１５ｓｃｃｍである。
［００５３］特定の実施形態では、圧電材料層３１２は、膜スタック３００に図示した第２のシード層３０８に直接形成される。特定の他の実施形態では、圧電材料層３１２は、膜スタック３０１に図示したように、テンプレート層３１０の上に堆積される。テンプレート層３１０の上に圧電材料層３１２を形成することは、圧電材料層３１２が鉛ＰＭＮ－ＰＴ又はＰＩＮ－ＰＭＮ－ＰＴ等のリラクサ－ＰＴ型材料で形成されている場合に特に有益である。このような例では、テンプレート層３１０は、リラクサ－ＰＴ型材料の結晶構造と密接に一致する結晶構造で形成されていてよく、したがって、＜００１＞配向と優れた圧電特性を有する圧電材料層３１２の均一なヘテロエピタキシャル成長が容易になる。
［００５４］圧電材料層３１２の形成に続いて、ブロック４１４において、膜スタック３００又は３０１の上に上部電極層３１４が形成される。底部電極層３０６と同様に、上部電極層３１４は、約３００℃から約６００℃、例えば約５００℃の温度で実行されるＰＶＤプロセスを介して圧電材料層３１２の上に堆積されたＰｔで形成され得る。特定の実施形態では、ＰＶＤチャンバのターゲットは、約４００Ｗから約１０００Ｗ、例えば約６００Ｗから約８００Ｗの電力レベルを有するＤＣ電力を供給するパルス又は連続電源によってＰＶＤプロセス中に負にバイアスされる。本明細書に記載の他の実施形態と組み合わせることができる特定の実施形態では、ＰＶＤプロセス中のＡｒの流量は、約２０ｓｃｃｍから約６０ｓｃｃｍ、例えば約３０ｓｃｃｍから約５０ｓｃｃｍであり、ＰＶＤチャンバ内の圧力は、約４ｍＴｏｒｒから約２５ｍＴｏｒｒ、例えば約１０ｍＴｏｒｒから約２０ｍＴｏｒｒである。
［００５５］ブロック４０２～４１４が完了し、膜スタック３００又は３０１が形成された後、基板２０１は、第１及び／又は第２の移送ロボット１３２、１３６及びファクトリインターフェースロボット１２０の１つを介してファクトリインターフェース１０４に戻され得る。
［００５６］図５は、方法４００の実行中に図１～図２に示す処理チャンバのいずれか１つに命令を提供し得るコントローラ５００の概略平面図である。
［００５７］オプションのディスプレイユニット５０１は、コントローラ５００に結合され得る。コントローラ５００は、互いに結合されたプロセッサ５０４、メモリ５０８、及び支援回路５１２を含む。コントローラ５００は、クラスタツール１００に搭載されていてよい、あるいは代替例では、コントローラ５００は、図２の処理チャンバ又は遠隔デバイス（図示せず）に搭載されていてよい。
［００５８］ディスプレイユニット５０１は、その制御を容易にするためにディスプレイユニット５０１の様々な構成要素に結合された、電源、クロック、キャッシュ、入力／出力（Ｉ／Ｏ）回路等の入力制御ユニットを含む。プロセッサ５０４は、各々がプログラマブルロジックコントローラ（ＰＬＣ）等の産業環境で使用することができる任意の形態の汎用マイクロプロセッサ、又は汎用中央処理装置（ＣＰＵ）のうちの１つであってよい。
［００５９］メモリ５０８は、少なくとも１つの非一過性コンピュータ可読媒体を含み、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、又は任意の他の形態のローカルもしくはリモートのデジタルストレージ等の容易に利用できるメモリのうちの１又は複数であってよい。メモリ５０８は、プロセッサ５０４（例えば、中央処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ））によって実行されると図１～図２に示すいずれかの処理チャンバ内での工程及び処理を容易にする、命令を含む。メモリ５０８の命令は、本開示の方法を実装するプログラム等のプログラム製品の形態である。プログラム製品のプログラムコードは、多数の異なるプログラミング言語のうちの任意の１つに適合し得る。例示的なコンピュータ可読記憶媒体は、（ｉ）情報が恒久的に記憶される書込不可記憶媒体（例えば、ＣＤ－ＲＯＭドライブによって読み取り可能なＣＤ－ＲＯＭディスク、フラッシュメモリ、ＲＯＭチップ、又は任意の種類の固体不揮発性半導体メモリ等のコンピュータ内の読み取り専用メモリデバイス）；及び（ｉｉ）変更可能な情報が記憶される書込可能記憶媒体（例えば、ディスケットドライブ又はハードディスクドライブ内のフロッピーディスク又は任意の種類の固体ランダムアクセス半導体メモリ）を含むが、これらに限定されない。このようなコンピュータ可読記憶媒体は、本明細書に記載の方法の機能を指示するコンピュータ可読命令を担持する場合、本開示の例となる。メモリ５０８内のプログラムコードは、装置内で様々な処理方法を実行するために、例えば、図１に図示したクラスタツール１００に含まれる様々なプロセスチャンバ及び支援構成要素を使用して膜スタック３００又は３０１を製造するために図４に関連して説明した方法ステップの１又は複数を実行するように、プロセッサ５０４によって実行することが可能である。
［００６０］一実施例では、コントローラ５００は、コンピュータシステム（図示せず）とともに使用するためにコンピュータ可読記憶媒体（例えば、５０８）に記憶されるプログラム製品として実装され得る。プログラム製品のプログラム（複数可）は、本明細書に記載の本開示の機能を定義する。
［００６１］図６Ａは、本発明の実施形態に係る、ＴｉＯｘシード層に形成されたＰＭＮ－ＰＴ圧電材料層６０２とＰＺＴテンプレート層に形成されたＰＭＮ－ＰＴ圧電材料層６０４のＸ線回折（ＸＲＤ）読取値の比較を示す図である。圧電材料層６０２、６０４は、上述した圧電材料層３１２の一例である。図６Ａの縦軸は、任意単位（ａ．ｕ．）に基づく相対強度を表し、横軸は、度（°）の２シータスケールを表す。いずれのＸＲＤ読取値も強い（００１）及び（００２）ピークを示し、高度に均一な＜００１＞結晶配向を有する圧電材料層であることを示している。更に、パイロクロア、酸化鉛（ＰｂＯ）、及び（１１１）は、各圧電材料層６０２、６０４において、程度の差こそあれ、抑制されている。パイロクロア及びＰｂｏは、圧電性能を劣化させる寄生位相であるため、その抑制が望まれる。
［００６２］図６Ｂは、図６ＡのＸＲＤ強度値を、所望のピークと望ましくないピークの比として示す図である。特に、バー６１０は、（００２）ピーク強度と（１１１）ピーク強度との比を表し、バー６２０は、（００２）ピーク強度とＰｂＯ又はパイロクロアのピーク強度の最大値との比を表す。図示したように、圧電材料層６０２は、（００２）／最大（ＰｂＯ、パイロクロア）強度のより高い比を示し、圧電材料層６０４は、（００２）／（１１１）強度の有意により大きい比を示した。
［００６３］要約すると、本明細書に開示される方法を通して、高度に均一な厚さ及び結晶配向を有する薄い圧電膜が形成され得る。特定の実施例では、高度に均一な圧電膜は、中心からエッジまで均一な厚さを有する超薄型ＴｉＯｘシード層の堆積によって促進される。特定の実施例では、高度に均一な圧電膜は、後に形成される圧電膜の結晶構造に密接に一致するＰＺＴテンプレート層を堆積させることによって促進される。圧電膜の均一性が高まることで、優れた圧電特性が得られ、従って、結果的なデバイスの圧電性能を向上させることができる。
［００６４］前述の内容は本開示の実施形態を対象としているが、以下の特許請求の範囲によって決定されるその基本的な範囲から逸脱することなく、本開示の他のさらなる実施形態を考案することが可能である。
Claims (20)
- 圧電素子スタックであって、
熱酸化物層を含む基板と、
前記熱酸化物層の上に形成され、チタン（Ｔｉ）を含む第１のシード層と、
前記第１のシード層の上に形成された底部電極層と、
チタン（Ｔｉ）を含み、約０．５ｎｍから約５ｎｍの厚さと、±１０％の厚さの不均一性とを有する、第２のシード層と、
前記第２のシード層の上に形成され、圧電材料を含む圧電材料層と
を備える、圧電素子スタック。 - 前記圧電材料は、リラクサ－チタン酸鉛（ＰＴ）型材料である、請求項１に記載の圧電素子スタック。
- 前記リラクサ－ＰＴ型材料は、ニオブ酸鉛マグネシウム－ＰＴ（ＰＭＮ－ＰＴ）又はニオブ酸鉛インジウム－ニオブ酸鉛マグネシウム－ＰＴ（ＰＩＮ－ＰＭＮ－ＰＴ）を含む、請求項２に記載の圧電素子スタック。
- 前記第２のシード層の上及び前記圧電材料層の下に形成され、前記圧電材料層の結晶構造と実質的に同一の結晶構造を有するテンプレート層
を更に備える、請求項３に記載の圧電素子スタック。 - 前記テンプレート層は、ペロブスカイトチタン酸ジルコン酸鉛（ＰＺＴ）を含む、請求項４に記載の圧電素子スタック。
- 前記テンプレート層は、約１０ｎｍから約２００ｎｍの厚さを有する、請求項４に記載の圧電素子スタック。
- 前記テンプレート層及び前記圧電材料層は、＜００１＞の配向を有する、請求項４に記載の圧電素子スタック。
- 前記第１のシード層は、二酸化チタンを含む、請求項１に記載の圧電素子スタック。
- 前記第２のシード層は、＜００１＞の配向を有する二酸化チタンを含む、請求項１に記載の圧電素子スタック。
- 前記底部電極は、＜１１１＞の配向を有する白金（Ｐｔ）で形成される、請求項１に記載の圧電素子スタック。
- 圧電素子スタックであって、
熱酸化物層を含む基板と、
前記熱酸化物層に配置された第１の酸化チタン（ＴｉＯｘ）シード層と、
前記第１のＴｉＯｘシード層に配置された第１の白金（Ｐｔ）電極層と、
前記第１のＰｔ電極層に配置され、約０．５ｎｍから約５ｎｍの厚さと、±１０％の厚さの不均一性とを有する第２のＴｉＯｘシード層と、
前記第２のＴｉＯｘシード層に配置されたペロブスカイトチタン酸ジルコン酸鉛（ＰＺＴ）テンプレート層と、
前記ＰＺＴテンプレート層に配置されたリラクサ－チタン酸鉛（ＰＴ）型圧電材料層と
を備える、圧電素子スタック。 - 前記リラクサ－ＰＴ型圧電材料層は、ニオブ酸鉛マグネシウム－ＰＴ（ＰＭＮ－ＰＴ）又はニオブ酸鉛インジウム－ニオブ酸鉛マグネシウム－ＰＴ（ＰＩＮ－ＰＭＮ－ＰＴ）を含む、請求項１１に記載の圧電素子スタック。
- 圧電素子スタックの形成方法であって、
基板の上にシード層を形成することであって、
物理的気相堆積（ＰＶＤ）を介して、前記基板の上にチタン（Ｔｉ）膜を堆積させることと、
二酸化チタン（ＴｉＯ２）を形成するために、前記チタン膜をアニールプロセスに暴露することであって、前記シード層は、約０．５ｎｍから約５ｎｍの厚さ及び±１０％の厚さの不均一性を有する、前記チタン膜をアニールプロセスに暴露することと
を含む、基板の上にシード層を形成することと、
前記シード層の上に圧電材料層を形成することであって、前記圧電材料はＰＶＤを介して堆積される、前記シード層の上に圧電材料層を形成することと
を含む方法。 - 前記シード層は約２ｎｍの厚さを有する、請求項１３に記載の方法。
- 前記圧電材料層は前記シード層に直接堆積される、請求項１３に記載の方法。
- 前記圧電材料層は、前記シード層の上に形成されたテンプレート層に堆積される、請求項１３に記載の方法。
- 前記テンプレート層は、前記圧電材料層の結晶構造と実質的に同一の結晶構造を有する、請求項１６に記載の方法。
- 前記テンプレート層は、ペロブスカイトチタン酸ジルコン酸鉛（ＰＺＴ）を含む、請求項１７に記載の方法。
- 前記圧電材料は、リラクサ－チタン酸鉛（ＰＴ）型材料である、請求項１６に記載の方法。
- 前記リラクサ－ＰＴ型材料は、ニオブ酸鉛マグネシウム－ＰＴ（ＰＭＮ－ＰＴ）又はニオブ酸鉛インジウム－ニオブ酸鉛マグネシウム－ＰＴ（ＰＩＮ－ＰＭＮ－ＰＴ）を含む、請求項１９に記載の方法。
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