KR20230051775A - 압전 애플리케이션들을 위한 증착 방법들 및 장치 - Google Patents

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비제이 반 샤르마
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안쿠르 카담
바라트와즈 라마크리슈난
우다이 파이
나일레쉬 파틸
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

압전 애플리케이션들을 위해 기판(201) 상에 균일한 층을 증착하기 위한 방법들 및 장치가 개시된다. 중앙으로부터 에지까지 균일한 두께를 갖는 초박형 시드 층(308)이 기판(201) 상에 증착된다. 후속적으로 형성된 압전 재료 층(312)의 결정 구조와 밀접하게 매칭되는 템플릿 층(310)이 기판(201) 상에 증착된다. 시드 층(308) 및 템플릿 층(310)의 균일한 두께 및 배향은 결국, 개선된 결정화도(crystallinity) 및 압전 성질들을 갖는 압전 재료들의 성장을 용이하게 한다.

Description

압전 애플리케이션들을 위한 증착 방법들 및 장치
[0001] 본 개시내용의 실시예들은 일반적으로 압전 디바이스들에 관한 것이다. 보다 구체적으로, 본원에서 개시된 실시예들은 압전 디바이스들 및 압전 디바이스들을 위한 막들을 증착하는 방법들에 관한 것이다.
[0002] 반도체 프로세싱에서, PVD(physical vapor deposition)(예컨대, 스퍼터링)은 기판 상에 박막들 또는 코팅들을 증착하기 위해 원자 레벨의 재료의 이송을 위해 사용된다. PVD 동안, 소스 재료를 갖는 타깃은 프로세싱 챔버 내에서 플라즈마로부터 생성된 이온들로 타격된다. 타깃의 타격은 소스 재료가 타깃으로부터 프로세싱되는 기판을 향해 스퍼터링(예컨대, 분출)되게 한다. 일부 예들에서, 스퍼터링된 소스 재료는 전압 바이어스의 인가에 의해 기판을 향해 가속될 수 있다. 기판의 표면에 도달하면, 소스 재료는 기판의 다른 재료와 반응하여 기판 위에 박막 또는 코팅을 형성할 수 있다.
[0003] PVD 프로세스들은 기계적 응력의 인가 시에 전하를 축적하는 재료들인 박막 압전 재료들을 형성하는 데 활용될 수 있다. 압전 재료들은 모바일 폰들 및 다른 무선 전자 장치를 위한 음향 공진기들을 포함하는, 자이로 센서들, 잉크젯 프린터 헤드들, 다른 MEMS(microelectromechanical systems) 디바이스들과 같은 디바이스들을 위한 센서들 및 트랜스듀서들에 대해 빈번하게 사용된다. 릴렉서(relaxor) 강유전체들 및 특히, 릴렉서-PT 재료들은 그의 고유한 자유 에너지 랜드스케이프(free energy landscape)로 인해 특별히 높은 압전기를 나타내는 압전 재료의 타입이다. 이러한 특별한 압전 성질들을 실현하기 위해, 릴렉서-PT 막들은 균일한 페로브스카이트 위상 구조 및 <001> 결정 배향(예컨대, (001) 또는 (002) 배향)으로 성장되어야 한다. 그러나 종래의 PVD 프로세스들로 이러한 릴렉서-PT 타입 재료들을 성장시키는 것은 <001> 배향과 연관된 좁은 성장 윈도우뿐만 아니라 화학양론 및/또는 온도의 최소 변화로 조차도 다양한 상 변환들을 겪는 재료로 인해 극도로 복잡하다.
[0004] 따라서, 당업계에서 필요한 것은 개선된 압전 디바이스 스택들 및 PVD를 통해 압전 디바이스 스택들을 형성하는 방법이다.
[0005] 본 개시내용은 일반적으로 압전 디바이스들에 관한 것이다. 보다 구체적으로, 본원에서 개시된 실시예들은 압전 디바이스들 및 압전 디바이스들을 위한 막들을 증착하는 방법들에 관한 것이다.
[0006] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 그 범위를 제한하는 것으로 간주되지 않아야 하며 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0007] 도 1은 본원에서 설명된 실시예들에 따라, 하나 이상의 프로세싱 챔버들을 사용하여 기판 상에 박막 층들을 증착하도록 구성된 클러스터 도구의 평면도이다.
[0008] 도 2는 본원에서 설명된 실시예들에 따라, 기판 상에 박막 층들을 증착하도록 구성된, 도 1에 예시된 클러스터 도구 내 프로세싱 챔버의 측단면도이다.
[0009] 도 3a는 본원에서 설명된 실시예들에 따라, 도 1에 예시된 클러스터 도구 내에서 생성된 예시적인 막 스택의 측면도이다.
[0010] 도 3b는 본원에서 설명된 실시예들에 따라, 도 1에 예시된 클러스터 도구 내에서 생성된 예시적인 막 스택의 측면도이다.
[0011] 도 4는 본원에서 설명된 실시예들에 따라, 도 3a 및 도 3b에 예시된 막 스택들을 생산하는 예시적인 방법을 묘사하는 흐름도이다.
[0012] 도 5는 본원에서 설명된 실시예들에 따라, 도 1 내지 도 3에 도시된 프로세싱 챔버들 중 임의의 하나에 명령들을 제공할 수 있는 제어기의 평면도이다.
[0013] 도 6a는 본원에서 설명된 실시예들에 따라, 도 4에 묘사된 방법에 의해 형성된 압전 막들의 XRD(x-ray diffraction) 데이터의 다이어그램이다.
[0014] 도 6b는 본원에서 설명된 실시예들에 따라, 도 4에 묘사된 방법에 의해 형성된 압전 막들의 XRD(x-ray diffraction) 데이터의 다이어그램이다.
[0015] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다.
[0016] 본 개시내용은 일반적으로 압전 디바이스들에 관한 것이다. 보다 구체적으로, 본원에서 개시된 실시예들은 압전 디바이스들 및 압전 디바이스들을 위한 막들을 증착하는 방법들에 관한 것이다.
[0017] 종래에는, 금속 박막들의 중심으로부터 에지까지의 불균일성들로 인해 금속 박막들의 대규모 증착이 난제였다. 스퍼터링(예컨대, 물리 기상 증착 또는 "PVD")을 수반하는 증착 프로세스들 동안, 기판 상의 막 층들 내 원자들의 어레인지먼트(arrangement)의 차이들은 콘(cone) 결함들, 스택 결함들 및 후속적으로 증착된 막 층들에 형성되는 다른 표면 결함들을 초래할 수 있다. 압전 디바이스 스택들의 경우, 이러한 결함들은 결과적인 디바이스의 약화된 압전 커플링 및 최적이 아닌 압전 성질들을 초래할 수 있다.
[0018] 증착된 박막 특성들의 개선이 본원에서 개시된 방법들을 통해 압전 재료들과 같은 다양한 타입들의 증착된 막들에서 달성될 수 있다. 본원에서 개시된 방법들은 XRD(X-ray diffraction) 기법들을 사용하여 연구될 수 있는 개선된 두께 및 결정 배향 균일성을 갖는 시드(seed) 및 템플릿(template) 막 층들의 증착을 가능하게 한다. 특정 예들에서, 중앙으로부터 에지까지 균일한 두께를 갖는 초박형 시드 층이 기판 상에 증착된다. 특정 예들에서, 후속적으로 형성되는 압전 재료 층의 결정 구조와 밀접하게 매칭되는 템플릿 층이 기판 상에 증착된다. 이들 층들에 대한 배향 및 두께의 개선된 균일성은 결국, 이들 층들 상에서 개선된 결정화도(crystallinity) 및 이에 따른 우수한 압전 성질들을 갖는 압전 재료들의 성장을 용이하게 한다.
[0019] 도 1은 클러스터 도구(100)의 개략적인 평면도이다. 클러스터 도구(100)의 한 예는 캘리포니아주 산타클라라에 소재한 Applied Materials, Inc.로부터의 Endura® 시스템이다. 아래에서 설명된 클러스터 도구(100)는 예시적인 클러스터 도구이고 다른 제조업체들로부터의 것들을 포함하는 다른 클러스터 도구들이 본원에서 설명된 바와 같은 압전 디바이스 스택들을 형성하기 위해 수정되거나 함께 사용될 수 있다는 것이 이해된다.
[0020] 클러스터 도구(100)는 팩토리 인터페이스(104), 로딩 도크(140), 제1 이송 챔버(124) 및 제2 이송 챔버(128)를 포함한다. 복수의 카세트들(112) 또는 "FOUP"(front opening unified pod)들은 팩토리 인터페이스(104) 상에 배치되고 프로세싱을 위해 복수의 기판들(도 2에서 201로서 도시됨)을 수용하도록 구성된다. 기판들(201)은 약 100 mm 내지 약 750 mm 범위의 직경을 가질 수 있고 실리콘(Si), 실리콘 탄화물(SiC) 또는 SiC-코팅된 흑연을 포함하는 다양한 재료들로 형성될 수 있다. 일 예에서, 기판들(201)은 Si 재료를 포함하고 약 1,000 cm2 이상의 표면적을 갖는다. 다른 예에서, 기판들(201)의 표면적은 약 2,000 cm2 이상, 및 약 4,000 cm2 이상일 수 있다. 프로세싱 전에, 기판들(201)은 팩토리 인터페이스 로봇들(120)에 의해 카세트들(112)로부터 제거되고 로딩 도크(140)(즉, 로드 록)로 이송된다. 클러스터 도구(100)에서 기판 프로세싱의 완료 시에, 프로세싱된 기판들(201)은 그들 각자의 카세트들(112)로 리턴될 수 있다.
[0021] 제1 이송 챔버(124)는 메인 프레임(172)의 일부이고 중앙에 배치된 제1 이송 로봇(132)을 수납한다. 제1 이송 로봇(132)은 로딩 도크(140)와 복수의 제1 프로세싱 챔버들(160)(160a-160d가 도 1에 도시됨) 및/또는 관통 챔버들(162) 사이에서 기판(201)을 이동시키도록 구성된다. 제1 이송 챔버(124)는 각각의 제1 프로세싱 챔버(160) 및 관통 챔버(162)와 제1 이송 챔버(124) 사이에 배치된 슬릿 밸브들(도시되지 않음)을 사용하여 제1 프로세싱 챔버들(160) 및 관통 챔버들(162) 각각으로부터 선택적으로 격리될 수 있다.
[0022] 각각의 로딩 도크(140)는 슬릿 밸브들에 의해 제1 이송 챔버(124)로부터 그리고 진공 도어들(도시되지 않음)에 의해 팩토리 인터페이스(104)의 내부 영역(116)으로부터 선택적으로 격리된다. 이 구성에서, 팩토리 인터페이스(104) 내 팩토리 인터페이스 로봇들(120)은 기판(201)을 카세트(112)로부터 로딩 도크(140)로 이동시키도록 구성되며, 이 로딩 도크(140)는 제1 이송 챔버(124)로의 기판들(201)의 이송을 위해 밀봉되고 원하는 압력으로 펌핑 다운될 수 있다. 원하는 압력에 도달 시에, 기판(201)은 그 후 제1 이송 챔버(124)와 로딩 도크(140) 사이에 형성된 슬릿 밸브 개구(도시되지 않음)를 통해 제1 이송 로봇(132)에 의해 액세스될 수 있다.
[0023] 제1 프로세싱 챔버들(160)은 기판들(201) 상에 박막 층(thin layer film) 스택들을 형성하기 위한 임의의 적합한 타입의 프로세싱 챔버들을 포함할 수 있다. 특정 실시예들에서, 제1 프로세싱 챔버들(160) 중 하나 이상은, 로딩 도크(140)에 근접하게 배치되고 클러스터 도구(100) 내에서 원하는 회전 배향으로 기판들(201)을 정렬하는 데 사용되는 배향 챔버들을 포함한다. 일부 실시예들에서, 배향 챔버들은 원하는 온도로 기판(201)을 가열하도록 구성된 열원(heat source), 이를테면, 램프들 또는 적외선 생성 복사 히터들을 포함할 수 있다. 배향 챔버들은 다른 하류 챔버들에서의 프로세싱 이전에 임의의 바람직하지 않은 물 또는 다른 오염물이 기판들(201)의 표면으로부터 제거되는 것을 보장하기 위해 진공 조건 하에 추가로 가압될 수 있다.
[0024] 일부 실시예들에서, 제1 프로세싱 챔버들(160)은 기판들(201)의 표면들을 세정하도록 구성된 하나 이상의 사전 세정 챔버들을 더 포함한다. 사전 세정 챔버들은 기판들(201)의 표면들을 RF(radio frequency) 생성 플라즈마에 그리고/또는 캐리어 가스(예컨대, Ar, He, Kr) 및/또는 반응성 가스(예컨대, 수소)를 포함하는 하나 이상의 사전-세정 가스 조성물들에 노출시키는 것을 포함하는 세정 프로세스를 사용하여 기판들(201)의 표면들을 세정할 수 있다. 일부 실시예들에서, 사전-세정 챔버들은 비-선택적 스퍼터 에칭 프로세스를 포함할 수 있는 프로세스를 수행하도록 구성된다.
[0025] 특정 실시예들에서, 제1 프로세싱 챔버들(160) 중 하나 이상은, 기판들(201)을 냉각하고, 기판들(201)을 가열하고, 기판들(201)을 에칭하고 그리고/또는 기판들(201)의 표면들 상에 하나 이상의 층들을 증착함으로써, 그 내부에서 기판들(201)을 프로세싱하도록 구성된다. 특정 실시예들에서, 증착 프로세스들은 스퍼터 증착 프로세스(즉, PVD 증착 프로세스)를 포함할 수 있다. 특정 구성들에서, 프로세싱 챔버들(160) 중 하나 이상은 기판들(201)을 어닐링하도록 추가로 구성된다.
[0026] 제1 이송 챔버(124) 및 제2 이송 챔버(128)는 관통 챔버들(162)을 통해 서로 커플링된다. 일부 구성들에서, 제1 이송 챔버(124)는 적당히 낮은 압력, 예컨대, 약 1 밀리토르(mTorr) 미만으로 진공 펌핑될 수 있다. 제2 이송 챔버(128)는 더 낮은 압력, 예컨대, 1 microTorr 이하로 펌핑될 수 있다. 따라서, 제1 및 제2 이송 챔버들(124, 128)은 적어도 적당한 진공 레벨로 유지되어 이송 챔버들(124, 128)과 클러스터 도구(100)의 다른 모듈들 사이에서의 오염물의 이송을 방지한다.
[0027] 제1 이송 챔버(124)와 유사하게, 제2 이송 챔버(128)는 메인 프레임(172)의 일부이고 중앙에 배치된 제2 이송 로봇(136)을 수납한다. 제2 이송 로봇(136)은 관통 챔버들(162) 및/또는 복수의 제2 프로세싱 챔버들(170) 각각 사이에서 기판들(201)을 이동시키도록 구성된다. 제2 이송 챔버(128)는 각각의 제2 프로세싱 챔버(170) 및 관통 챔버(162)와 제2 이송 챔버(128) 사이에 배치된 슬릿 밸브들(도시되지 않음)을 사용하여 제2 프로세싱 챔버들(170) 및 관통 챔버들(162) 각각으로부터 선택적으로 격리될 수 있다.
[0028] 특정 실시예들에서, 제2 프로세싱 챔버들(170) 중 하나 이상은, 기판들(201)을 냉각하고, 기판들(201)을 가열하고, 기판들(201)을 에칭하고 그리고/또는 기판들(201)의 표면들 상에 하나 이상의 층들을 증착함으로써, 그 내부에서 기판들(201)을 프로세싱하도록 구성된다. 특정 실시예들에서, 증착 프로세스들은 스퍼터 증착 프로세스(즉, PVD 증착 프로세스)를 포함할 수 있다. 특정 구성들에서, 제2 프로세싱 챔버들(170) 중 하나 이상은 기판들(201)을 어닐링하도록 추가로 구성된다.
[0029] 도 2는 제1 및/또는 제2 프로세싱 챔버(160, 170)로서 활용될 수 있는 프로세싱 챔버(200)의 평면도이다. 프로세싱 챔버(200)는 도 1에 예시된 클러스터 도구에서 기판(201) 상에 박막 층들을 증착하도록 구성된 PVD 챔버이다. 본원에서 설명되는 프로세싱 챔버(200)는 예시적인 챔버이고, 다른 제조자들로부터의 PVD 챔버들을 포함하는 다른 PVD 챔버들이 본 개시내용의 양상들과 함께 사용될 수 있거나 또는 본 개시내용의 양상들을 달성하기 위해 수정될 수 있다는 것이 이해되어야 한다.
[0030] 도 2에 도시된 바와 같이, 프로세싱 챔버(200)는 챔버 바디(205)에 의해 정의된 프로세스 볼륨(202)을 포함한다. 프로세스 볼륨(202)은 기판(201)을 지지하도록 동작가능한 페디스털(204) 및 타깃(210)을 갖는다. 페디스털(204)은, 챔버 바디(205) 내 개구(208)를 통한 프로세싱 챔버(200)로의 그리고 프로세싱 챔버(200)로부터의 기판(201)의 이송을 가능하게 하는 하강 포지션과 상승 프로세싱 포지션 사이에서 페디스털(204)을 이동시키는 리프트 시스템(도시되지 않음)에 연결된 스템(206)에 커플링되어 스템(206)에 의해 프로세싱 볼륨(202)에 이동가능하게 배치된다.
[0031] 타깃(210)은 타깃 스위치(226)를 통해 전원(212), 이를테면, DC 전원, RF 전원, AC 전원, 펄스 DC 전원 또는 펄스 RF 전원에 연결된다. 증착 프로세스들 동안, 타깃(210)은 펄스 DC 전력을 제공하는 펄스 DC 전원을 통해 음으로 바이어싱될 수 있다. MFC(mass flow control) 디바이스와 같은 스퍼터 가스 흐름 제어기(218)는 스퍼터 가스 소스(214)로부터 프로세스 볼륨(202)으로의 스퍼터 가스의 흐름을 제어하기 위해 스퍼터 가스 소스(214)와 프로세스 볼륨(202) 사이에 배치된다. MFC 디바이스와 같은 반응 가스 흐름 제어기(220)는 반응 가스 소스(216)로부터 프로세스 볼륨(202)으로의 반응 가스의 흐름을 제어하기 위해 반응 가스 소스(216)와 프로세스 볼륨(202) 사이에 배치된다.
[0032] 페디스털(204)은, 맞물릴 때 페디스털(204)을 전원(234), 이를테면, DC 전원, RF 전원, AC 전원, 펄스 DC 전원 및 펄스 RF 전원에 연결하는 페디스털 스위치(230)에 연결된다. 증착 프로세스들 동안, 페디스털(204)은 RF 전력을 제공하는 전력 공급기(234)를 통해 음으로 바이어싱될 수 있다. 특정 실시예들에서, 프로세싱 챔버(200)는 타깃(210) 및 페디스털(204)을 독립적으로 바이어싱하도록 동작가능하다. 제어기(207)는 프로세싱 챔버(200)에 커플링되고, 프로세싱 동안, 예컨대, 타깃 스위치(226)를 연결하고 페디스털 스위치(230)를 연결하는 것과 같이 프로세싱 챔버(200)의 양상들을 제어하도록 구성된다.
[0033] 도 3a는 도 1에 개시된 클러스터 도구 내에서 생성된 예시적인 막 스택(300)의 측면도이다. 막 스택(300)은 기판(201), 제1 시드 층(304), 최하부 전극 층(306), 제2 시드 층(308), 압전 재료 층(312) 및 최상부 전극 층(314)을 포함한다. 일반적으로, 막 스택(300)의 층들은 두께가 매우 균일하다. 예컨대, 각각의 층의 두께는 층의 측방향 길이에 걸쳐 약 +/- 10%의 델타(예컨대, 두께 불균일성), 이를테면, 약 +/- 5%의 델타를 갖는다.
[0034] 일부 예들에서, 기판(201)은 <001>(예컨대, (001) 또는 (002))의 결정 배향을 갖는 200 mm 실리콘(Si) 기판이다. 기판(201)은 다결정 몰리브덴(Mo), 스트론튬 루테늄 산화물(SrRuO3, SRO), 란타넘 니켈 산화물(LaNiO3, LNO), 란타넘 스트론튬 망가나이트(LaSrMnO3, LSMO) 및 칼슘 루테네이트(CaRuO3)를 포함하는(그러나 이에 제한되지 않음), 적절한 격자 구조를 갖는 다른 금속들로 형성될 수 있다. 특정 실시예들에서, Si 또는 실리콘 산화물(SiOx) 층과 같은 열 산화물 층(302)이 기판(201)의 표면 상에서 성장된다. 예컨대, 열 산화물 층(302)은 실리콘 이산화물(SiO2)로 형성될 수 있다. 열 산화물 층(302)은 약 10 nm 내지 약 1000 nm, 이를테면, 약 15 nm 내지 약 750 nm, 예컨대, 약 20 nm 내지 약 500 nm의 두께를 가질 수 있다. 특정 실시예들에서, 열 산화물 층(302)은 약 25 nm 내지 약 200 nm, 이를테면, 약 50 nm 내지 약 150 nm의 두께를 갖는다. 예컨대, 열 산화물 층(302)은 약 75 nm 내지 약 125 nm, 이를테면, 약 100 nm의 두께를 가질 수 있다.
[0035] 제1 시드 층(304)은 기판(201)의 표면 바로 위에 형성되거나 또는 열 산화물 층(302)의 표면 위에 형성될 수 있다. 제1 시드 층(304)은, 제1 시드 층(304)의 표면 상에 증착되고 디바이스들을 위한 최하부 전극으로 작용할 수 있는 최하부 전극 층(306)의 성장을 지원한다. 최하부 전극 층(306)에 대한 적합한 재료들의 예들은 백금(Pt), SrRuO3, LaNiO3, CaRuO3, LaSrMnO3 등을 포함한다. 특정 예들에서, 제1 시드 층(304)은 티타늄 이산화물(TiO2)과 같이 <001>(예컨대, (001) 또는 (002))의 배향을 갖는 티타늄 산화물(TiOx)로 형성되고, 최하부 전극 층(306)은 <111>의 배향을 갖는 Pt로 형성된다. 고도로 배향된(highly oriented) Pt<111> 층은 균일한 제2 시드 층(308)을 형성하는 데 필수적이며, 이는 결국, 높은 배향 제어로 압전 재료 층(312)의 형성을 지원한다. 따라서, TiO2의 제1 시드 층(304)을 형성하는 것은 배타적으로 <111> 배향을 갖는 Pt 최하부 전극 층(306)의 성장을 지원할 수 있다.
[0036] 시드 층들(304, 308)뿐만 아니라 최하부 전극 층(306)의 배향은 단면 HRTEM(high-resolution transmission electron microscopy)뿐만 아니라 2세타-오메가 스캔(2theta-omega scan)과 같은 XRD(X-ray diffraction) 분석에 의해 검출 및 확인될 수 있다는 것에 주목한다. 본 개시내용의 발명자들은 본원에서 설명된 방법들을 활용함으로써, 최하부 전극 층(306)에 대한 <111> 배향에 대응하는 피크들만이 2세타-오메가 스캐닝으로 검출될 수 있고, 이러한 피크들이 10,000 cps(counts per second)를 넘은 높은 강도들을 나타낸다는 것을 발견하였다. 결과들은, 최하부 전극 층(306)뿐만 아니라 제1 시드 층(304)이 고도로 배향됨을 표시한다.
[0037] 특정 실시예들에서, 제1 시드 층(304)은 약 10 nm 내지 약 50 nm, 이를테면, 약 20 nm 내지 약 30 nm, 이를테면, 약 25 nm의 두께를 갖는다. 특정 실시예들에서, 최하부 전극 층(306)은 약 50 nm 내지 약 200 nm, 이를테면, 약 75 nm 내지 약 175 nm, 이를테면, 약 100 nm 내지 약 150 nm, 예컨대, 약 125 nm의 두께를 갖는다.
[0038] 제2 시드 층(308)은 최하부 전극 층(306) 상에 증착되고 임의의 적합한 초박형 금속 막으로 형성될 수 있다. 특정 실시예들에서, 제2 시드 층(308)은 Pt 또는 티타늄(Ti)으로 형성된다. 특정 실시예들에서, 제2 시드 층(308)은 제1 시드 층(304)과 동일하거나 상이한 재료로 형성된다. 제2 시드 층(308)은 약 0.5 nm 내지 약 5 nm, 이를테면, 약 1 nm 내지 약 3 nm의 균일한 두께를 가지며, 이는 단면 HRTEM에 의해 확인된다. 예컨대, 제2 시드 층(308)은 약 1.5 nm 내지 약 2.5 nm, 이를테면, 약 2 nm의 균일한 두께를 갖는다. 위에서 설명된 바와 같이, 얇고 고도로 균일한 시드 층은 후속 디바이스 층들에서 균일성을 가능하게 하고 개선된 프로세스 통합을 허용한다.
[0039] 압전 재료 층(312)은 제2 시드 층(308) 위에 증착되고 임의의 적합한 압전 재료들로 형성된다. 특정 실시예들에서, 압전 재료 층(312)은 ScAlN(scandium-doped aluminum nitride) 또는 AlN을 포함하는 하나 이상의 층들로 형성된다. 특정 실시예들에서, 압전 재료 층(312)은 티타늄 질화물(TiN), 하프늄 질화물(HfN), 또는 실리콘 질화물(SixNy) 중 임의의 하나 또는 이들의 조합을 포함하는 하나 이상의 층들로 형성된다. 일부 예들에서, 압전 재료 층(312)은 릴렉서-납 티타네이트(PT) 타입 재료, 이를테면, 납 마그네슘 니오베이트-납 티타네이트(PMN-PT) 및 납 인듐 니오베이트-납 마그네슘 니오베이트-납 티타네이트(PIN-PMN-PT)로 형성된다. 압전 재료 층(312)은 약 500 nm 내지 약 2000 nm, 이를테면, 약 750 nm 내지 약 1500 nm, 이를테면, 약 1000 nm의 두께를 가질 수 있다.
[0040] 최상부 전극 층(314)은 압전 재료 층(312) 상에 증착되고 완성된 디바이스들을 위한 최상부 전극으로서 작용할 수 있다. 특정 예들에서, 최상부 전극 층(314)은 최하부 전극 층(306)과 동일하거나 상이한 재료로 형성된다. 예컨대, 최상부 전극 층(314)은 <111>의 배향을 갖는 Pt로 형성될 수 있다. 특정 예들에서, 최상부 전극 층(314)의 두께는 약 30 nm 내지 약 200 nm, 이를테면, 약 50 nm 내지 약 150 nm, 예컨대, 약 100 nm이다.
[0041] 도 3b는 도 1에 개시된 클러스터 도구 내에서 생성된 다른 예시적인 막 스택(301)의 측면도이다. 막 스택(300)을 참조하여 설명된 바와 같이, 막 스택(301)의 층들은 두께가 고도로 균일하다. 예컨대, 각각의 층의 두께는 층의 측방향 길이에 걸쳐 약 +/- 10%의 델타(예컨대, 변동), 이를테면, 약 +/- 5%의 델타를 갖는다. 막 스택(301)은 도 3a를 참조하여 위에서 설명된 층들을 포함하고, 템플릿 층(310)을 더 포함한다. 템플릿 층(310)은 최하부 전극 층(306) 또는 제2 시드 층(308)의 표면 바로 위에 그리고 압전 재료 층(312) 바로 아래에 증착될 수 있다.
[0042] 템플릿 층(310)의 형성은 압전 재료 층(312)이 고유한 자유 에너지 랜드스케이프로 인해 특별히 높은 압전성을 보여주는 일 부류의 복합 산화물 재료인 릴렉서-PT 타입 압전 재료들로 형성될 때 유익하다. 이러한 압전 성질들은 릴렉서-PT 타입 재료가 <001> 배향으로 형성될 때 향상된다. 따라서, 압전 재료 층(312)이 PMN-PT와 같은 릴렉서-PT 타입 압전 재료로 형성되는 예들에서, 템플릿 층(310)은 <001>의 배향을 갖는 페로브스카이트 PZT 막으로 형성될 수 있다. PZT는 릴렉서-PT 타입 압전 재료들의 결정 구조와 밀접하게 매칭되는 결정 구조를 갖고, 이에 따라, PZT 템플릿 층(310)은 그 위에서 <001> 배향을 갖는 릴렉서-PT 타입 압전 재료 층(312)의 성장을 위한 핵생성 에너지(nucleation energy)를 낮출 수 있어, 헤테로에피택셜(heteroepitaxial)의 큐브-온-큐브(cube-on-cube) 타입 결정 성장을 초래할 수 있다. 이러한 타입의 성장은 2세타-오메가 스캔들과 같은 XRD에 의해 분석될 때 <001> 피크 강도의 5배(예컨대, 5x) 증가를 갖는 개선된 결정화도를 제공한다. 크게 개선된 압전 성질들을 획득하기 위해 더 큰 XRD 강도가 결정적이다. 또한, PZT 자체가 압전 재료이기 때문에, PZT 템플릿 층(310)의 두께를 증가시키는 것은 릴렉서-PT 타입 압전 재료 층(312)의 전기기계적 성질들 또는 응답에 악영향을 미치지 않을 것이다. 일부 예들에서, 템플릿 층(310)은 약 10 nm 내지 약 200 nm, 이를테면, 약 25 nm 내지 약 175 nm, 약 50 nm 내지 약 150 nm, 약 75 nm 내지 약 125 nm, 이를테면, 약 100 nm의 두께를 갖는다.
[0043] 도 4는 막 스택들(300 및 301)을 생성하기 위한 방법(400)을 묘사하는 흐름도이다. 설명을 용이하게 하기 위해, 도 4는 도 1의 클러스터 도구(100)를 참조하여 설명될 것이다. 그러나, 도 1의 클러스터 도구(100) 이외의 클러스터 도구가 방법(400)과 함께 활용될 수 있다는 것이 주목되어야 한다.
[0044] 블록(402)에서, 기판(201)은 클러스터 도구(100) 내로 로딩되고 사전-프로세싱된다. 기판(201)은 클러스터 도구(100) 내로 로딩되기 전에 그 위에 이미 형성된 열 산화물 층(302)과 같은 열 산화물 층을 가질 수도 있고 갖지 않을 수도 있다. 특정 실시예들에서, 기판은 팩토리 인터페이스 로봇들(120) 중 하나에 의해 로딩 도크(140) 내로 로딩되고 그 후 제1 이송 로봇(132)에 의해 제1 이송 챔버(124)를 통해 배향 챔버, 사전-세정 챔버, 및/또는 다른 제1 프로세싱 챔버(160)로 전달된다. 위에서 설명된 바와 같이 제1 이송 챔버(124) 내 압력(P)은 약 1 microTorr일 수 있다. 따라서, 클러스터 도구(100)의 압력은 진공 상태로 홀딩된다.
[0045] 사전-프로세싱 동안, 기판(201)은 제1 프로세싱 챔버들(160) 중 하나에서 수행되는 디개스(degas) 프로세스에 노출될 수 있다. 선택적으로, 기판(201)의 표면은 기판(201)의 표면을 사전-세정하기 위해 플라즈마에 노출되며, 이는 디개스 프로세스를 수행하기 전 또는 후에 발생할 수 있다. 예컨대, 기판(201)의 표면은 제1 시드 층(304)의 증착을 위해 다른 제1 또는 제2 프로세싱 챔버(160, 170)로 이송되기 전에 사전-세정 챔버에서 사전-세정될 수 있다(예컨대, 반응성 가스(예컨대, H2) 또는 비-반응성 가스(예컨대, Ar, Ne, He) 이온들 및/또는 가스 라디칼들로 타격됨(예컨대, 에칭됨)). 제1 시드 층(304)을 증착하기 전에 기판(201)의 표면을 사전 세정하는 것은 제1 시드 층(304)이 기판(201) 상에 증착될 때 제1 시드 층(304) 내 표면 결함들을 감소시킬 수 있다. 블록(402) 동안 수행될 수 있는 다른 프로세스들은 또한 가열, 기판(201)의 인입 온도 유지 또는 기판(201) 냉각을 포함할 수 있다. 블록(402)에서 사전-프로세싱 후, 기판(201)은 그 위에 막 스택들(300 또는 301)의 개별 층들을 형성하기 위해 프로세싱 챔버(200)에 도시된 구성요소들을 포함할 수 있는 하나 이상의 프로세싱 챔버들(160, 170)로 이송될 수 있다.
[0046] 제1 시드 층(304)은 블록(404)에서 기판(201) 상에 형성된다. 특정 실시예들에서, 제1 시드 층(304)은 PVD 및/또는 어닐링 및 산화 프로세스에 의해 기판(201) 상에 형성된다. 예컨대, 얇고 결정질인 Ti 막은 실온에서 PVD에 의해 증착된 후 Ti 막을 어닐링 및 산화 프로세스에 노출시켜 TiO2 층을 형성할 수 있다.
[0047] 블록(406)에서, 프로세싱 챔버들(160, 170) 중 하나에서 제1 시드 층(304) 위에 최하부 전극 층(306)이 형성된다. 예컨대, 최하부 전극 층(306)은 프로세싱 챔버(200)와 같은 PVD 챔버에서 수행되는 PVD 프로세스를 통해 제1 시드 층(304) 상에 증착될 수 있다. 특정 실시예들에서, PVD 프로세스는 약 37℃ 내지 약 600℃, 이를테면, 약 400℃ 내지 약 600℃, 및 이를테면, 약 500℃에서 수행된다. 특정 실시예들에서, PVD 챔버 내 타깃은 약 400 W 내지 약 1000 W, 이를테면, 약 600 W 내지 약 800 W의 전력 레벨을 갖는 DC 전력을 제공하는 펄스형 또는 연속적 전력 공급기에 의해 PVD 프로세스 동안 음으로 바이어싱된다. 본원에서 설명된 다른 실시예들과 결합될 수 있는 특정 실시예들에서, PVD 프로세스 동안 Ar의 유량은 약 20 sccm 내지 약 60 sccm, 이를테면, 약 30 sccm 내지 약 50 sccm이고, PVD 챔버 내의 압력은 약 4 mTorr 내지 약 25 mTorr, 이를테면, 약 10 mTorr 내지 약 20 mTorr이다.
[0048] 위에서 설명된 바와 같이, 특정 실시예들에서, 최하부 전극 층(306)은 <111>의 배향을 갖는 Pt로 형성되고, 이에 따라 고도로 배향된 압전 재료 층(312)의 후속 형성을 지원한다. 추가 실시예들에서, Pt 최하부 전극 층(306)은 TiO2 제1 시드 층(304) 상에 증착된다.
[0049] 블록(408)에서, 제2 시드 층(308)이 최하부 전극 층(306) 상에 형성된다. 제1 시드 층(304)과 유사하게, 제2 시드 층(308)은 TiO2 층을 형성하기 위해 실온에서 PVD를 통해 얇은 Ti 층을 증착하고 그 후 Ti 층을 어닐링함으로써 형성될 수 있다. 다른 예들에서, 제2 시드 층(308)은 상이한 재료들로 그리고/또는 상이한 프로세스에 의해 형성된다. 제2 시드 층(308)은 약 0.5 nm 내지 약 5 nm, 이를테면, 약 1 nm 내지 약 3 nm, 이를테면, 약 2 nm의 균일한 두께 및 균일한 <001> 배향을 갖는다. 등각성(conformal) 결정 배향을 가진 얇고 고도로 균일한 시드 층은 후속 디바이스 층들에서 균일성을 가능하게 하고 우수한 압전 성질들을 가진 압전 재료 층들의 형성을 용이하게 한다.
[0050] 그 후 템플릿 층(310)은 막 스택(301)에 묘사된 바와 같이 블록(410)에서 제2 시드 층(308) 상에 선택적으로 증착될 수 있다. <001>의 배향을 갖는 페로브스카이트 PZT 막으로 형성될 수 있는 템플릿 층은 약 500℃ 내지 약 750℃, 이를테면, 약 650℃의 온도 및 약 5 mTorr 내지 약 25 mTorr, 이를테면, 약 18 mTorr 내지 약 20 mTorr의 압력에서 PVD 프로세스를 통해 증착된다. 특정 실시예들에서, PVD 챔버 내 타깃은 약 1000 W 내지 약 2500 W, 이를테면, 약 1200 W 내지 약 2000 W의 전력 레벨을 갖는 RF 전력을 제공하는 펄스형 또는 연속적 전력 공급기에 의해 PVD 프로세스 동안 음으로 바이어싱된다. 본원에서 설명된 다른 실시예들과 결합될 수 있는 특정 실시예들에서, PVD 프로세스 동안 Ar의 유량은 약 20 sccm 내지 약 60 sccm, 이를테면, 약 30 sccm 내지 약 50 sccm이고, O2의 유량은 약 0 sccm 내지 약 20 sccm, 이를테면, 약 5 sccm 내지 약 15 sccm이다.
[0051] 위에서 설명된 증착 프로세스는 약 10 nm 내지 약 200 nm, 이를테면, 약 50 nm 내지 약 150 nm 범위, 및 이를테면, 약 100 nm의 균일한 두께를 갖는 템플릿 층(310)을 초래한다. 이전에 설명된 바와 같이, 템플릿 층(310)은 압전 재료 층(312)과 유사한 성질들을 갖는 압전 재료들로 형성될 수 있고, 따라서 더 두꺼운 템플릿 층(310)을 형성하는 것은 막 스택의 압전 성질들에 악영향을 미치지 않을 것이다.
[0052] 블록(412)에서, 압전 재료 층(312)은 예컨대, 템플릿 층(310)을 형성하기 위한 프로세스와 실질적으로 유사한 PVD 프로세스에 의해 형성된다. 특정 실시예들에서, PVD 챔버 내 타깃은 약 1000 W 내지 약 2500 W, 이를테면, 약 1200 W 내지 약 2000 W의 전력 레벨을 갖는 RF 전력을 제공하는 펄스형 또는 연속적 전력 공급기에 의해 음으로 바이어싱된다. 본원에서 설명된 다른 실시예들과 결합될 수 있는 특정 실시예들에서, PVD 프로세스 동안 Ar의 유량은 약 20 sccm 내지 약 60 sccm, 이를테면, 약 30 sccm 내지 약 50 sccm이고, O2의 유량은 약 0 sccm 내지 약 20 sccm, 및 이를테면, 약 5 sccm 내지 약 15 sccm이다.
[0053] 특정 실시예들에서, 압전 재료 층(312)은 막 스택(300)에 묘사된 제2 시드 층(308) 바로 위에 형성된다. 특정한 다른 실시예들에서, 압전 재료 층(312)은 막 스택(301)에 묘사된 바와 같이 템플릿 층(310) 위에 증착된다. 템플릿 층(310) 위의 압전 재료 층(312)의 형성은 압전 재료 층(312)이 납 PMN-PT 또는 PIN-PMN-PT와 같은 릴렉서-PT 타입 재료로 형성될 때 특히 유익하다. 이러한 예들에서, 템플릿 층(310)은 릴렉서-PT 타입 재료의 결정 구조에 밀접하게 매칭되는 결정 구조로 형성될 수 있고, 이에 따라 <001> 배향 및 우수한 압전 성질들을 갖는 압전 재료 층(312)의 균일한 헤테로에피택셜 성장을 용이하게 한다.
[0054] 압전 재료 층(312)의 형성에 이어서, 최상부 전극 층(314)이 블록(414)에서 막 스택(300 또는 301) 위에 형성된다. 최하부 전극 층(306)과 유사하게, 최상부 전극 층(314)은 약 300℃ 내지 약 600℃, 이를테면, 약 500℃의 온도에서 수행되는 PVD 프로세스를 통해 압전 재료 층(312) 위에 증착된 Pt로 형성될 수 있다. 특정 실시예들에서, PVD 챔버 내 타깃은 약 400 W 내지 약 1000 W, 및 이를테면, 약 600 W 내지 약 800 W의 전력 레벨을 갖는 DC 전력을 제공하는 펄스형 또는 연속적 전력 공급기에 의해 PVD 프로세스 동안 음으로 바이어싱된다. 본원에서 설명된 다른 실시예들과 결합될 수 있는 특정 실시예들에서, PVD 프로세스 동안 Ar의 유량은 약 20 sccm 내지 약 60 sccm, 이를테면, 약 30 sccm 내지 약 50 sccm이고, PVD 챔버 내의 압력은 약 4 mTorr 내지 약 25 mTorr, 이를테면, 약 10 mTorr 내지 약 20 mTorr이다.
[0055] 블록들(402-414)이 완료되고 막 스택(300 또는 301)이 형성된 후에, 기판(201)은 제1 및/또는 제2 이송 로봇들(132, 136), 및 팩토리 인터페이스 로봇들(120) 중 하나를 통해 팩토리 인터페이스(104)로 리턴될 수 있다.
[0056] 도 5는 방법(400)의 수행 동안 도 1 및 도 2에 묘사된 프로세싱 챔버들 중 임의의 하나에 명령들을 제공할 수 있는 제어기(500)의 개략적인 평면도이다.
[0057] 선택적인 디스플레이 유닛(501)은 제어기(500)에 커플링될 수 있다. 제어기(500)는 서로 커플링된 프로세서(504), 메모리(508), 및 지원 회로들(512)을 포함한다. 제어기(500)는 클러스터 도구(100)에 탑재(on-board)될 수 있거나, 대안적인 예에서, 제어기(500)는 도 2의 프로세싱 챔버, 또는 원격 디바이스(도시되지 않음)에 탑재될 수 있다.
[0058] 디스플레이 유닛(501)은 디스플레이 유닛(501)의 제어를 용이하게 하기 위해 디스플레이 유닛(501)의 다양한 컴포넌트들에 커플링된 입력 제어 유닛, 이를테면, 전력 공급기들, 클록들, 캐시, 입력/출력(I/O) 회로들을 포함한다. 프로세서(504)는 임의의 형태의 범용 마이크로프로세서 또는 범용 CPU(central processing unit) 중 하나, 이를테면, PLC(programmable logic controller)일 수 있으며, 이들 각각은 산업 현장에서 사용될 수 있다.
[0059] 메모리(508)는 적어도 하나의 비-일시적 컴퓨터 판독가능 매체를 포함하고, 용이하게 이용가능한 메모리, 이를테면, RAM(random access memory), ROM(read only memory), 또는 로컬 또는 원격의 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 메모리(508)는, 프로세서(504)(예컨대, CPU(central processing unit), DSP(digital signal processor), ASIC(application-specific integrated circuit))에 의해 실행될 때, 도 1 및 도 2에 예시된 프로세싱 챔버들 중 임의의 것 내의 동작 및 프로세싱을 용이하게 하는 명령들을 포함한다. 메모리(508) 내의 명령들은 본 개시내용의 방법을 구현하는 프로그램과 같은 프로그램 제품의 형태이다. 프로그램 제품의 프로그램 코드는 다수의 상이한 프로그래밍 언어들 중 임의의 하나를 준수할 수 있다. 예시적인 컴퓨터-판독가능 저장 매체들은, (i) 정보가 영구적으로 저장되는 비-기록가능 저장 매체들(예컨대, 컴퓨터 내의 판독-전용 메모리 디바이스들, 이를테면, CD-ROM 드라이브에 의해 판독가능한 CD-ROM 디스크들, 플래시 메모리, ROM 칩들, 또는 임의의 타입의 솔리드-스테이트 비-휘발성 반도체 메모리); 및 (ii) 변경가능한 정보가 저장되는 기록가능 저장 매체들(예컨대, 하드-디스크 드라이브 또는 디스켓 드라이브 내의 플로피 디스크들 또는 임의의 타입의 솔리드-스테이트 랜덤-액세스 반도체 메모리)을 포함한다(그러나 이에 제한되지는 않음). 그러한 컴퓨터-판독가능 저장 매체들은, 본원에서 설명되는 방법들의 기능들을 지시하는 컴퓨터-판독가능 명령들을 보유하는 경우, 본 개시내용의 예들이다. 메모리(508) 내의 프로그램 코드는 장치 내에서 다양한 프로세싱 방법들을 수행하기 위해, 이를테면, 도 1에 예시된 클러스터 도구(100)에서 발견된 다양한 프로세스 챔버들 및 지원 컴포넌트들을 사용하여 막 스택(300 또는 301)을 생성하기 위해, 도 4와 관련하여 설명된 방법 단계들 중 하나 이상을 수행하도록 프로세서(504)에 의해 실행될 수 있다.
[0060] 일 예에서, 제어기(500)는 컴퓨터 시스템(도시되지 않음)과 함께 사용하기 위한, 컴퓨터-판독가능 저장 매체들(예컨대, 508) 상에 저장된 프로그램 제품으로서 구현될 수 있다. 프로그램 제품의 프로그램(들)은 본원에서 설명된 본 개시내용의 기능들을 정의한다.
[0061] 도 6a는 본 발명의 실시예들에 따라, TiOx 시드 층 상에 형성된 PMN-PT 압전 재료 층(602) 및 PZT 템플릿 층 상에 형성된 PMN-PT 압전 재료 층(604)의 XRD(x-ray diffraction) 판독들의 비교를 예시한다. 압전 재료 층들(602, 604)은 위에서 설명된 압전 재료 층(312)의 예들이다. 도 6a의 수직 축은 임의적 단위들(arbitrary units)(a.u.)에 기초한 상대 강도를 표현하고, 수평 축은 도(°) 단위의 2세타 스케일을 표현한다. XRD 판독들 둘 모두는 고도로 균일한 <001> 결정 배향들을 가진 압전 재료 층들을 표시하는 강한 (001) 및 (002) 피크들을 나타낸다. 또한, 파이로클로르, 납 산화물(PbO) 및 (111)은 압전 재료 층들(602, 604) 각각에 대해 다양한 정도로 억제된다. 파이로클로르 및 Pbo는 압전 성능을 저하시키는 기생상(parasitic phase)들이고 이에 따라 그의 억제가 요구된다.
[0062] 도 6b는 원하는 피크 대 원하지 않는 피크의 비(ratio)들로서 도 6a의 XRD 강도 값들을 예시한다. 특히, 막대들(610)은 (002) 피크 강도 대 (111) 피크 강도의 비를 표현하고, 막대들(620)은 (002) 피크 강도 대 PbO 또는 파이로클로르 피크 강도의 최대치의 비를 표현한다. 도시된 바와 같이, 압전 재료 층(602)은 더 높은 (002)/최대(PbO, 파이로클로르) 강도 비를 나타내는 반면, 압전 재료 층(604)은 훨씬 더 큰 (002)/(111) 강도 비를 나타냈다.
[0063] 요약하면, 본원에서 개시된 방법들을 통해 고도로 균일한 두께들 및 결정 배향들을 갖는 얇은 압전 막들이 형성될 수 있다. 특정 예들에서, 고도로 균일한 압전 막들은 중심으로부터 에지까지 균일한 두께를 갖는 초박형 TiOx 시드 층들의 증착에 의해 가능해진다. 특정 예들에서, 고도로 균일한 압전 막들은 후속적으로 형성되는 압전 막들의 결정 구조들과 밀접하게 매칭되는 PZT 템플릿 층들의 증착에 의해 가능해진다. 압전 막들의 증가된 균일성은 우수한 압전 성질들을 초래하고, 이에 따라 결과적인 디바이스들의 압전 성능을 개선할 수 있다.
[0064] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 압전 디바이스 스택(piezoelectric device stack)으로서,
    열 산화물 층을 포함하는 기판;
    상기 열 산화물 층 위에 형성된 제1 시드 층(seed layer) ― 상기 제1 시드 층은 티타늄(Ti)을 포함함 ―;
    상기 제1 시드 층 위에 형성된 최하부 전극 층;
    제2 시드 층 ― 상기 제2 시드 층은 티타늄(Ti)을 포함하고 약 0.5 nm 내지 약 5 nm의 두께 및 +/- 10%의 두께 불균일성을 가짐 ―; 및
    상기 제2 시드 층 위에 형성된 압전 재료 층을 포함하고,
    상기 압전 재료 층은 압전 재료를 포함하는,
    압전 디바이스 스택.
  2. 제1 항에 있어서,
    상기 압전 재료는 릴렉서-납 티타네이트(PT) 타입 재료인,
    압전 디바이스 스택.
  3. 제2 항에 있어서,
    상기 릴렉서-PT 타입 재료는 납 마그네슘 니오베이트-PT(PMN-PT) 또는 납 인듐 니오베이트-납 마그네슘 니오베이트-PT(PIN-PMN-PT)를 포함하는,
    압전 디바이스 스택.
  4. 제3 항에 있어서,
    상기 제2 시드 층 위에 그리고 상기 압전 재료 층 아래에 형성된 템플릿 층(template layer)을 더 포함하고,
    상기 템플릿 층은 상기 압전 재료 층의 결정 구조와 실질적으로 동일한 결정 구조를 갖는,
    압전 디바이스 스택.
  5. 제4 항에 있어서,
    상기 템플릿 층은 페로브스카이트 납 지르코네이트 티타네이트(PZT)를 포함하는,
    압전 디바이스 스택.
  6. 제4 항에 있어서,
    상기 템플릿 층은 약 10 nm 내지 약 200 nm의 두께를 갖는,
    압전 디바이스 스택.
  7. 제4 항에 있어서,
    상기 템플릿 층 및 상기 압전 재료 층은 <001>의 배향(orientation)을 갖는,
    압전 디바이스 스택.
  8. 제1 항에 있어서,
    상기 제1 시드 층은 티타늄 이산화물을 포함하는,
    압전 디바이스 스택.
  9. 제1 항에 있어서,
    상기 제2 시드 층은 <001>의 배향을 갖는 티타늄 이산화물을 포함하는,
    압전 디바이스 스택.
  10. 제1 항에 있어서,
    상기 최하부 전극은 <111>의 배향을 갖는 백금(Pt)으로 형성되는,
    압전 디바이스 스택.
  11. 압전 디바이스 스택으로서,
    열 산화물 층을 포함하는 기판;
    상기 열 산화물 층 상에 배치된 제1 티타늄 산화물(TiOx) 시드 층;
    상기 제1 TiOx 시드 층 상에 배치된 제1 백금(Pt) 전극 층;
    상기 제1 Pt 전극 층 상에 배치된 제2 TiOx 시드 층 ― 상기 제2 TiOx 시드 층은 약 0.5 nm 내지 약 5 nm의 두께 및 +/- 10%의 두께 불균일성을 가짐 ―;
    상기 제2 TiOx 시드 층 상에 배치된 페로브스카이트 납 지르코네이트 티타네이트(PZT) 템플릿 층; 및
    상기 PZT 템플릿 층 상에 배치된 릴렉서-납 티타네이트(PT) 타입 압전 재료 층을 포함하는,
    압전 디바이스 스택.
  12. 제11 항에 있어서,
    상기 릴렉서-PT 타입 압전 재료 층은 납 마그네슘 니오베이트-PT(PMN-PT) 또는 납 인듐 니오베이트-납 마그네슘 니오베이트-PT(PIN-PMN-PT)를 포함하는,
    압전 디바이스 스택.
  13. 압전 디바이스 스택을 형성하는 방법으로서,
    기판 위에 시드 층을 형성하는 단계; 및
    상기 시드 층 위에 압전 재료 층을 형성하는 단계를 포함하고, 상기 압전 재료는 PVD를 통해 증착되며,
    상기 기판 위에 시드 층을 형성하는 단계는,
    PVD(physical vapor deposition)를 통해 상기 기판 위에 티타늄(Ti) 막을 증착하는 단계; 및
    티타늄 이산화물(TiO2)을 형성하기 위해 상기 티타늄 막을 어닐링 프로세스에 노출시키는 단계를 포함하고, 상기 시드 층은 약 0.5 nm 내지 약 5 nm의 두께 및 +/- 10%의 두께 불균일성을 갖는,
    압전 디바이스 스택을 형성하는 방법.
  14. 제13 항에 있어서,
    상기 시드 층은 약 2 nm의 두께를 갖는,
    압전 디바이스 스택을 형성하는 방법.
  15. 제13 항에 있어서,
    상기 압전 재료 층은 상기 시드 층 바로 위에 증착되는,
    압전 디바이스 스택을 형성하는 방법.
  16. 제13 항에 있어서,
    상기 압전 재료 층은 상기 시드 층 위에 형성된 템플릿 층 상에 증착되는,
    압전 디바이스 스택을 형성하는 방법.
  17. 제16 항에 있어서,
    상기 템플릿 층은 상기 압전 재료 층의 결정 구조와 실질적으로 동일한 결정 구조를 갖는,
    압전 디바이스 스택을 형성하는 방법.
  18. 제17 항에 있어서,
    상기 템플릿 층은 페로브스카이트 납 지르코네이트 티타네이트(PZT)를 포함하는,
    압전 디바이스 스택을 형성하는 방법.
  19. 제16 항에 있어서,
    상기 압전 재료는 릴렉서-납 티타네이트(PT) 타입 재료인,
    압전 디바이스 스택을 형성하는 방법.
  20. 제19 항에 있어서,
    상기 릴렉서-PT 타입 재료는 납 마그네슘 니오베이트-PT(PMN-PT) 또는 납 인듐 니오베이트-납 마그네슘 니오베이트-PT(PIN-PMN-PT)를 포함하는,
    압전 디바이스 스택을 형성하는 방법.
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