JP2011040748A - ヘテロ接合バイポーラ・トランジスタ及びその製造方法 - Google Patents

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Abstract

【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含む。２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。
【選択図】 図５

Description

本発明は、半導体構造体及びその製造方法に関し、より具体的には、ヘテロ接合バイポーラ・トランジスタ及びその製造方法に関する。
ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）は、高性能（Ｆｔ、Ｆｍａｘ）及び高電流を駆動する能力のため、ＳｉＧｅ技術において用いられている。しかしながら、Ｃｕ配線における最大許容電流密度の低下（すなわち、エレクトロマイグレーション限界）のために、多数のレベルの幅広導線を使用する必要があるより新しい世代において、ＳｉＧｅ ＨＢＴは、十分にスケーリングされていない。ＳｉＧｅ ＨＢＴの性能は、エミッタ及びコレクタからの最大電流によっても制限される。
しかしながら、エレクトロマイグレーション問題に対する解決法は、例えば、短い時間依存絶縁破壊（Time-Dependent Dielectric Breakdown、ＴＤＤＢ）寿命、導線ＲＣのばらつき及び悪い歩留まりといった、他の問題を生じさせる。例えば、周知の解決法においては、配線は、幅広の導線が扇形に広がった状態で、Ｍ１−Ｍ２を通ってエミッタに、及び、Ｍ１を通ってコレクタ（及びベース）に与えられる。これらのタイプのレイアウトは、余分なコンタクト領域を付加し、そこでは、ＳｉＧｅ ＨＢＴチップの自己発熱及び厳しい使用条件（すなわち、１２５℃より高い温度をサポートする必要がある）により、周知の問題が悪化することがある。他の解決法においては、ＨＢＴが幅広にされて、より多くのＣＡＢＡＲ（ＣｏｎｔＡｃｔ ＢＡＲ、コンタクト・バー）又はカード・イネーブル信号ＣＥ（バー）が可能になるが、ＨＢＴを幅広にすることにより、フットプリント及びチップのコストが増え、デバイス性能もまた低下する。また、周知の解決法は、最小空間の導線又は広い面積を有するチップにおけるＴＤＤＢの信頼性問題を引き起こす。他の解決法は、導線抵抗を大きくし（例えば、９０ｎｍのＭ１について約２倍）、導線抵抗のばらつきを増大させる。
従って、当技術分野において、上述の欠陥及び制限を克服する必要性が存在する。
本発明の第１の態様において、方法が、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含み、２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。実施形態において、デバイスの１つは、銅配線構造体上に金属キャップ層を選択的に形成することが、ヘテロ接合バイポーラ・トランジスタのエミッタ、コレクタ及びベースに電気的に接続することを含むようなトランジスタである。
本発明の別の態様において、半導体を形成する方法は、ＨＢＴのエミッタ、ベース及びコレクタを形成することと、ＨＢＴに隣接して電界効果トランジスタ（ＦＥＴ）を形成することと、ＦＥＴ並びにＨＢＴのエミッタ、ベース及びコレクタに電気的に接続している配線構造体を形成することと、配線構造体に電気的に接続している銅配線層を形成することと、エミッタ、ベース及びコレクタに電気的に接続している配線構造体上に金属導電性材料を選択的に形成することとを含む。
本発明のさらに別の態様において、構造体は、コレクタ、ベース及びエミッタを含むＨＢＴと、コレクタ、ベース及びエミッタと電気的に接続している配線構造体とを含む。この構造体は、配線構造体上に堆積された銅キャップ層と、銅キャップ層上に堆積された銅に対して選択的な金属とをさらに含む。この構造体は、選択的な金属がない銅配線構造体を含む、ＨＢＴに隣接したＦＥＴをさらに含む。
本発明の別の態様において、集積回路を設計し、製造し、又はテストするために用いられる機械可読媒体において有形に具体化された設計構造体がある。この設計構造体は、本発明の方法ステップ及び／又は構造体を含む。
本発明の別の態様において、構造体は、銅配線構造体上の金属キャップ層を含む、金属導線に接続された第１のデバイスを含む。この構造体は、第１のデバイスの金属導線と同じレベルにある金属導線に接続された第２のデバイスをさらに含む。第２のデバイスの金属導線には、銅配線構造体上に金属キャップ層がない。
本発明は以下の詳細な説明において、本発明の例示的な実施形態の非限定的な例として言及される複数の図面を参照しながら説明される。
本発明の態様による、構造体及びそれぞれのプロセスを示す。 本発明の態様による、構造体及びそれぞれのプロセスを示す。 本発明の態様による、構造体及びそれぞれのプロセスを示す。 本発明の更なる態様による、構造体及びそれぞれのプロセスを示す。 本発明の更なる態様による、構造体及びそれぞれのプロセスを示す。 ピークｆＴとピークＪｃを比較するグラフを示す。 半導体の設計、製造及び／又はテストにおいて使用される設計プロセスのフロー図である。
本発明は、半導体構造体及びその製造方法に関し、より具体的には、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）及びその製造方法に関する。実施形態において、本発明は、ＨＢＴ領域においてのみ選択的にパターン形成し、導線を配線することによって、ＨＢＴのエレクトロマイグレーション寿命を増加させる。より具体的な実施形態において、本発明は、ＳｉＧｅ ＨＢＴの高電流用端子に対して、キャップされた配線（例えば、ＴａＮ、ＴｉＮ、ＣｏＷＰ、Ｓｎ、又はエレクトロマイグレーションを改善する他の金属でキャップされた銅配線）を選択的に配置して、より高い電流密度、より緊密なピッチ・レイアウト、及び／又は互い違い状のＭ１及びＭ２配線の排除を可能にすることを含む。このように、有利なことに、本発明は、空間要件を最小にしながら、エミッタ及びコレクタ領域からの電流を最大にすることによって、向上したＳｉＧｅ ＨＢＴ性能を提供する。さらに、本発明は、時間依存絶縁破壊（ＴＤＤＢ）を最小にする。本発明はまた、チップ上の他の配線に影響を与えることなく、ＴａＮ、ＴｉＮ、ＣｏＷＰ、又はＳｎ（或いは下記に述べられる他の金属）をＳｉＧｅ ＨＢＴに局所的に統合することによって、ＨＢＴの性能を改善する。
図１は、本発明の態様による、開始構造体１０（例えば、Ｍ１銅処理後のＳｉＧｅ ＢｉＣＭＯＳウェハ）を示す。構造体１０は、基板１２の上に形成された、コレクタ１４、ＳｉＧｅベース１６及びエミッタ１８を含むＨＢＴ領域を含む。配線構造体２４ａが、誘電体２２の層内に形成され、かつ、ＨＢＴのコレクタ１４に電気的に接続される。コンタクト構造体２４ｂが、誘電体２２内に形成され、かつ、ＨＢＴのＳｉＧｅベース１６に電気的に接続される。コンタクト構造体２４ｃもまた、誘電体２２内に形成され、かつ、ＨＢＴのエミッタ１８に電気的に接続される。実施形態において、コンタクト構造体２４ａ、２４ｂ及び２４ｃは、例えば、薄いＴｉＮライナを有するダマシン・タングステン・スタッド・コンタクト、Ｔａベースのライナを有するダマシン銅スタッド・コンタクト、又はダマシンＭ１層２８と共に形成されたデュアル・ダマシン・タングステン又は銅コンタクトとすることができる。実施形態において、コンタクト構造体２４ａ、２４ｂ及び２４ｃは、当業者には周知の通常のダマシン又はデュアル・ダマシン・リソグラフィ、エッチング及び堆積プロセスを用いて形成されるが、本発明の理解のために本明細書で更に説明する必要はない。当技術分野において周知のように、第１の配線レベル（Ｍ１）２８が、Ｔａベースの金属のような薄い高融点金属ライナを有した状態で、銅のシングル・ダマシン処理又はデュアル・ダマシン処理を用いて形成される。第１の配線レベル（Ｍ１）２８がデュアル・ダマシン処理によって形成される場合には、コンタクト構造体２４ａ、２４ｂ及び２４ｃは、デュアル・ダマシン銅から形成される。
さらに図１を参照すると、配線層２６が、誘電体２２内に形成され、かつ、配線構造体２４ａ、２４ｂ及び２４ｃの各々に電気的に接続されている。実施形態において、配線層２６は、例えば、ＴａＮのような薄い高融点金属の層でライニングされたダマシン銅導線とすることができる。実施形態において、配線層２６は、当業者には周知の通常のリソグラフィ、エッチング及び堆積プロセスを用いて形成されるが、本発明の理解のために本明細書で更に説明する必要はない。配線層２６の高さは、例えば、約１９０ｎｍとすることができるが、本発明により他の寸法も考慮される。例えば、配線層２６の高さは、１９０ｎｍプラスマイナス２０％としてもよい。
構造体１０は、これに電気的に接続された専用配線構造体２４ｄを有する、随意的な通常の電界効果トランジスタ（ＦＥＴ）２０をさらに含む。配線構造体２４ｄは、配線層２８に電気的に接続され、かつ、例えば、タングステン又はチタンとすることができる。実施形態において、配線構造体２４ｄは、窒化チタン・ライナでライニングすることができ、かつ、通常のリソグラフィ、エッチング研磨及び堆積プロセスを用いて形成される。配線層２８は、銅とすることができ、例えば約１９０ｎｍの高さにすることができるが、上記のように、本発明により他の寸法も考慮される。
図２は、本発明の態様による、中間構造体及びそれぞれの処理ステップを示す。具体的には、当技術分野において周知のように下方及び／又は上方に反射防止層を含むことができるフォトレジスト層３０が、図１の構造体１０上に堆積される。構造体１０のＨＢＴ領域の上方のフォトレジスト３０内に、開口部を形成して、配線層２６を露出させる。例えば、希硫酸／過酸化水素（ＤＳＰ）溶液を用いて、配線構造体２４ａ、２４ｂ及び２４ｃの各々の上の配線層２６の銅部分をエッチングし、ＨＢＴ領域の上方にトレンチ３２を形成する。トレンチ３２の深さは、約４０ｎｍとすることができるが、本発明により他の寸法も考慮される。例えば、トレンチ３２の深さは、約４０ｎｍプラスマイナス１０％とすることができる。エッチング・プロセス中、フォトレジスト内の開口部の外側にある区域内の配線層２８は、マスク層によって保護されたままである（例えば、完全な状態のままで）。
図３は、本発明の態様による、最終構造体及びそれぞれの処理ステップを示す。具体的には、例えば、Ｎ２／Ｈ２ガス溶液を使用したプラズマ又は下流プラズマ・レジスト剥離を用いて、フォトレジストが除去される。実施形態において、周囲レジストは、銅層２６の腐食を防止する無酸素プラズマ剥離である。例えば、希フッ化水素酸（ＤＨＦ）を用いたレジスト剥離後に、随意的に構造体を洗浄することができる。
洗浄後、金属３４が、トレンチ内に堆積される。金属は、例えば、約６０ｎｍの高さに堆積された、ＴａＮ、ＴａＮ／Ｔａ、Ｒｕ、Ｗ、Ｍｎ、又はＴｉＮとすることができるが、トレンチの深さに応じて、本発明により他の寸法も考慮される。この堆積プロセスに先立って、例えば、当技術分野において周知のようなアルゴン・スパッタリング洗浄又は反応性水素スパッタリング洗浄、及び、ＨＢＴの高電流用端子（例えば、配線構造体２４ａ、２４ｂ及び２４ｃ）上に金属３４を堆積させるＰＶＤ堆積プロセスを行なうことができる。実施形態において、金属３４は、誘電体銅キャップ層と接触している導線の上面に沿った高速拡散経路を排除することによりＨＢＴのエレクトロマイグレーション寿命を選択的に向上させ、より緊密なピッチ・レイアウト及び互い違い状のＭ１及びＭ２配線の排除を可能にするのと同時に、時間依存絶縁破壊を最小にする。図３の構造体は、例えば、化学機械研磨（ＣＭＰ）を用いて研磨され、ブラシ洗浄される。
図４は、本発明の別の態様による開始構造体を示す。図１と同様に、構造体１０は、基板１２上に形成された、コレクタ１４、ＳｉＧｅベース１６及びエミッタ１８を含むＨＢＴ領域を含む。配線構造体２４ａが、誘電体２２の層内に形成され、かつ、ＨＢＴのコレクタ１４に電気的に接続されている。配線構造体２４ｂが、誘電体２２内に形成され、かつ、ＨＢＴのＳｉＧｅベース１６に電気的に接続されている。配線構造体２４ｃもまた、誘電体２２内に形成され、かつ、ＨＢＴのエミッタ１８に電気的に接続されている。実施形態において、配線構造体２４ａ、２４ｂ及び２４ｃは、例えば、タングステン又は窒化チタンでライニングされたタングステン・スタッド・コンタクトとすることができる。
さらに図４を参照すると、ダマシン配線層２６が、誘電体２２の別の層内に形成され、かつ、配線構造体２４ａ、２４ｂ及び２４ｃの各々に電気的に接続されている。実施形態において、配線層２６は、例えば、ＴａＮでライニングされた銅とすることができる。配線層２６の高さは、例えば約１９０ｎｍとすることができるが、本発明により他の寸法も考慮される。例えば、配線層２６の高さは、１９０ｎｍプラスマイナス２０％とすることができる。
構造体１０は、これに電気的に接続された専用配線構造体２４ｄを有する、従来の電界効果トランジスタ（ＦＥＴ）２０をさらに含む。配線構造体２４ｄもまた、配線層２８に電気的に接続されている。配線構造体２４ｄは、例えば、タングステン又は窒化チタンでライニングされたタングステン・スタッド・コンタクトとすることができ、配線層２８は、ＴａＮでライニングされた銅とすることができる。配線層２８の高さは、例えば、約１９０ｎｍとすることができるが、本発明により他の寸法も考慮される。例えば、配線層２８の高さは、１９０ｎｍプラスマイナス２０％とすることができる。
さらに図４を参照すると、構造体上にマスク層３６が堆積される。実施形態において、マスク層３６は、例えば、当技術分野において周知のようなアンモニア・プラズマ銅表面処理又は自己整合式銅シリサイド表面処理を行なった後に、通常のＰＥＣＶＤ堆積プロセスを用いて堆積されたＳｉＣＮとすることができる。実施形態において、マスク層の高さは約３５ｎｍであるが、本発明により、例えば２５ｎｍのような他の寸法も考慮される。通常のリソグラフィ及びエッチング・プロセスを用いてマスク層３６をパターン形成して、ＨＢＴ領域の上方に開口部を形成する。つまり、開口部は、ＦＥＴを保護しながら（及び、より具体的には、配線層２８を保護しながら）、配線層２６の上部を露出させる。露出された表面は、上述のような無酸素プラズマ含有環境（例えば、露出された銅を腐食しないように無酸素環境）を用いてフォトレジストを剥離し、かつ、例えば、１００：１の希ＨＦ酸溶液を用いて洗浄して、後の処理ステップのために表面を準備することができる。
図５に示すように、金属層３８が、露出された銅配線層２６上に選択的に堆積される。実施形態において、金属層３８は、ＣｏＷＰ、又は銅に対して選択的にめっきされる他の金属である。代替的に、金属層３８は、ＣＶＤプロセスを用いて選択的に堆積させることができ、かつ、Ｓｎ、Ｉｎ又はＷから成ることができる。金属層３８の高さは約２５ｎｍであるが、本発明により他の寸法も考慮される。実施形態において、金属層３８は、銅の表面に沿った高速拡散経路を排除することによりＨＢＴのエレクトロマイグレーション寿命を選択的に向上させ、より緊密なピッチ・レイアウト及び互い違い状のＭ１及びＭ２配線の排除を可能にすると同時に、時間依存絶縁破壊を最小にする。
代替的な実施形態において、図４の構造体上に（例えば、配線層２６及びその間の空間の上に）、Ｓｎ層を堆積させることができる。Ｓｎを（例えば、約８００℃より高い）高温でアニールして、ＣｕＳｎ合金を形成し、湿式エッチング・プロセスによって未反応のＳｎ（例えば、誘電体上のＳｎ）を除去することができる。このようにして、（図５の金属層３８で表されるような）残りのＳｎが、配線層２６上に残る。次に、この構造体を通常の方法で洗浄することができる。いずれの実施形態においても、ウィンドウ（ＨＢＴ領域）内部に用いられる緩和された間隔規則が、ＴＤＤＢ又は歩留まりの問題を排除する。１つだけの銅配線レベル（Ｍ１）が局所的なキャップ層を有するように示されるが、付加的な配線層を局所的にキャッピングすることができ、或いは第１の銅配線レベル（Ｍ１）より上のレベル（例えば、Ｍ２、Ｍ７等）だけをキャッピングすることもできる。
図６は、ピークｆＴとピークＪｃを比較するグラフを示す。図６のグラフにおいて、ｙ軸は、ＧＨｚでのピーク周波数（ｆＴ）を表し、ｘ軸は、ｍＡ／ｕｍ２での電流（Ｊｃ）を表す。図に示すように、ＳｉＧｅ技術のより最近の世代の傾向は、必要とされる電流密度を増大させながら、ピーク周波数を増大させることである。本発明において、ＨＢＴのピーク電流密度は、（８ｍＡ／μｍ２より低いピーク電流密度を有する通常の導線と比較して）２５ｍＡ／μｍ２である。本発明は、有利なことに、配線寸法を増大させることなく又は他の配線層に影響を及ぼすことなく、約２５ｍＡ／μｍ２を達成することができる。
図７は、例えば、半導体ＩＣ論理設計、シミュレーション、テスト、レイアウト及び製造に使用される例示的な設計フロー９００のブロック図を示す。設計フロー９００は、上で説明され、かつ、例えば図３及び図５に示される設計構造体及びデバイスの論理的又は機能的に等価な表現を作成するために、設計構造体又はデバイスを処理するためのプロセス、機械及び／又は機構を含む。設計フロー９００によって処理及び／又は作成される設計構造体を機械可読伝送又はストレージ媒体上でエンコードして、データ処理システム上で実行されるか又は他の方法で処理されたときにハードウェア・コンポーネント、回路、デバイス又はシステムの論理的、構造的、機械的又は他の機能的に等価な表現を生成するデータ及び／又は命令を含むようにすることができる。機械は、これらに限定されるものではないが、回路、コンポーネント、デバイス、又はシステムを設計、製造又はシミュレートするといった、ＩＣ設計プロセスに使用されるどのような機械も含む。例えば、機械は、リソグラフィ機械、マスクを生成するための機械及び／又は機器（例えば、ｅビーム・ライタ）、設計構造体をシミュレートするためのコンピュータ又は機器、製造又はテスト・プロセスに使用されるいずれかの装置、或いは機能的に等価の設計構造体の表現をいずれかの媒体にプログラムするためのいずれかの機械（例えば、プログラマブル・ゲート・アレイをプログラムするための機械）を含むことができる。
設計フロー９００は、設計される表現のタイプに応じて変わり得る。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準的なコンポーネントを設計するための設計フロー９００、又はプログラマブル・アレイ、例えば、Ａｌｔｅｒａ（登録商標）社若しくはＸｉｌｉｎｘ（登録商標）社から提供されているプログラマブル・ゲート・アレイ（ＰＧＡ）又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）に設計をインスタンス化するための設計フロー９００とは異なることがある。
図７は、好ましくは設計プロセス９１０によって処理される入力設計構造体９２０を含む、複数のこのような設計構造体を例示する。設計構造体９２０は、設計プロセス９１０によって生成及び処理され、ハードウェア・デバイスの論理的に等価な機能的表現を生じる、論理シミュレーション設計構造体とすることができる。設計構造体９２０はさらに、或いは代替的に、設計プロセス９１０によって処理されたときにハードウェア・デバイスの物理的構造の機能的表現を生成するデータ及び／又はプログラム命令を含むこともできる。機能的及び／又は構造的設計特徴のどちらを表現するのであれ、設計構造体９２０は、コア開発者／設計者によって実施されるような電子的コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送、ゲートアレイ、又はストレージ媒体上でエンコードされた場合、設計構造体９２０を設計プロセス９１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによってアクセス及び処理して、例えば図３及び図５に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレートするか、或いは他の方法で機能的に表現することができる。そのため、設計構造体９２０は、設計又はシミュレーション・データ処理システムによって処理されたときに回路又は他のレベルのハードウェア論理設計を機能的にシミュレートするか、又は他の方法で表現する、人間及び／又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような低レベルＨＤＬ設計言語、及び／又はＣ若しくはＣ＋＋のような高レベル設計言語に適合する及び／又は互換性のある他のデータ構造体を含むことができる。
設計プロセス９１０は、設計構造体９２０のような設計構造体を含むことができるネットリスト９８０を生成するために、例えば図３及び図５に示されるコンポーネント、回路、デバイス又は論理構造体の設計／シミュレーションの機能的等価物を合成、翻訳又はその他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込むことが好ましい。ネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、個別部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表す、コンパイルされた又は他の方法で処理されたデータ構造体を含むことができる。ネットリスト９８０は繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト９８０は、デバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される。ここで説明された他の設計構造体のタイプと同様に、ネットリスト９８０を機械可読データストレージ媒体上に記録し、又はプロブラマブル・ゲート・アレイにプログラムすることができる。媒体は、磁気又は光ディスク・ドライブのような不揮発性ストレージ媒体、プロブラマブル・ゲート・アレイ、コンパクト・フラッシュ、或いは他のフラッシュメモリとすることができる。それに加えて、又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を介してデータパケットを伝送し、中間的に格納することができる、システム又はキャッシュ・メモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造体のタイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造体のタイプは、例えば、ライブラリ要素９３０内に常駐し、所与の製造技術（例えば、異なる技術ノード３２ｎｍ、４５ｎｍ、９０ｎｍ等）についての、モデル、レイアウト及び符号表示を含む、一般に用いられる要素、回路及びデバイスの組を含むことができる。データ構造体のタイプは、設計仕様９４０と、特性データ９５０と、検証データ９６０と、設計規則９７０と、入力テスト・パターン、出力テスト結果及び他のテスト情報を含むことができるテスト・データ・ファイル９８５とをさらに含むことができる。設計プロセス９１０は、例えば、応力分析、熱分析、機械イベント・シミュレーション、鋳造、成形、ダイ・プレス形成等のような動作のためのプロセス・シミュレーションのような標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲及び精神から逸脱することなく、設計プロセス９１０に用いられる可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス９１０はまた、タイミング分析、検証、設計規則照合、場所及びルート動作等のような標準的な回路設計プロセスを実行するためのモジュールを含むこともできる。
設計プロセス９１０は、第２の設計構造体９９０を作成するために、ＨＤＬコンパイラ及びシミュレーションモデル構築ツールのような論理的及び物理的設計ツールを使用し、組み込んで、設計構造体９２０を、図示された支持データ構造体のうちの幾つか又は全てと共に、いずれかの付加的な機械設計又はデータ（該当する場合）と併せて処理する。設計構造体９９０は、機械的なデバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ、又はこのような機械的設計構造体を格納又はレンダリングするのに適したその他のいずれかの形式で格納される情報）でストレージ媒体又はプログラマブル・ゲート・アレイ上に存在する。設計構造体９２０と同様に、設計構造体９９０は、好ましくは、１つ又は複数のファイル、データ構造体、又は他のコンピュータコード化データ又は命令を含み、これは、伝送又はデータストレージ媒体上に存在し、かつ、ＥＣＡＤシステムによって処理されると図３及び図５に示される本発明の実施形態の１つ又は複数の論理的又はその他の方式で機能的に等価な形態を生成する。１つの実施形態において、設計構造体９９０は、例えば、図３及び図５に示されるデバイスを機能的にシミュレートする、コンパイルされた実行可能なＨＤＬシミュレーションモデルを含むことができる。
設計構造体９９０はまた、集積回路のレイアウトデータの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するためのその他のいずれかの適切な形式で格納される情報）を使用することもできる。データ構造体９９０は、例えば、記号データ、マップファイル、テスト・データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路指定のためのデータ、並びに、上記に説明し、例えば、図３及び図５に示されるようなデバイス又は構造体を製造するために製造者又は他の設計者／開発者により要求される他のいずれかのデータといった情報を含むことができる。次に、設計構造体９９０はステージ９９５に進むことができ、ここで、例えば、設計構造体９９０は、テープに読みだされたり（tape-out）、製造のためにリリースされたり、マスク会社にリリースされたり、別の設計会社に送られたり、顧客に返送されたりする。
上記される方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、未加工ウェハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、むき出しのダイとして、又はパッケージされた形態で、製造業者により配布することができる。後者の場合には、チップは、単一チップ・パッケージ（マザーボード又は他のより高レベルのキャリアに取り付けられたリード線を有するプラスチック・キャリアのような）、或いはマルチチップ・パッケージ（表面相互接続部又は埋め込み相互接続部のいずれか一方又は両方を有するセラミック・キャリアのような）に取り付けられる。いずれの場合にも、チップは、次に、他のチップ、別個の回路素子、及び／又は他の信号処理デバイスと統合されて、（ａ）マザーボードのような中間製品、又は（ｂ）最終製品のいずれかの部品にされる。最終製品は、おもちゃ及び他の低価格の用途から、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を有する高度なコンピュータ製品に至るまでの、集積回路チップを含んだ任意の製品とすることができる。
本明細書で用いた用語は、特定の実施形態を説明するためだけのものであり、本発明の限定を意図したものではない。用語「含む」及び／又は「含んだ」は、本明細書において用いられるとき、記述された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を明記するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらの群の存在を排除するものではない。
下記の特許請求の範囲内に、対応する構造体、材料、動作、及び全ての手段又はステップ及び機能要素の等価物は、具体的に請求された他の請求要素と組み合せてその機能を実施するための任意の構造体、材料又は動作を含むことを意図したものである。本発明の説明は、例証及び説明のために提示したものであり、網羅的であること又は本発明を開示された形態に限定することを意図したものではない。当業者には、本発明の範囲及び趣旨から逸脱することなしに多くの修正及び変形が明白となるであろう。実施形態は、本発明の原理及び実際的な用途を最も良く説明するため、及び、当業者が企図された特定の用途に適するように種々の修正を加えた種々の実施形態に関して本発明を理解することができるように、選択し記述したものである。
１０：開始構造体
１２：基板
１４：コレクタ
１６：ベース
１８：エミッタ
２０：ＦＥＴ
２２：誘電体
２４ａ、２４ｂ、２４ｃ、２４ｄ：配線構造体
２６、２８：配線層
３０：フォトレジスト
３２：トレンチ
３４：金属
３６：マスク層
３８：金属層

Claims (20)

  1. 同じ配線レベルにある金属導線によって接続される２つのデバイスを形成する方法であって、前記２つのデバイスのうちの第１のものの前記金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される、前記方法。
  2. 前記銅配線構造体は、ヘテロ接合バイポーラ・トランジスタのエミッタ、コレクタ及びベースに電気的に接続されるように形成される、請求項１に記載の方法。
  3. 前記金属キャップ層は、前記銅配線構造体上に選択的に堆積されたＣｏＷＰである、請求項１に記載の方法。
  4. 前記金属キャップ層は、前記銅配線構造体内にエッチングされたトレンチ内に堆積されたＴａＮ又はＴｉＮである、請求項１に記載の方法。
  5. 前記選択的に形成することは、前記銅配線構造体をエッチングしてトレンチを形成し、前記トレンチ内に前記金属キャップ層を選択的に堆積させることを含む、請求項２に記載の方法。
  6. 前記トレンチ内に前記金属キャップ層を選択的に堆積させる間、電界効果トランジスタ（ＦＥＴ）の銅配線構造体をマスクすることをさらに含む、請求項５に記載の方法。
  7. 隣接するＦＥＴの銅キャップ層をマスクで保護することをさらに含み、前記金属キャップ層を選択的に形成することは、ＣｏＷＰを前記銅配線構造体上にのみ選択的に堆積させることを含む、請求項２に記載の方法。
  8. 前記銅配線構造体及びＦＥＴの銅層上にレジストを堆積させることと、
    前記ＦＥＴの前記銅層が前記レジストによってマスクされたままにしながら、前記レジストをパターン形成して、前記銅配線構造体の表面を露出させることと、
    前記銅配線構造体内にトレンチを形成することと、
    をさらに含み、
    前記銅配線構造体上に前記金属キャップ層を選択的に形成することは、前記トレンチ内に金属を堆積させることを含む、請求項２に記載の方法。
  9. 前記銅配線構造体及びＦＥＴの銅キャップ層上にＳｉＣＮのマスク層を堆積させることと、
    前記マスク層をパターン形成して、前記銅配線構造体を露出させることであって、前記レジストは前記ＦＥＴの前記銅キャップ層上に残ったままである、前記露出させることと、
    をさらに含み、
    前記金属キャップ層を選択的に形成することは、前記露出された銅配線構造体上に選択的な金属を堆積させることを含む、請求項２に記載の方法。
  10. 前記露出された銅配線構造体を腐食させないように、前記露出された銅配線構造体を無酸素環境中で希フッ化水素酸（ＤＨＦ）によって剥離することをさらに含む、請求項９に記載の方法。
  11. 前記選択的に堆積させることは、
    前記金属キャップ層及びその間の空間上にＳｎ層を堆積させることと、
    前記Ｓｎ層をアニールすることと、
    湿式エッチング・プロセスによって前記空間上の未反応のＳｎを除去して、前記銅配線構造体上に前記金属キャップ層を選択的に形成することと、
    を含む、請求項１に記載の方法。
  12. 半導体を形成する方法であって、
    ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）のエミッタ、ベース及びコレクタを形成することと、
    前記ＨＢＴに隣接して電界効果トランジスタ（ＦＥＴ）を形成することと、
    前記ＦＥＴ、並びに前記ＨＢＴの前記エミッタ、ベース及びコレクタに電気的に接続している配線構造体を形成することと、
    前記配線構造体に電気的に接続している銅配線層を形成することと、
    前記エミッタ、ベース及びコレクタに電気的に接続している前記配線構造体上に金属導電性材料を選択的に形成することと、
    を含む方法。
  13. 前記金属導電性材料を選択的に形成することは、前記エミッタ、ベース及びコレクタの前記配線構造体に電気的に接続している前記銅配線層をエッチングして、内部にトレンチを形成し、前記トレンチ内に前記金属導電性材料を選択的に堆積させることを含む、請求項１２に記載の方法。
  14. 前記金属導電性材料は、ＴｉＮ又はＴａＮである、請求項１３に記載の方法。
  15. 前記トレンチ内に前記金属導電性材料を選択的に堆積させる間、前記ＦＥＴの前記銅配線層をマスクすることをさらに含む、請求項１３に記載の方法。
  16. 前記ＦＥＴの前記銅配線層をマスクでマスクすることをさらに含み、前記選択的に形成することは、ＣｏＷＰを前記銅配線構造体上にのみ選択的に堆積させることを含む、請求項１２に記載の方法。
  17. 前記銅配線層上にレジストを堆積させることと、
    前記ＦＥＴの前記銅配線層が前記レジストによってマスクされたままにしながら、前記レジストをパターン形成して、前記エミッタ、ベース及びコレクタの前記配線構造体と電気的に接続している前記銅配線層の表面を露出させることと、
    前記エミッタ、ベース及びコレクタの前記配線構造体と電気的に接続している前記銅配線層内にトレンチを形成することと、
    をさらに含み、
    前記エミッタ、ベース及びコレクタに電気的に接続している前記配線構造体上に金属導電性材料を選択的に形成することは、前記トレンチ内に金属を堆積させることを含む、請求項１２に記載の方法。
  18. 前記金属導電性材料を選択的に形成することは、
    前記エミッタ、ベース及びコレクタの前記配線構造体と電気的に接続している前記銅配線層、並びにその間の空間上にＳｎ層を堆積させることと、
    前記Ｓｎ層をアニールすることと、
    湿式エッチング・プロセスによって未反応のＳｎを除去して、前記エミッタ、ベース及びコレクタの前記配線構造体と電気的に接続している前記銅配線層上に前記金属導電性材料を選択的に形成することと、
    を含む、請求項１２に記載の方法。
  19. コレクタ、ベース及びエミッタを含むヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）と、
    前記コレクタ、ベース及びエミッタと電気的に接続している配線構造体と、
    前記配線構造体上に堆積された銅キャップ層と、
    前記銅キャップ層上に堆積された銅に対して選択的な金属と、
    前記選択的な金属がない銅配線構造体を含む、前記ＨＢＴに隣接したＦＥＴと、
    を含む構造体。
  20. 銅配線構造体上に金属キャップ層を含む、金属導線に接続された第１のデバイスと、
    前記第１のデバイスの前記金属導線と同じレベルにある金属導線に接続され、かつ、前記銅配線構造体上に前記金属キャップ層がない第２のデバイスと、
    を含む構造体。
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