KR20110016395A - 이질접합 바이폴라 트랜지스터 및 그 제조 방법 - Google Patents

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안토니 케이 스탬퍼
제임스 스튜어트 던
알빈 조세 조셉
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

이질접합 바이폴라 트랜지스터와 관련된 반도체 구조 및 반도체 제조 방법이 제공된다. 이 방법은 동일한 와이어링 레벨에서 금속 와이어에 의해 접속된 두 개의 장치를 형성하는 단계를 포함한다. 두 개의 장치 중 제 1 장치의 상기 금속 와이어는 선택적으로 형성되어 구리 와이어링 구조 상에 금속 캡 층을 형성한다.

Description

이질접합 바이폴라 트랜지스터 및 그 제조 방법{HETEROJUNCTION BIPOLAR TRANSISTORS AND METHODS OF MANUFACTURE}
본 발명은 반도체 구조 및 그 제조 방법에 관한 것으로, 특히 이질접합(heterojunction) 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.
이질접합 바이폴라 트랜지스터(HBT)는 이들의 고성능(Ft, Fmax) 및 고전류 구동 능력으로 인해 SiGe 기술에 사용된다. 그러나, SiGe HBT는 넓은 와이어의 여러 레벨의 사용을 필요로 하는 Cu 와이어링 내에서의 최대 허용 전류 밀도(즉, 전자이동 한계)의 저하로 인해 세대가 거듭할수록 저조하게 확장되었다. SiGe HBT 성능은 또한 에미터 및 콜렉터로부터의 최대 전류 흐름에 의해 제한된다.
그러나, 전자이동 문제에 대한 솔루션은 예를 들어 저조한 TDDB(Time-Dependent Dielectric Breakdown) 수명, 와이어 RC 변동성 및 저조한 수율과 같은 또 다른 문제점을 야기하였다. 예를 들어, 공지된 솔루션에서, 와이어링은 M1-M2를 거쳐 에미터에 제공되고 M1을 거쳐 콜렉터(및 베이스)에 제공되되, 넓은 와이어가 전개된다. 이들 유형의 레이아웃은 가외의 콘택트 영역을 추가하는데, 이 경우, 공지된 문제는 SiGe HBT 칩의 자가 발열 및 과도한 사용 조건(즉, >125℃를 지원할 필요가 있음)에 의해 악화될 수 있다. 다른 솔루션에서, HBT는 보다 많은 CABAR(ContAct BAR) 또는 카드 인에이블 신호 CE (bar)를 허용하기 위해 넓어지지만, 이러한 HBT의 넓어짐은 풋프린트 및 칩 비용을 증가시키고, 또한 장치 성능을 저하시킨다. 또한, 공지된 솔루션은 최소 공간 와이어에서 또는 넓은 면적을 갖는 칩에서 TDDB 신뢰성 문제를 야기한다. 다른 솔루션은 와이어 저항을 증가시키고(예를 들어, 90㎚ M1의 경우 약 2X) 또한 와이어 저항 변동성을 증가시킨다.
따라서, 당업계에서는 전술한 결함 및 한계를 극복할 필요가 있다.
본 발명의 제 1 측면에 따른 방법은 동일한 와이어링 레벨에서 금속 와이어에 의해 연결된 두 개의 장치를 형성하는 단계를 포함하되, 이 두 장치 중 제 1 장치의 금속 와이어는 구리 와이어링 구조 상에 금속 캡 층을 선택적으로 형성함으로써 형성된다. 실시예에서, 장치들 중 하나는 구리 와이어링 구조 상에 금속 캡 층을 선택적으로 형성하는 것이 이질접합 바이폴라 트랜지스터의 에미터, 콜렉터 및 베이스에 전기적으로 연결되는 것을 포함하도록 하는 트랜지스터이다.
본 발명의 또 다른 측면은 반도체를 형성하는 방법이며, 이 방법은 HBT의 에미터, 베이스 및 콜렉터를 형성하는 단계와, HBT에 인접하여 전계 효과 트랜지스터(FET)를 형성하는 단계와, FET와, HBT의 에미터, 베이스 및 콜렉터에 전기적으로 접속되는 와이어링 구조를 형성하는 단계와, 와이어링 구조에 전기적으로 접속되는 구리 와이어링 층을 형성하는 단계와, 에미터, 베이스 및 콜렉터에 전기적으로 접속되는 와이어링 구조 상에 금속 전도성 물질을 선택적으로 형성하는 단계를 포함한다.
본 발명의 또 다른 측면에 따른 구조체는 콜렉터, 베이스 및 에미터와 이 콜렉터, 베이스 및 에미터에 전기적으로 접속되는 와이어링 구조를 포함하는 HBT를 포함한다. 이 구조체는 와이어링 구조 상에 증착된 구리 캡 층과 이 구리 캡 층 상에 증착된 구리에 대해 선택적인 금속을 포함한다. 구조체는 HBT에 인접한 FET를 더 포함하고, 이 FET는 선택적 금속이 없는 구리 와이어링 구조를 포함한다.
본 발명의 또 다른 측면에서, 집적 회로를 설계, 제작 또는 테스트하는데 사용되는 머신 판독가능 매체에 유형적으로 구현된 설계 구조이다. 이 설계 구조는 본 발명의 방법 단계 및/또는 구조를 포함한다.
본 발명의 또 다른 측면에 따른 구조는 구리 와이어링 구조 상에 금속 캡 층을 포함하는 금속 와이어에 접속된 제 1 장치를 포함한다. 이 구조는 제 1 장치의 금속 와이어와 동일한 레벨 상에서 금속 와이어에 접속된 제 2 장치를 더 포함한다. 제 2 장치의 금속 와이어는 구리 와이어링 구조 상의 금속 캡 층을 가지고 있지 않다.
본 발명은 본 발명의 예시적인 실시예의 비제한적인 예로서 도시된 복수의 도면을 참조하여 후속하는 상세한 설명에 기술된다.
도 1 내지 도 3은 본 발명의 측면에 따른 구조 및 제각기의 프로세스를 나타내는 도면,
도 4 및 도 5는 본 발명의 또 다른 측면에 따른 구조 및 제각기의 프로세스를 나타내는 도면,
도 6은 피크(fT)를 피크(Jc)에 비교하는 그래픽을 나타내는 도면,
도 7은 반도체 설계, 제작 및/또는 테스트에 사용되는 설계 프로세스의 흐름도를 나타내는 도면.
본 발명은 반도체 구조 및 그 제조 방법에 관한 것으로, 특히 이질접합 바이폴라 트랜지스터(HBT) 및 그 제조 방법에 관한 것이다. 실시예에서, 본 발명은 HBT 영역 내에만 와이어를 선택적으로 패터닝하고 와이어링함으로써 HBT의 전자이동 수명을 증가시킨다. 보다 구체적인 실시예에서, 본 발명은 캡핑된(capped) 와이어링(예를 들어, TaN, TiN, CoWP, Sn 또는 전기이동을 개선하는 다른 금속으로 캡핑된 구리 와이어링)을 SiGe HBT 고 전류 단자에 선택적으로 배치하여 보다 높은 전류 밀도, 보다 조밀한 피치 레이아웃, 및/또는 엇갈린(staggered) M1 및 M2 와이어링의 제거를 가능하게 하는 단계를 포함한다. 이러한 방식으로, 바람직하게, 본 발명은 에미터 및 콜렉터 영역으로부터 전류 흐름을 최대화하면서 공간 요건을 최소화함으로써 SiGe HBT 성능을 증가시킨다. 또한, 본 발명은 TDDB를 최소화한다. 본 발명은 또한 칩 상의 다른 와이어링에 영향을 미치지 않으면서 TaN, TiN, CoWP 또는 Sn(또는 이하에서 기술되는 다른 금속)을 SiGe HBT에 국부적으로 집적시킴으로써 HBT의 성능을 개선한다.
도 1은 본 발명의 일 측면에 따른 시작 구조(10)(예를 들어, M1 구리 프로세싱 이후의 SiGe BiCMOS 웨이퍼)를 나타낸다. 구조(10)는 기판(12) 위에 형성된 콜렉터(14), SiGe 베이스(16) 및 에미터(18)를 포함하는 HBT 영역을 포함한다. 와이어링 구조(24a)는 유전체(22) 층 내에 형성되고, HBT의 콜렉터(14)에 전기적으로 접속된다. 콘택트 구조(24b)는 유전체(22) 내에 형성되고, HBT의 SiGe 베이스(16)에 전기적으로 접속된다. 콘택트 구조(24c)는 또한 유전체(22) 내에 형성되고 HBT의 에미터(18)에 전기적으로 접속된다. 실시예에서, 콘택트 구조(24a,24b,24c)는 예를 들어 얇은 TiN 라이너(liner)와의 다마신 텅스텐 스터드 콘택트, Ta 기반 라이너와의 다마신 구리 스터드 콘택트, 또는 다마신 M1 층(28)과 연계하여 형성된 듀얼 다마신 텅스텐 또는 구리 콘택트일 수 있다. 실시예에서, 콘택트 구조(24a,24b,24c)는 당업자에게 잘 알려져 있어 본 발명의 이해를 위해 추가적으로 설명될 필요가 없는 종래의 다마신 또는 듀얼 다마신 리소그래픽, 에칭 및 증착 공정을 사용하여 형성된다. 제 1 와이어링 레벨(M1)(28)은 당업계에 알려져 있는 바와 같이 Ta 기반 금속과 같은 잘 녹지 않는 얇은 금속 라이너를 통해 구리의 싱글 또는 듀얼 다마신 프로세싱을 이용하여 형성된다. 제 1 와이어링 레벨(M1)(28)이 듀얼 다마신 프로세싱에 의해 형성된 경우, 콘택트 구조(24a,24b,24c)는 듀얼 다마신 구리로 형성될 수 있다.
도 1을 참조하면, 와이어링 층(26)이 유전체(22) 내에 형성되고, 와이어링 구조(24a,24b,24c) 각각에 전기적으로 접속된다. 실시예에서, 와이어링 층(26)은 예를 들어 TaN과 같이 잘 녹지 않는 금속의 얇은 층으로 라이닝된 다마신 구리 와이어일 수 있다. 실시예에서, 와이어링 층(26)은 당업자에게 잘 알려져 있어 본 발명의 이해를 위해 추가적으로 설명될 필요가 없는 종래의 리소그래픽, 에칭 및 증착 공정을 사용하여 형성된다. 와이어링 층(26)은 예를 들어 그 높이가 약 190㎚일 수 있으나, 다른 치수도 또한 본 발명에 의해 고려된다. 예를 들어, 와이어링 층(26)의 높이는 190㎚ +/- 20%일 수 있다.
구조(10)는 전용 와이어링 구조(24d)가 전기적으로 접속된 선택사항인 전계 효과 트랜지스터(FET)(20)를 더 포함한다. 와이어링 구조(24d)는 와이어링 층(28)에 전기적으로 접속되고 예를 들어 텅스텐 또는 티타늄일 수 있다. 실시예에서, 와이어링 구조(24d)는 티타늄 질화물 라이너로 라이닝될 수 있고, 종래의 리소그래픽, 에칭 연마 및 증착 공정을 사용하여 형성된다. 와이어 층(28)은 구리일 수 있고 예를 들어 약 190㎚의 높이를 가질 수 있지만, 다른 치수도 또한 전술한 바와 같이 본 발명에 의해 고려된다.
도 2는 본 발명의 측면에 따른 중간 구조 및 제각기의 프로세싱 단계를 나타낸다. 특히, 당업계에 알려져 있는 반사방지 층을 포함할 수 있는 포토레지스트 층(30)은 도 1의 구조(10) 상에 증착된다. 와이어링 층(26)을 노출시키기 위해 구조(10)의 HBT 영역 위의 포토레지스트(30) 내에 개구부가 형성된다. 와이어링 구조(24a,24b,24c) 각각 상의 와이어링 층(26)의 구리 부분은 예를 들어 DSP(dilute sulfuric acid/hydrogen peroxide) 용액을 사용하여 에칭되어 HBT 영역 위에 트렌치(32)를 형성한다. 트렌치(32)는 그 깊이가 대략 40㎚일 수 있지만, 다른 치수도 또한 본 발명에 의해 고려된다. 예를 들어, 트렌치(32)의 깊이는 약 40㎚ +/- 10%일 수 있다. 포토레지스트 내의 개구부 밖에 있는 영역 내의 와이어링 층(28)은 에칭 공정 동안 마스크 층에 의해 보호된 채로 유지(예를 들어, 그대로)된다.
도 3은 본 발명의 일 측면에 따른 최종 구조 및 제각기의 프로세싱 단계를 나타낸다. 특히, 포토레지스트는 예를 들어 N2/H2 가스 용액을 사용하는 플라즈마 또는 다운스트림 플라즈마 레지스트 스트립을 사용하여 제거된다. 실시예에서, 주변 레지스트는 구리 층(26)의 부식을 방지하는 무산소 플라즈마 스트립이다. 구조는 예를 들어 DHF(Dilute Hydrofluoric Acid)를 사용하는 레지스트 스트립 이후에 세정될 수 있다.
세정 이후, 금속(34)이 트렌치 내에 증착된다. 금속은 트렌치의 깊이에 따라 본 발명에 의해 다른 치수가 고려될 수 있지만, 예를 들어 약 60㎚의 높이까지 증착된 TaN, TaN/Ta, Ru, W, Mn 또는 TiN일 수 있다. 증착 공정은 예를 들어 당업계에 알려져 있는 아르곤 또는 반응성 수소 스퍼터 세정과, HBT 고 전류 단자(예를 들어, 와이어링 구조(24a,24b,24c) 상에 금속(34)을 증착시키는 PVD 증착 공정에 후속할 수 있다. 실시예에서, 금속(34)은 유전체 구리 캡 층과 접촉할 수 있는 와이어 상단 표면을 따라 고속 확산 경로를 제거함으로써 HBT의 전자 이동 수명을 선택적으로 증가시키고, TDDB를 최소화하면서 보다 조밀한 피치 레이아웃을, 또한 엇갈린 M1 및 M2 와이어링의 제거를 가능하게 한다. 도 3의 구조는 예를 들어 화학 기계 연마(CMP)를 이용하여 연마되고 브러시 세정된다.
도 4는 본 발명의 또 다른 측면에 따른 시작 구조를 나타낸다. 도 1과 유사하게, 구조(10)는 기판(12) 위에 형성된 콜렉터(14), SiGe 베이스(16) 및 에미터(18)를 포함하는 HBT 영역을 포함한다. 와이어링 구조(24a)는 유전체(22) 층 내에 형성되고, HBT의 콜렉터(14)에 전기적으로 접속된다. 와이어링 구조(24b)는 유전체(22) 내에 형성되고, HBT의 SiGe 베이스(16)에 전기적으로 접속된다. 와이어링 구조(24c)가 또한 유전체(22)내에 형성되고, HBT의 에미터(18)에 전기적으로 접속된다. 실시예에서, 와이어링 구조(24a,24b,24c)는 예를 들어 텅스텐 또는 티타늄 질화물 라이닝된 텅스텐 스터드 콘택트일 수 있다.
도 4를 참조하면, 다마신 와이어링 층(26)이 또 다른 유전체(22) 층 내에 형성되고, 와이어링 구조(24a,24b,24c) 각각에 전기적으로 접속된다. 실시예에서, 와이어링 층(26)은 예를 들어 TaN 라이닝된 구리일 수 있다. 와이어링 층(26)은 약 190㎚의 높이를 가질 수 있지만, 다른 치수도 또한 본 발명에 의해 고려된다. 예를 들어, 와이어링 층(26)의 높이는 190㎚ +/- 20%일 수 있다.
구조(10)는 자신에 전기적으로 접속된 전용 와이어링 구조(24d)를 구비한 종래의 전계 효과 트랜지스터(FET)(20)를 더 포함한다. 와이어링 구조(24d)는 와이어링 층(28)에 전기적으로 접속된다. 와이어링 구조(24d)는 예를 들어 텅스텐 또는 티타늄 질화물 라이닝된 텅스텐 스터드 콘택트일 수 있고, 와이어링 층(28)은 TaN 라이닝된 구리일 수 있다. 와이어 층(28)은 구리일 수 있고 예를 들어 약 190㎚의 높이를 가질 수 있지만, 다른 치수도 또한 전술한 바와 같이 본 발명에 의해 고려된다. 예를 들어, 와이어링 층(28)은 약 190㎚ +/- 20%일 수 있다.
도 4를 참조하면, 마스킹 층(36)이 구조 상에 증착된다. 실시예에서, 마스킹 층(36)은 예를 들어 당업계에 잘 알져 있는 암모니아 플라즈마 구리 표면 처리 또는 자기 정렬 구리 실리사이드 표면 처리에 후속하는 종래의 PECVD 증착 공정을 사용하여 증착된 SiCN일 수 있다. 실시예에서, 마스킹 층의 높이는 약 35㎚이지만, 예를 들어 25㎚와 같은 다른 치수도 본 발명에 의해 고려된다. 마스킹 층(34)은 HBT 영역 위에 개구부(36)를 형성하기 위해 종래의 리소그래피 및 에칭 공정을 사용하여 패터닝된다. 즉, 개구부(36)는 FET(보다 구체적으로는 와이어링 층(28))를 보호하면서 와이어링 층(26)의 상단 부분을 노출시킨다. 노출된 표면은 앞서 설명한 바와 같이 무산소 포함 플라즈마(예를 들어, 노출된 구리의 부식을 막기 위해 산소 없는 환경)를 사용하여 포토레지스트가 제거될 수 있고 후속 처리 단계를 위한 표면을 준비하기 위해 예를 들어 100:1 희석 HF 산 용액을 사용하여 세정된다.
도 5에 도시되어 있는 바와 같이, 금속 층(38)은 노출된 구리 와이어링 층(26)에 선택적으로 증착된다. 실시예에서, 금속 층(38)은 구리에 선택적으로 판금되는 CoWP 또는 그 밖의 다른 금속이다. 이와 달리, 금속 층(38)은 CVD 공정을 사용하여 선택적으로 증착될 수 있고 Sn, In 또는 W로 구성될 수 있다. 금속 층(38)은 그 높이 약 25㎚이지만, 다른 치수도 본 발명에 의해 고려된다. 실시예에서, 금속 층(38)은 구리 표면을 따라 고속 확산 경로를 제거함으로써 HBT의 전자 이동 수명을 선택적으로 증가시키고, TDDB를 최소화하면서 보다 조밀한 피치 레이아웃과 엇갈린 M1 및 M2 와이어링의 제거를 가능하게 한다.
또 다른 실시예에서, Sn의 층은 도 4의 구조 상에(예를 들어, 와이어링 층(26) 위에 그리고 그 사이의 공간에) 증착될 수 있다. Sn은 고온(예를 들어, 약 800℃ 위)에서 어닐링되어 CuSn 합금을 형성하고 반응하지 않은 Sn(예를 들어, 유전체 상의 Sn)은 습식 에칭 공정에 의해 제거될 수 있다. 이러한 식으로, 나머지 Sn(도 5의 금속 층(38)으로 표현됨)은 와이어링 층(26) 상에 유지될 것이다. 구조는 종래의 방식으로 세정될 수 있다. 임의의 실시예에서, 윈도우(HBT 영역) 내에 사용되는 완화된 이격 룰(relaxed spacing rule)은 TDDB를 제거하거나 이슈를 야기할 것이다. 비록 하나의 구리 와이어링 레벨(M1)만이 국부 캡핑 층과 함께 도시되어 있지만, 추가적인 와이어 층이 국부적으로 캡핑될 수 있거나, 또는 제 1 구리 와이어링 레벨(M1) 위의 레벨(예를 들어, M2, M7 등)만이 캡핑될 수 있다.
도 6은 피크(fT)를 피크(Jc)에 비교하는 그래프이다. 도 6의 그래프에서, y축은 GHz 단위의 피크 주파수(fT)를 나타내고 x축은 mA/um2 단위의 전류(Jc)를 나타낸다. 알 수 있는 바와 같이, 최근 세대의 SiGe 기술의 경향은 필요한 전류 밀도를 증가시키면서 피크 주파수를 증가시키는 것이다. 본 발명에서, HBT 피크 전류 밀도는 (8mA/㎛2 미만의 피크 전류 밀도를 갖는 종래의 와이어와 대조되는) /25mA/㎛2이다. 본 발명은 바람직하게 와이어링 치수를 증가시키고 않으면서 또는 다른 와이어링 층에 영향을 미치지 않으면서 약 25mA/㎛2를 달성할 수 있다.
도 7은 예를 들어 반도체 IC 로직 설계, 시뮬레이션, 테스트, 레이아웃 및 제조에 사용되는 예시적인 설계 흐름(900)의 블록도를 나타낸다. 설계 흐름(900)은 예를 들어 앞서 설명하고 도 3 및 도 5에 도시되어 있는 설계 구조 및/또는 장치의 균등한 표현을 논리적으로 또는 기능적으로 생성하기 위해 설계 구조 또는 장치를 처리하는 프로세스, 머신 및/또는 메카니즘을 포함한다. 설계 흐름(900)에 의해 처리 및/또는 생성된 설계 구조는 데이터 처리 시스템 상에서 실행 또는 처리되는 경우 하드웨어 구성요소, 회로, 장치 또는 시스템의 균등한 표현을 논리적으로, 구조적으로, 기계적으로 또는 기능적으로 생성하는 데이터 및/또는 인스트럭션을 포함하는 머신 판독가능 전송 또는 저장 매체 상에 인코딩된다. 머신은 예를 들어 회로, 구성요소, 장치 또는 시스템의 설계, 제조 또는 시뮬레이션과 같은 IC 설계 프로세스에 사용되는 임의의 머신을 포함하지만, 여기에 국한되지는 않는다. 예를 들어, 머신은 리소그래피 머신, 마스크를 생성하는 머신 및/또는 장비(예를 들어, e-빔 라이터(writer)), 설계 구조를 시뮬레이팅하는 컴퓨터 또는 장비, 제조 또는 테스트 프로세스에 사용되는 임의의 장치, 또는 설계 구조의 균등 표현을 임의의 매체 내에 프로그래밍하는 임의의 머신(예를 들어, 프로그램가능 게이트 어레이를 프로그래밍하는 머신)을 포함할 수 있다.
설계 흐름(900)은 설계되는 표현의 유형에 따라 달라질 수 있다. 예를 들어, 주문형 집적회로(ASIC)를 구성하는 설계 흐름(900)은 표준 구성요소를 설계하는 설계 흐름(900) 또는 Altera®Inc. 또는 Xilinx®Inc에 의해 공급되는 프로그램가능 게이트 어레이(PGA) 또는 필드 프로그램가능 게이트 어레이(FPGA)와 같은 프로그램가능 어레이 내로 설계를 설명하는 설계 흐름(900)과는 다를 수 있다.
도 7은 설계 프로세스(910)에 의해 바람직하게 처리되는 입력 설계 구조(920)를 포함하는 다수의 설계 구조를 나타낸다. 설계 구조(920)는 하드웨어 장치의 논리적으로 등가인 기능적 표현을 생성하도록 설계 프로세스(910)에 의해 생성되 및 처리된 논리적 시뮬레이션 설계 구조일 수 있다. 설계 구조(920)는 또한 또는 그와 달리 설계 프로세스(910)에 의해 처리되는 경우 하드웨어 장치의 물리적 구조의 기능적 표현을 생성하는 데이터 및/또는 프로그램 인스트럭션을 포함할 수 있다. 기능적 설계 특징을 나타내던 및/또는 구조적 설계 특징을 나타내던지 간에, 설계 구조(920)는 코어 개발자/설계자에 의해 구현되는 바와 같이 전자 컴퓨터 이용 설계(ECAD)를 사용하여 생성될 수 있다. 머신 판독가능 데이터 전송, 게이트 어레이, 또는 저장 매체 상에 인코딩되는 경우, 설계 구조(920)는 설계 프로세스(910) 내에서 하나 이상의 하드웨어 및/또는 소프트웨어 모듈에 의해 액세스 및 처리되어 예를 들어 도 3 및 도 5에 도시되어 있는 것과 같은 전자 부품, 회로, 전자 또는 로직 모듈, 장치, 디바이스 또는 시스템을 시뮬레이팅 또는 기능적으로 나타낼 수 있다. 이와 같이, 설계 구조(920)는 사람 및/또는 머신 판독가능 소스 코드, 컴파일링된 구조, 및 설계 또는 시뮬레이션 데이터 처리 시스템에 의해 처리되는 경우 하드웨어 로직 설계의 회로 또는 다른 레벨을 기능적으로 시뮬레이팅하거나 또는 나타내는 컴퓨터 실행가능 코드 구조를 포함하는 파일 또는 그 밖의 다른 데이터 구조를 포함할 수 있다. 이러한 데이터 구조는 하드웨어 설명 언어(HDL) 설계 엔티티 또는 Verilog 및 VHDL과 같은 하위 레벨의 HDL 설계 언어, 및/또는 C 또는 C++과 같은 상위 레벨의 설계 언어에 부합 및/또는 호환가능한 다른 데이터 구조를 포함할 수 있다.
설계 프로세스(910)는 예를 들어 설계 구조(920)와 같은 설계 구조를 포함할 수 있는 네트리스트(netlist)(980)를 생성하기 위해 도 3 및 도 5에 도시되어 있는 구성요소, 회로, 장치 또는 논리 구조의 설계/시뮬레이션 기능 균등물을 합성, 변환 또는 처리하는 하드웨어 및/또는 소프트웨어 모듈을 이용 및 포함한다. 네트리스트(980)는 예를 들어 집적 회로 설계 내의 다른 요소 및 회로에 대한 접속을 설명하는 와이어, 이산 구성요소, 논리 게이트, 제어 회로, I/O 장치, 모듈 등을 나타내는 컴파일링된 또는 처리된 데이터 구조를 포함할 수 있다. 네트리스트(980)는 장치에 대한 설계 사양 및 파라미터에 따라 1회 이상 네트리스트(980)가 재합성되는 반복 프로세스를 사용하여 합성될 수 있다. 본 명세서에서 기술된 다른 설계 구조 유형과 같이, 네트리스트(980)는 머신 판독가능 데이터 저장 매체 내에 기록되거나 또는 프로그램가능 게이트 어레이 내에 프로그래밍될 수 잇다. 매체는 자기 또는 광 디스크 드라이브, 프로그램가능 게이트 어레이, 컴팩트 플래시, 또는 다른 플래시 메모리와 같은 비휘발성 저장 매체일 수 있다. 또한, 또는 그와 달리, 매체는 데이터 패킷이 인터넷 또는 다른 적절한 네트워킹 수단을 통해 전송되고 즉각 저장될 수 있는 시스템 또는 캐시 메모리, 버퍼 공간 또는 전기적으로 또는 광학적으로 전도성의 장치 및 물질일 수 있다.
설계 프로세스(910)는 네트리스트(980)를 포함하는 다양한 입력 데이터 구조 유형을 처리하는 하드웨어 및 소프트웨어 모듈을 포함할 수 있다. 이러한 데이터 구조 유형은 예를 들어 라이브러리 요소(930) 내에 상주할 수 있고 주어진 제조 기술(예를 들어, 다른 기술 노드, 32㎚, 45㎚, 90㎚ 등)에 대해 모델, 레이아웃 및 심볼 표현을 포함하여, 일반적으로 사용되는 요소, 회로 및 장치의 집합을 포함한다. 데이터 구조 유형은 설계 사양(940), 특성 데이터(950), 검증 데이터(960), 설계 룰(970), 및 입력 테스트 패턴, 출력 테스트 결과 및 그 밖의 다른 테스팅 정보를 포함하는 테스트 데이터 파일(985)을 더 포함할 수 있다. 설계 프로세스(910)는 예를 들어 주조, 몰딩 및 다이 압축 성형 등과 같은 동작에 대한 응력 분석, 열 분석, 기계적 이벤트 시뮬레이션, 프로세스 시뮬레이션과 같은 표준 기계 설계 프로세스를 더 포함할 수 있다. 기계 설계에 능숙한 당업자는 본 발명의 사상 및 범주를 벗어나지 않으면서 설계 프로세스(910)에 사용되는 가능한 기계 설계 툴 및 애플리케이션의 범위를 이해할 수 있다. 설계 프로세스(910)는 또한 타이밍 분석, 검증, 설계 룰 체킹, 장소 및 루트 연산 등과 같은 표준 회로 설계 프로세스를 수행하는 모듈을 포함할 수 있다.
설계 프로세스(910)는 제 2 설계 구조(990)를 생성하기 위해 임의의 추가적인 기계 설계 또는 데이터(적용가능하다면)에 따른 기술된 지원 데이터 구조의 일부 또는 전부와 함께 설계 구조(920)를 처리하기 위한 HDL 컴파일러 및 시뮬레이션 모델 구축 툴과 같은 논리적 및 물리적 설계 툴을 이용 및 포함한다. 설계 구조(990)는 기계 장치 및 구조의 데이터의 교환을 위해 사용되는 데이터 포맷으로 저장 매체 또는 프로그래밍가능 게이트 어레이 상에 상주한다(예를 들어, 기계적 설계 구조를 저장 또는 표현하기 위해 IGES, DXF, Parasolid XT, JT, DRG 또는 임의의 다른 적절한 포맷으로 저장된 정보). 설계 구조(920)와 유사하게, 설계 구조(990)는 바람직하게 하나 이상의 파일, 데이터 구조, 또는 다른 컴퓨터 인코딩된 데이터 또는 인스트럭션을 포함하는데, 이들은 전송 또는 데이터 저장 매체 상에 상주하며 ECAD 시스템에 의해 처리되는 경우 도 3 및 도 5에 도시되어 있는 본 발명의 하나 이상의 실시예의 균등한 형태를 논리적으로 또는 기능적으로 생성한다. 일 실시예에서, 설계 구조(990)는 예를 들어 도 3 및 도 5에 도시되어 있는 장치를 기능적으로 시뮬레이팅하는 컴파일링된, 실행가능 HDL 시뮬레이션 모델을 포함할 수 있다.
설계 구조(990)는 또한 집적 회로의 레이아웃 데이터의 교환에 사용되는 데이터 포맷 및/또는 심볼 데이터 포맷을 이용할 수 있다(예를 들어, 이러한 설계 데이터 구조를 저장하기 위한 GDSII(GDS2), GL1, OASIS, 맵 파일 또는 임의의 다른 적절한 포맷으로 저장된 정보). 설계 구조(990)는 예를 들어, 심볼 데이터, 맵 파일, 테스트 데이터 파일, 설계 콘텐츠 파일, 제조 데이터, 레이아웃 파라미터, 와이어, 금속 레벨, 비아, 형상, 제조 라인을 통한 라우팅용 데이터, 및 앞서 설명되고 도 3 및 도 5에 도시되어 있는 장치 또는 구조를 생성하기 위해 제조자 또는 다른 설계자/개발자에 의해 요구되는 임의의 다른 데이터와 같은 정보를 포함할 수 있다. 설계 구조(990)는 단계(995)로 진행하는데, 이 단계에서 설계 구조(990)는 마무리 단계로 진입하고, 제작 단계로 보내지고, 마스크 하우스로 보내지며, 또 다른 설계 하우스로 전송되며, 고객으로 다시 전송된다.
앞서 설명한 방법은 집적 회로 칩의 제조에 사용된다. 결과적인 집적 회로 칩은 그대로의 다이와 같이 미처리 웨이퍼 형태로(즉, 패키지화되지 않은 다수의 칩을 구비한 단일 웨이퍼), 또는 패키지화된 형태로 제조자에 의해 분배될 수 있다. 후자의 경우, 칩은 단일 칩 패키지(에를 들어, 마더보드 또는 다른 상위 레벨의 캐리어에 고정된 납을 구비한 플라스틱 캐리어) 또는 멀티칩 패키지(예를 들어, 표면 상호접속 또는 매립 상호접속을 갖는 세라믹 캐리어) 내에 장착된다. 임의의 경우, 칩은 다른 칩, 이산 회로 요소, 및/또는 다른 신호 처리 장치와 함께 (a)마더보드와 같은 중간 물품 또는 (b) 최종 물품의 일부로서 통합된다. 최종 물품은 장난감 및 다른 값이 싼 애플리케이션으로부터 디스플레이, 키보드 또는 다른 입력 장치 및 중앙 프로세서를 구비한 진보한 컴퓨터 제품까지, 집적 회로 칩을 포함하는 임의의 제품일 수 있다.
본 명세서에서 사용되는 용어는 단지 특정 실시예를 설명하기 위함일 뿐이며 본 발명의 제한할 의도는 없다. 본 명세서에서 사용되는 바와 같이, 단수의 표현은 달리 특별히 언급하지 않는다면 복수의 형태를 포함한다. "포함하는"이라는 용어는 본 명세서에서 사용되는 경우 기술한 특징, 정수, 단계, 동작, 요소 및/또는 구성요소의 존재를 지정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소 및/또는 이들의 그룹의 존재 또는 부가를 배제하지는 않는다.
이하의 청구항 내의 모든 수단 또는 단계 더하기 기능 요소의 대응하는 구조, 물질, 동작 및 균등물은 구체적으로 청구된 다른 청구 요소와 결합하여 기능을 수행하는 임의의 구조, 물질, 동작을 포함하려 한다. 본 발명의 설명은 예시 및 설명을 목적으로 제공되었지만, 개시되어 있는 형태로 본 발명을 제한 또는 국한시키려는 것은 아니다. 본 발명의 사상 및 범주를 벗어나지 않는 범위 내에서 당업자에게는 다수의 변경 및 변형이 분명해질 것이다. 실시예들은 본 발명의 원리 및 실제적 적용을 가장 잘 설명하기 위해, 또한 특정 용도에 적적한 것으로 고려되는 다양한 변형예와 함께 본 발명의 다양한 실시예를 당업자가 이해할 수 있도록 선택 및 기술되었다. 따라서, 본 발명은 실시예와 관련하여 기술되었지만, 당업자라면 본 발명은 첨부된 청구항의 범주 및 사상 내에서 변형되어 실시될 수 있음을 이해할 것이다.

Claims (10)

  1. 동일한 와이어링 레벨에서 금속 와이어에 의해 접속된 두 개의 장치를 형성하는 방법으로서, 상기 두 개의 장치 중 제 1 장치의 상기 금속 와이어는 구리 와이어링 구조 상에 금속 캡 층을 선택적으로 형성함으로써 형성되는 방법.
  2. 제 1 항에 있어서,
    상기 구리 와이어링 구조는 이질접합 바이폴라 트랜지스터의 에미터, 콜렉터 및 베이스에 전기적으로 접속되도록 형성되는 방법.
  3. 제 2 항에 있어서,
    인접 FET의 구리 캡 층을 마스크로 보호하는 단계를 더 포함하되, 상기 금속 캡 층을 선택적으로 형성하는 단계는 상기 구리 와이어링 구조 상에만 CoWP를 선택적으로 증착하는 단계를 포함하는 방법.
  4. 제 2 항에 있어서,
    상기 구리 와이어링 구조 및 FET의 구리 층 상에 레지스트를 증착하는 단계와,
    상기 FET의 구리 층은 상기 레지스트에 의해 마스킹된 채로 유지되도록 하면서 상기 구리 와이어링 구조의 표면을 노출시키도록 상기 레지스트를 패터닝하는 단계와,
    상기 구리 와이어링 구조 내에 트렌치를 형성하는 단계를 더 포함하되,
    상기 구리 와이어링 구조 상에 상기 금속 캡 층을 선택적으로 형성하는 단계는 상기 트렌치 내에 금속을 증착시키는 단계를 포함하는 방법.
  5. 제 2 항에 있어서,
    상기 구리 와이어링 구조 및 FET의 구리 캡 층 상에 SiCN의 마스킹 층을 증착하는 단계와,
    상기 구리 와이어링 구조를 노출시키도록 상기 마스킹 층을 패터닝하는 단계- 상기 FET의 상기 구리 캡 층 상에는 레지스트가 남아 있음 -와,
    상기 금속 캡 층을 선택적으로 형성하는 단계는 상기 노출된 구리 와이어링 구조 상에 선택적 금속을 증착하는 단계를 포함하는 방법.
  6. 반도체를 형성하는 방법에 있어서,
    HBT의 에미터, 베이스 및 콜렉터를 형성하는 단계와,
    상기 HBT에 인접한 전계 효과 트랜지스터(FET)를 형성하는 단계와,
    상기 FET와, 상기 HBT의 상기 에미터, 베이스 및 콜렉터에 전기적으로 접속되는 와이어링 구조를 형성하는 단계와,
    상기 와이어링 구조에 전기적으로 접속되는 구리 와이어링 층을 형성하는 단계와,
    상기 에미터, 베이스 및 콜렉터에 전기적으로 접속된 상기 와이어링 구조 상에 금속 전도성 물질을 선택적으로 형성하는 단계를 포함하는
    반도체 형성 방법.
  7. 제 6 항에 있어서,
    상기 FET의 상기 구리 와이어링 층을 마스크로 마스킹하는 단계를 더 포함하고, 상기 선택적으로 형성하는 단계는 상기 구리 와이어링 구조 상에만 CoWP를 선택적으로 증착하는 단계를 포함하는
    반도체 형성 방법.
  8. 제 6 항에 있어서,
    상기 구리 와이어링 층 상에 레지스트를 증착하는 단계와,
    상기 FET의 구리 와이어링 층은 상기 레지스트에 의해 마스킹된 채로 유지되도록 하면서 상기 에미터, 베이스 및 콜렉터의 와이어링 구조에 전기적으로 접속된 상기 구리 와이어링 층의 표면을 노출시키도록 상기 레지스트를 패터닝하는 단계와,
    상기 에미터, 베이스 및 콜렉터의 와이어링 구조에 전기적으로 접속된 상기 구리 와이어링 층 내에 트렌치를 형성하는 단계를 더 포함하되,
    상기 에미터, 베이스 및 콜렉터의 와이어링 구조에 전기적으로 접속된 상기 구리 와이어링 층 상에 상기 금속 전도성 물질을 선택적으로 형성하는 단계는 상기 트렌치 내에 금속을 증착시키는 단계를 포함하는
    반도체 형성 방법.
  9. 콜렉터, 베이스 및 에미터를 포함하는 HBT와,
    상기 콜렉터, 베이스 및 에미터에 전기적으로 접속된 와이어링 구조와,
    상기 와이어링 구조 상에 증착된 구리 캡 층과,
    상기 구리 캡 층 상에 증착된 구리에 대한 선택적 금속과,
    상기 HBT에 인접한 FET- 상기 FET는 상기 선택적 금속을 가지지 않은 구리 와이어링 구조를 포함함 -를 포함하는 구조체.
  10. 구리 와이어링 구조 상에 금속 캡 층을 포함하는 금속 와이어에 접속된 제 1 장치와,
    상기 제 1 장치의 상기 금속 와이어와 동일한 레벨에서 금속 와이어에 접속되고 구리 와이어링 구조 상의 상기 금속 캡 층을 구비하지 않은 제 2 장치를 포함하는 구조체.
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