KR970063733A - 반도체 장치의 커패시터 제조방법 - Google Patents

반도체 장치의 커패시터 제조방법 Download PDF

Info

Publication number
KR970063733A
KR970063733A KR1019960004699A KR19960004699A KR970063733A KR 970063733 A KR970063733 A KR 970063733A KR 1019960004699 A KR1019960004699 A KR 1019960004699A KR 19960004699 A KR19960004699 A KR 19960004699A KR 970063733 A KR970063733 A KR 970063733A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
conductive film
etching
film pattern
Prior art date
Application number
KR1019960004699A
Other languages
English (en)
Other versions
KR100207462B1 (ko
Inventor
홍원철
신윤승
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019960004699A priority Critical patent/KR100207462B1/ko
Priority to JP02655397A priority patent/JP3604525B2/ja
Priority to US08/806,080 priority patent/US5960293A/en
Publication of KR970063733A publication Critical patent/KR970063733A/ko
Application granted granted Critical
Publication of KR100207462B1 publication Critical patent/KR100207462B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 본 발명에 의한 커패시터 제조 방법에서는 스토리지 전극을 형성하기 위하여 콘택 홀을 포함하는 층간 절연막 패턴이 형성된 반도체 기판상에 도전막을 형성하고, 포토레지스트 패턴을 이용하여 상기 도전막상에서 상기 콘택 홀이 형성된 부분에 해당하는 위치에 상기 도전막 두께보다 작은 깊이를 가지는 홈이 형성된 도전막 패턴을 형성하고, 절연 물질을 식각 마스크로 사용하여 원통형의 스토리지 전극을 형성하는 단계를 포함한다. 본 발명에 의하면, 반도체 장치에서의 셀 어레이 영역과 주변 회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있다.

Description

반도체 장치의 커패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도 내지 제11도는 본 발명의 제1실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.

Claims (5)

  1. 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 상기 반도체 기판의 소정 영영을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴을 형성하는 단계와, 상기 층간 절연막 패턴이 형성된 상기 반도체 기판 전면에 도전막을 형성하는 단계와, 상기 도전막상에서 상기 콘택 홀이 형성된 부분에 해당되는 위치에 상기 도전막 두께보다 작은 깊이를 가지는 홈이 형성된 도전막 패턴을 형성하는 단계와, 상기 결과물상에 상기 층간 절연막 패턴보다 식각율이 큰 제1절연 물질을 침적하는 단계와, 상기 제1절연 물질을 에치 백하여 상기 도전막 패턴에 형성된 홈 내에만 제1절연막을 형성하는 단계와, 상기 제1절연막을 식각 마스크로 하여 상기 도전막 패턴을 상기 제1절연막보다 낮은 두께를 갖도록 소정 깊이만큼 식각하여 상기 제1절연막의 측벽의 일부가 노출된 상태로 변형된 도전막 패턴을 형성하는 단계와, 상기 결과물상에 상기 층간 절연막 패턴보다 식각율이 크고, 상기 제1절연 물질과는 식각율이 다른 제2절연 물질을 사용하여 상기 제1절연 막의 노출된 측벽에 스페이서를 형성하는 단계와, 상기 제1절연막 및 스페이서를 식각 마스크로 하여 상기 층간 절연막 패턴이 노출되도록 상기 변형된 도전막 패턴을 식각하여 원통형의 스토리지 전극을 형성하는 단계와, 습식 식각에 의해 상기 제1절연막 및 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 층간 절연막은 BPSG(borophosphosilicate glass)로 이루어지고, 상기 제1절연물질은 TEOS(tetra-ethyl-orthosilicate)로 이루어지고, 상기 제2절연 물질은 SiH4 가스를 소스로 하는 PECVD(Plasma Enhanced CVD)에 의한 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  3. 반도체 기판 상에 층간 절연막, 식각 저지층 및 언터컷용 절연막을 순차적으로 형성하는 단계와, 상기 층간 절연막, 식각 저지층 및 언터컷용 절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴, 식각 저지층 패턴 및 언더컷용 절연막 패턴을 형성하는 단계와, 상기 결과물 전면에 도전막을 형성하는 단계와, 상기 도전막상에서 상기 콘택 홀이 형성된 부분에 해당하는 위치에 상기 도전막 두께보다 작은 깊이를 가지는 홈이 형성된 도전막 패턴을 형성하는 단계와, 상기 결과물상에 제1절연물질을 침적하는 단계와, 상기 제1절연 물질을 에치 백하여 상기 도전막 패턴에 형성된 홈 내에만 제1절연막을 형성하는 단계와, 상기 제1절연막을 식각 마스크로 하여 상기 도전막 패턴에 형성된 홈 내에만 제1절연막을 갖도록 소정 깊이만큼 식각하여 상기 제1절연막의 측벽의 일부가 노출된 상태로 변형된 도전막 패턴을 형성하는 단계와, 상기 결과물상에 상기 제1절연 물질과는 식각율이 다른 제2절연 물질을 사용하여 상기 제1절연막의 노출된 측벽에 스페이서를 형성하는 단계와, 상기 제1절연막 및 스페이서를 식각 마스크로 하여 상기 언터컷용 절연막 패턴이 노출되도록 상기 변형된 도전막 패턴을 식각하여 원통형의 스토리지 전극을 형성하는 단계와, 습식 식각에 의해 상기 제1절연막, 스페이서 및 언더컷용 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  4. 제3항에 있어서, 상기 식각 저지증 SiN막 또는 SiON막으로 형성되는 것을 특징으로 하는 반도체 커패시터 제조 방법.
  5. 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 상기 반도체 기파의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴을 형성하는 단계와, 상기 층간 절연막 패턴이 형성된 상기 반도체 기판 전면에 도전막을 형성하는 단계와, 상기 도전막상에서 상기 콘택 홀이 형성된 부분에 해당하는 위치에 상기 도전막 두께보다 작은 깊이를 가지를 홈이 형성된 도전막 패턴을 형성하는 단계와, 상기 결과물상에 제1절연 물질을 침적하는 단계와, 상기 제1절연 물질을 에치 백하여 상기 도전막 패턴에 형성된 홈 내에만 제1절연막을 형성하는 단계와, 상기 제1절연막을 식각 마스크로 하여 상기 도전막 패턴을 상기 제1절연막보다 낮은 두께를 갖도록 소정 깊이만큼 식각하여 상기 제1절연막의 측벽의 일부가 노출된 상태로 변형된 도전막 패턴을 형성하는 단계와, 상기 결과물상에 상기 제1절연 물질과는 식각율이 다른 제2절연 물질을 사용하여 상기 제1절연막의 노출된 측벽에 스페이서를 형성하는 단계와, 상기 제1절연막 및 스페이서를 식각 마스크로 하여 상기 층간 절연막 패턴이 노출되도록 상기 변형된 도전막 패턴을 식각하여 원통형의 스토리지 전극을 형성하는 단계와, 상기 결과물 전면에 포토레지스트층을 형성하는 단계와, 상기 포토레지스트층을 에치 백하여 상기 스토리지 전극이 형성된 부분을 제외한 나머지 부분에만 포토레지스트 잔류층을 형성하는 단계와, 습식 식각에 의해 상기 제1절연막 및 스페이서를 제거하는 단계와, 상기 포토레지스트 잔류층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960004699A 1996-02-26 1996-02-26 반도체 장치의 커패시터 제조방법 KR100207462B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960004699A KR100207462B1 (ko) 1996-02-26 1996-02-26 반도체 장치의 커패시터 제조방법
JP02655397A JP3604525B2 (ja) 1996-02-26 1997-02-10 半導体装置のキャパシタ製造方法
US08/806,080 US5960293A (en) 1996-02-26 1997-02-25 Methods including oxide masks for fabricating capacitor structures for integrated circuit devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960004699A KR100207462B1 (ko) 1996-02-26 1996-02-26 반도체 장치의 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR970063733A true KR970063733A (ko) 1997-09-12
KR100207462B1 KR100207462B1 (ko) 1999-07-15

Family

ID=19451817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960004699A KR100207462B1 (ko) 1996-02-26 1996-02-26 반도체 장치의 커패시터 제조방법

Country Status (3)

Country Link
US (1) US5960293A (ko)
JP (1) JP3604525B2 (ko)
KR (1) KR100207462B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3214449B2 (ja) * 1998-06-12 2001-10-02 日本電気株式会社 半導体記憶装置の製造方法
KR100272670B1 (ko) * 1998-07-02 2000-12-01 윤종용 반도체 장치의 제조 방법
US6218243B1 (en) * 1999-02-18 2001-04-17 United Microelectronics Corp. Method of fabricating a DRAM capacitor
US6171903B1 (en) * 1999-05-26 2001-01-09 United Microelectronics Corp. Method for forming a cylinder-shaped capacitor using a dielectric mask
KR100470165B1 (ko) * 1999-06-28 2005-02-07 주식회사 하이닉스반도체 반도체소자 제조 방법
US6746877B1 (en) * 2003-01-07 2004-06-08 Infineon Ag Encapsulation of ferroelectric capacitors
US7223694B2 (en) * 2003-06-10 2007-05-29 Intel Corporation Method for improving selectivity of electroless metal deposition
US7050290B2 (en) * 2004-01-30 2006-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated capacitor
KR100876532B1 (ko) * 2004-08-27 2008-12-31 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100859490B1 (ko) * 2007-06-12 2008-09-23 주식회사 동부하이텍 반도체 트랜지스터 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2689031B2 (ja) * 1991-04-01 1997-12-10 三菱電機株式会社 半導体記憶装置およびその製造方法
TW243541B (ko) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
KR960009998B1 (ko) * 1992-06-08 1996-07-25 삼성전자 주식회사 반도체 메모리장치의 제조방법
US5539612A (en) * 1992-09-08 1996-07-23 Texas Instruments Incorporated Intermediate structure for forming a storage capacitor
KR960006822B1 (ko) * 1993-04-15 1996-05-23 삼성전자주식회사 반도체장치의 미세패턴 형성방법
US5429980A (en) * 1994-10-05 1995-07-04 United Microelectronics Corporation Method of forming a stacked capacitor using sidewall spacers and local oxidation
US5521112A (en) * 1994-10-05 1996-05-28 Industrial Technology Research Institute Method of making capacitor for stack dram cell
US5656532A (en) * 1996-01-11 1997-08-12 Vanguard International Semiconductor Corporation Method for fabricating a coaxial capacitor of a semiconductor device
US5710075A (en) * 1996-11-06 1998-01-20 Vanguard International Semiconductor Corporation Method to increase surface area of a storage node electrode, of an STC structure, for DRAM devices
US5766993A (en) * 1996-11-25 1998-06-16 Vanguard International Semiconductor Corporation Method of fabricating storage node electrode, for DRAM devices, using polymer spacers, to obtain polysilicon columns, with minimum spacing between columns

Also Published As

Publication number Publication date
JPH09237879A (ja) 1997-09-09
KR100207462B1 (ko) 1999-07-15
JP3604525B2 (ja) 2004-12-22
US5960293A (en) 1999-09-28

Similar Documents

Publication Publication Date Title
KR970063733A (ko) 반도체 장치의 커패시터 제조방법
KR940012650A (ko) 반도체 소자의 콘택제조방법
KR970060384A (ko) 반도체 장치의 축전기 제조방법
KR970024206A (ko) 반도체 기억소자의 캐패시터 제조방법.
KR100370783B1 (ko) 반도체 소자의 워드라인 스페이서 형성방법
KR960006001A (ko) 반도체소자의 캐패시터 제조방법
KR100232204B1 (ko) 커패시터 구조 및 제조 방법
KR960026793A (ko) 반도체소자의 캐패시터 제조방법
KR980006255A (ko) 반도체 메모리 장치의 전하저장전극 형성방법
KR970054060A (ko) 반도체 메모리 장치의 커패시터 제조방법
KR980005621A (ko) 반도체 소자의 저장전극 제조방법
KR960026797A (ko) 반도체소자의 캐패시터 제조방법
KR960026855A (ko) 반도체소자의 캐패시터 제조방법
KR980006391A (ko) 반도체 메모리장치의 커패시터 제조방법
KR970052201A (ko) 반도체 소자의 저장전극 형성방법
KR970053982A (ko) 반도체 메모리장치 및 그 제조방법
KR960043176A (ko) 캐패시터 제조방법
KR970003981A (ko) 반도체 소자의 캐패시터 제조방법
KR980005476A (ko) 반도체 소자의 저장전극 형성방법
KR950021127A (ko) 반도체 소자의 콘택홀 제조방법
KR970052285A (ko) 반도체 소자의 전하 저장 전극 형성방법
KR970054158A (ko) 반도체 소자의 캐패시터 형성방법
KR970072412A (ko) 고유전막을 구비하는 캐패시터의 제조방법
KR960026647A (ko) 반도체소자의 캐패시터 제조방법
KR970072417A (ko) 반도체장치의 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090316

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee