JPH09283523A - 半導体素子の多層配線の形成方法 - Google Patents

半導体素子の多層配線の形成方法

Info

Publication number
JPH09283523A
JPH09283523A JP8302385A JP30238596A JPH09283523A JP H09283523 A JPH09283523 A JP H09283523A JP 8302385 A JP8302385 A JP 8302385A JP 30238596 A JP30238596 A JP 30238596A JP H09283523 A JPH09283523 A JP H09283523A
Authority
JP
Japan
Prior art keywords
insulating layer
forming
conductive line
trench
layer pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8302385A
Other languages
English (en)
Inventor
Yong Kwon Kim
ヨン・ゴン・キム
Nae Hak Park
レ・ハク・パク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH09283523A publication Critical patent/JPH09283523A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1026—Forming openings in dielectrics for dual damascene structures the via being formed by burying a sacrificial pillar in the dielectric and removing the pillar

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 エッチング工程による伝導線の損傷を防止
し、工程を容易とし、生産性の向上をはかる半導体素子
の多層配線の形成方法を提供する。 【解決手段】 半導体基板上に下部伝導線１２を形成
し、その上に下部伝導線より小さい幅の第１絶縁層パタ
ーン１３を形成する。それらを覆う第２絶縁層を形成し
てそれを平坦化させ、上部伝導線１７を形成させる場所
をエッチングして第１絶縁層パターン１３を露出させ、
その露出した第１絶縁層パターンを除去して下部伝導線
１２へ達するコンタクトホール１６を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体素子の製造方
法に係り、特に工程を容易にし且つ生産性を向上させ
る、平坦化配線の形成に適した半導体素子の多層配線の
形成方法に関する。
【０００２】
【従来の技術】一般に、半導体素子の高集積化の傾向に
応じて高密度デバイスの形成のための各素子の寸法縮小
方法として配線の幅を減少させる方法を使用した。しか
し、前記方法は電流容量や配線抵抗の問題のために限界
があった。従って、配線の幅を減少せず各素子の寸法を
縮小するために多層配線技術を導入してデバイスの集積
度を向上させた。ところが、多層配線技術は配線を多層
とするために表面の段差が激しくなってデバイスの歩留
まりや信頼性に相当な影響を与える断線問題をもたらし
た。これにより、表面の平坦化のために化学機械的研磨
（Chemical Mechanical Polishing:ＣＭＰ）方法が試み
られた。
【０００３】前記化学機械的研磨工程を用いた間接パタ
ーンの形成工程は、工程の簡略化による生産性を確保
し、及びエッチング工程を減らして工程の容易性を確保
しなければならないという問題があった。
【０００４】以下、従来の技術による半導体素子の多層
配線の形成方法を添付図面に基づいて説明する。図１
（ａ）〜（ｂ）は従来の技術による半導体素子の多層配
線の形成方法を示す工程断面図である。（ａ）に示すよ
うに、半導体基板１上に下部伝導線２を形成し、前記下
部伝導線２を含んだ基板の全面に第１絶縁膜３を形成す
る。（ｂ）に示すように、前記第１絶縁膜３を化学機械
的研磨工程によって平坦化させた後、（ｃ）に示すよう
に、第１絶縁膜３の上部にエッチング阻止層４を形成す
る。次に、前記エッチング阻止層４上に第１感光膜（図
示せず）を塗布した後、フォトリソグラフィ及びエッチ
ング工程で前記エッチング阻止層４の一部を除去してコ
ンタクトホール領域を形成する。（ｄ）に示すように、
前記エッチング阻止層４を含んだ全面に第２絶縁膜５を
堆積し、前記第２絶縁膜５上に後工程で形成されるべき
上部伝導線をパターニングするための第２感光膜６を塗
布する。次に、前記第２感光膜６をパターニングした
後、フォトリソグラフィ及びエッチング工程によって前
記下部伝導線２の一部が露出するように前記第２、第１
絶縁膜５、３を選択的に除去する。これにより、後工程
で形成される上部伝導線領域、及び前記下部伝導線２と
上部伝導線との電気的連結のためのコンタクトホールが
同時に形成される。次に、前記第２感光膜６を除去し、
上部伝導線７を形成する。
【０００５】
【発明が解決しようとする課題】しかし、上記した従来
の技術による半導体素子の多層配線の形成方法は次のよ
うな問題点があった。 １．エッチング阻止層の形成と前記エッチング阻止層の
選択的エッチング作業によって工程が複雑で難しくな
る。 ２．コンタクトホールの形成のためのエッチング進行時
に下部伝導線の高さの差によって高い部位の下部伝導線
はプラズマに長時間露出されるので、表面に損傷を被
る。
【０００６】本発明はかかる従来の問題点を解決するた
めのもので、その目的はエッチング工程による伝導線の
損傷を防止し、工程の容易性及び生産性を向上させるに
適した半導体素子の多層配線の形成方法を提供すること
にある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体素子の多層配線の形成方法は、
半導体基板上に下部伝導線を形成し、下部伝導線を含ん
だ半導体基板上に第１絶縁層を形成する工程と、前記第
１絶縁層をパターニングして下部伝導線上に下部伝導線
より小さい幅を有する第１絶縁層パターンを形成する工
程と、前記第１絶縁層パターンを含んだ全面に第２絶縁
層を形成し、第２絶縁層の表面を平坦化させる工程と、
前記第１絶縁層パターンの表面が露出し且つ前記第１絶
縁層の上側に第１絶縁層パターンより大きい幅を有する
第１トレンチが形成されるように第２絶縁層をパターニ
ングする工程と、前記第１絶縁層パターンを除去して第
２トレンチの下側に第２トレンチを形成する工程と、前
記第１トレンチと第２トレンチに導電性物質を詰めて上
部伝導線を形成する工程とを有する。
【０００８】
【発明の実施の形態】以下、本発明による半導体素子の
多層配線の形成方法を添付図面に基づいて説明する。図
２（ａ）〜（ｆ）は本発明の半導体素子の多層配線の形
成方法による第１実施例を示す工程断面図である。図２
（ａ）に示すように、半導体基板１１上にポリシリコン
やシリサイドやメタルなどの電導性物質で下部伝導線１
２を形成する。前記下部伝導線１２と後工程で形成され
る上部伝導線との電気的連結のためのコンタクトホール
が形成されるべき部分に感光膜やポリマーやポリイミド
などの第１感光性物質を用いて第１絶縁層パター１３を
形成する。このとき、第１絶縁層パターン１３は後工程
で形成されるコンタクトホールの高さより高く形成し、
前記第１感光性物質は第１絶縁層パターン１３を形成す
るための犠牲膜として使用する。第１感光性物質に代え
てＳＯＧを使用してもよい。
【０００９】次に、（ｂ）に示すように、前記第１絶縁
層パターン１３を含んだ全面に平坦化用絶縁膜１４を堆
積する。この平坦化用絶縁膜１４は、前記第１感光膜物
質が変形しない程度の約２００℃の温度でＴＥＯＳ、Ｆ
ＴＥＳ、ＳｉＨ4／Ｏ2のうちのいずれかを用いて形成す
る。そして、ＥＣＲ装備を用いたＣＶＤ法もしくはプラ
ズマ増速ＣＶＤ（ＰＥＣＶＤ）法によって形成し、その
堆積厚さは約５０００Å程度にする。
【００１０】（ｃ）に示すように、前記平坦化用絶縁膜
１４を化学機械的研磨（ＣＭＰ:Chemical Mechanical P
olishing）によって平坦化させる。この研磨工程はコロ
イド状態のシリカを含有した研磨剤と、水酸化カリウム
（ＫＯＨ）などを含有したスラリーによって行われ、且
つＰＨは約７〜１２程度である。
【００１１】次に、（ｄ）に示すように、前記平坦化用
絶縁膜１４上に第２感光性物質１５を塗布して、後工程
で形成される上部伝導線領域を定める。そして、Ｃ
Ｆ4 、ＣＨＦ3、Ｏ2などのガスを用いたリアクティブイ
オンエッチング（ＲＩＥ）法で前記平坦化用絶縁膜１４
を選択的に除去する。
【００１２】（ｅ）に示すように、前記第２感光性物質
１５と第１絶縁層パターン１３を同時に除去して上部伝
導線領域とコンタクトホール１６を形成する。このと
き、前記平坦化用絶縁膜１４は配線の厚さとコンタクト
ホール１６の深さを考慮して除去する。
【００１３】次に、（ｆ）に示すように、全面にＡｌや
ＣｕやＴｉやＴｉＮなどの導電性物質を堆積した後、パ
ターニングして上部伝導線１７を形成する。
【００１４】一方、図３（ａ）〜（ｆ）は本発明の半導
体素子の多層配線の形成方法による第２実施形態を示す
工程断面図である。まず、（ａ）に示すように、半導体
基板２１上にポリシリコンやシリサイドやメタルなどの
電導性物質として下部伝導線２２を形成する。前記下部
伝導線２２と後工程で形成される上部伝導線との電気的
連結のためのコンタクトホールが形成されるべき部位に
感光膜やポリマーやポリイミドなどの第１感光性物質を
用いて第１絶縁層パターン２３を形成する。
【００１５】次に、（ｂ）に示すように、第１絶縁層パ
ターン２３を含んだ全面に第２絶縁膜２４を堆積し、そ
の上に平坦化用絶縁膜２５を堆積する。このとき、前記
第２絶縁膜２４及び平坦化用絶縁膜２５はＥＣＲ装備を
用いたＰＥＣＶＤなどのＣＶＤ法で形成する。ここで、
前記第２絶縁膜２４は前記第１絶縁層パターン２３とし
て用いられる第１感光性物質が変形しないようにし、約
２００℃以下の温度でＴＥＯＳやＳｉＨ4／Ｏ2などを用
いて厚さ約５００〜２０００Åに形成する。
【００１６】次に、（ｃ）に示すように、前記平坦化用
絶縁膜２５を化学機械的研磨（ＣＭＰ）法で平坦化させ
る。この際、前記研磨工程はコロイド状態のシリカを含
有した研磨剤と、水酸化カリウム（ＫＯＨ）などを含有
したスラリーによって行われ、且つＰＨは約７〜１２程
度である。
【００１７】（ｄ）に示すように、前記平坦化用絶縁膜
２５上に第２感光性物質２６を塗布して、後工程で形成
される上部伝導線領域を定め、ＣＦ4、ＣＨＦ3、Ｏ2 な
どのガスを用いた反応性イオンエッチング（ＲＩＥ）法
で前記平坦化用絶縁膜２５と第１絶縁膜２４を選択的に
除去して上部伝導線領域を形成する。
【００１８】次に、（ｅ）に示すように、前記第１感光
性物質２６と第１絶縁層パターン２３を同時に除去し
て、後工程で形成される上部伝導線と前記下部伝導線２
２との電気的連結のためのコンタクトホール２７を形成
する。
【００１９】次に、（ｆ）に示すように、Ａｌ、Ｃｕ、
Ｔｉ、ＴｉＮなどの導電性物質を全面堆積または選択堆
積して上部伝導線２８を形成する。
【００２０】
【発明の効果】以上説明したように、本発明による半導
体素子の多層配線の形成方法は次の効果を奏する。 １．コンタクトホールと配線パターンを同時に形成する
ので、生産性が向上し、エッチング工程時における下部
伝導線の損傷を防止することができる。 ２．メタルをエッチングせずに配線を形成するので、工
程の容易性を向上させる。
【図面の簡単な説明】
【図１】 従来の技術による半導体素子の多層配線の形
成方法を示す工程断面図である。
【図２】 本発明の半導体素子の多層配線の形成方法に
よる第１実施形態を示す工程断面図である。
【図３】 本発明の半導体素子の多層配線の形成方法に
よる第２実施形態を示す工程断面図である。
【符号の説明】
１１ 半導体基板 １２ 下部伝導線 １３ 第１絶縁層パターン １４ 平坦化用絶縁膜 １５ 感光性物質 １６ コンタクトホール １７ 上部伝導線 ２４ 第２絶縁層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に下部伝導線を形成し、前
    記下部伝導線を含んだ半導体基板上に第１絶縁層を形成
    する工程と、 前記第１絶縁層をパターニングして下部伝導線上に下部
    伝導線より小さい幅を有する第２絶縁層パターンを形成
    する工程と、 前記第１絶縁層パターンを含んだ全面に第２絶縁層を形
    成し、第２絶縁層の表面を平坦化させる工程と、 前記第１絶縁層パターンの表面が露出し且つ前記第１絶
    縁層パターンの上側に第１絶縁層パターンより大きい幅
    を有する第１トレンチが形成されるように第２絶縁層を
    パターニングする工程と、 前記第１絶縁層パターンを除去して第１トレンチの下側
    に第２トレンチを形成する工程と、 前記第１トレンチと第２トレンチに導電性物質を詰めて
    上部伝導線を形成する工程とを有することを特徴とする
    半導体素子の多層配線の形成方法。
  2. 【請求項２】 前記第２絶縁層は２００℃以下の温度で
    ＴＥＯＳ、ＦＴＥＳ、ＳｉＨ4／Ｏ2のうちいずれか一つ
    を用いて形成することを特徴とする請求項１記載の半導
    体素子の多層配線の形成方法。
  3. 【請求項３】 半導体基板上に下部伝導線を形成し、前
    記下部伝導線を含んだ半導体基板上に第１絶縁層を形成
    する工程と、 前記第１絶縁層をパターニングして下部伝導線上に下部
    伝導線より小さい幅を有する第１絶縁層パターンを形成
    する工程と、 前記第１絶縁層パターンを含んだ全面に第２絶縁層と第
    ３絶縁層を順次堆積した後、前記第３絶縁層を平坦化さ
    せる工程と、 前記第１絶縁層の表面が露出し且つ前記第１絶縁層の上
    側に第１絶縁層より大きい幅を有する第１トレンチが形
    成されるように第３絶縁層をパターニングする工程と、 前記第１絶縁層パターンを除去して第１トレンチの下側
    に第２トレンチを形成する工程と、 前記第１トレンチと第２トレンチに導電性物質を詰めて
    上部伝導線を形成する工程とを有することを特徴とする
    半導体素子の多層配線の形成方法。
  4. 【請求項４】 前記第２、第３絶縁層は２００℃以下の
    温度でＴＥＯＳ、ＦＴＥＳ、ＳｉＨ4／Ｏ2のうちいずれ
    か一つを用いて形成することを特徴とする請求項３記載
    の半導体素子の多層配線の形成方法。
  5. 【請求項５】 前記第２絶縁層は厚さ約５００〜２００
    ０Å程度に形成することを特徴とする請求項３記載の半
    導体素子の多層配線の形成方法。
JP8302385A 1996-04-12 1996-10-29 半導体素子の多層配線の形成方法 Pending JPH09283523A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960011061A KR0179292B1 (ko) 1996-04-12 1996-04-12 반도체소자의 다층배선 형성방법
KR11061/1996 1996-04-12

Publications (1)

Publication Number Publication Date
JPH09283523A true JPH09283523A (ja) 1997-10-31

Family

ID=19455617

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8302385A Pending JPH09283523A (ja) 1996-04-12 1996-10-29 半導体素子の多層配線の形成方法

Country Status (4)

Country Link
US (1) US5801099A (ja)
JP (1) JPH09283523A (ja)
KR (1) KR0179292B1 (ja)
DE (1) DE19626038C2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174356A (ja) * 1997-06-30 1999-03-16 Siemens Ag 改良二重ダマスク構造体
JP2011035343A (ja) * 2009-08-06 2011-02-17 Toshiba Corp 半導体装置の製造方法
US8889543B2 (en) 2012-04-09 2014-11-18 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5904559A (en) * 1996-03-06 1999-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional contact or via structure with multiple sidewall contacts
US5856236A (en) * 1996-06-14 1999-01-05 Micron Technology, Inc. Method of depositing a smooth conformal aluminum film on a refractory metal nitride layer
US5888896A (en) * 1996-06-27 1999-03-30 Micron Technology, Inc. Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component
US5966632A (en) * 1997-01-21 1999-10-12 Mosel Vitelic Inc. Method of forming borderless metal to contact structure
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
KR100418920B1 (ko) * 1997-12-15 2004-05-20 주식회사 하이닉스반도체 반도체소자의배선형성방법
US6204168B1 (en) * 1998-02-02 2001-03-20 Applied Materials, Inc. Damascene structure fabricated using a layer of silicon-based photoresist material
US7858518B2 (en) 1998-04-07 2010-12-28 Micron Technology, Inc. Method for forming a selective contact and local interconnect in situ
TW377502B (en) * 1998-05-26 1999-12-21 United Microelectronics Corp Method of dual damascene
US6326296B1 (en) * 1998-07-01 2001-12-04 Taiwan Semiconductor Manufacturing Company Method of forming dual damascene structure with improved contact/via edge integrity
TW406369B (en) * 1998-12-18 2000-09-21 United Microelectronics Corp Method for manufacturing damascene
JP3214475B2 (ja) * 1998-12-21 2001-10-02 日本電気株式会社 デュアルダマシン配線の形成方法
EP1030361A1 (en) * 1999-02-15 2000-08-23 Nec Corporation Manufacturing method of semiconductor device using a dual damascene process
KR100282232B1 (ko) * 1999-02-22 2001-02-15 김영환 반도체장치의 배선 형성방법
US6162722A (en) * 1999-05-17 2000-12-19 United Microelectronics Corp. Unlanded via process
US6362093B1 (en) 1999-08-20 2002-03-26 Taiwan Semiconductor Manufacturing Company Dual damascene method employing sacrificial via fill layer
EP1184903B1 (en) * 2000-08-30 2004-07-28 Motorola, Inc. Method for forming a self-aligned dual damascene interconnection
US6995085B2 (en) * 2003-01-17 2006-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Underlayer protection for the dual damascene etching
FR2974194B1 (fr) 2011-04-12 2013-11-15 Commissariat Energie Atomique Procede de lithographie
US12062547B2 (en) * 2021-09-08 2024-08-13 Nanya Technology Corporation Method of fabricating semiconductor device and patterning semiconductor structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60250650A (ja) * 1984-05-25 1985-12-11 Nec Corp 層間膜のスル−ホ−ル形成方法
JPS6347952A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置
JPH04307939A (ja) * 1991-04-05 1992-10-30 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03153034A (ja) * 1989-11-10 1991-07-01 Sharp Corp Ａｉ合金配線層の製造方法
US5187121A (en) * 1991-12-18 1993-02-16 International Business Machines Corporation Process for fabrication of a semiconductor structure and contact stud
DE69311184T2 (de) * 1992-03-27 1997-09-18 Matsushita Electric Ind Co Ltd Halbleitervorrichtung samt Herstellungsverfahren
US5296410A (en) * 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
KR100218726B1 (ko) * 1992-12-30 1999-09-01 김영환 고집적 반도체 소자의 접속장치 및 그 제조방법
US5328553A (en) * 1993-02-02 1994-07-12 Motorola Inc. Method for fabricating a semiconductor device having a planar surface
JPH07122638A (ja) * 1993-10-26 1995-05-12 Fujitsu Ltd 半導体装置の製造方法
US5382545A (en) * 1993-11-29 1995-01-17 United Microelectronics Corporation Interconnection process with self-aligned via plug
JPH088209A (ja) * 1994-01-10 1996-01-12 Cypress Semiconductor Corp 半導体装置の製造のための除去されるポストの処理方法
US5705430A (en) * 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60250650A (ja) * 1984-05-25 1985-12-11 Nec Corp 層間膜のスル−ホ−ル形成方法
JPS6347952A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置
JPH04307939A (ja) * 1991-04-05 1992-10-30 Fujitsu Ltd 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174356A (ja) * 1997-06-30 1999-03-16 Siemens Ag 改良二重ダマスク構造体
JP4690509B2 (ja) * 1997-06-30 2011-06-01 シーメンス アクチエンゲゼルシヤフト 改良二重ダマスク構造体
JP2011035343A (ja) * 2009-08-06 2011-02-17 Toshiba Corp 半導体装置の製造方法
US8889543B2 (en) 2012-04-09 2014-11-18 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Also Published As

Publication number Publication date
DE19626038A1 (de) 1997-10-16
KR0179292B1 (ko) 1999-04-15
US5801099A (en) 1998-09-01
DE19626038C2 (de) 2002-01-31
KR970072315A (ko) 1997-11-07

Similar Documents

Publication Publication Date Title
JPH09283523A (ja) 半導体素子の多層配線の形成方法
US6884710B2 (en) Semiconductor device having multi-layer copper line and method of forming same
KR0179289B1 (ko) 금속배선 형성방법
JP2001015594A (ja) 半導体装置の多層金属配線の形成方法
KR100482179B1 (ko) 반도체 소자 제조방법
US6818547B2 (en) Dual damascene process
US6258709B1 (en) Formation of electrical interconnect lines by selective metal etch
US6884713B2 (en) Method for forming metal line of semiconductor device
JPH08222632A (ja) 多層配線形成方法および構造
JP3400162B2 (ja) 半導体装置の製造方法
KR100827436B1 (ko) 서로 다른 다공성 특성을 갖는 다층의 평탄화층을 이용하여반도체 기판 상에 듀얼 다마신 배선 구조를 형성하는 방법
US7282451B2 (en) Methods of forming integrated circuit devices having metal interconnect layers therein
JP2768294B2 (ja) 半導体装置の製造方法
KR100355863B1 (ko) 반도체 소자의 배선 형성 방법
KR100661220B1 (ko) 듀얼 절연막을 이용한 금속 배선 형성 방법
KR0167282B1 (ko) 반도체 장치의 다층배선 형성방법
KR100292154B1 (ko) 반도체소자의금속플러그형성방법
KR100269662B1 (ko) 반도체 장치의 도전체 플러그 형성 방법
JPH10242272A (ja) 半導体デバイスに相互接続構造を形成する方法
KR100427539B1 (ko) 반도체소자의다중금속층형성방법
KR100372817B1 (ko) 반도체 소자의 금속 배선 콘택 방법
JP3439447B2 (ja) 半導体装置の製造方法
KR20000027708A (ko) 반도체 소자의 금속 배선층 형성 방법
JP2000021976A (ja) 半導体装置の製造方法
JPH08162532A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees