DE19626038A1 - Verfahren zum Herstellen der Verbindungsstruktur eines Halbleiterbauteils - Google Patents

Verfahren zum Herstellen der Verbindungsstruktur eines Halbleiterbauteils

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen der Ver­ bindungsstruktur eines Halbleiterbauteils, und spezieller betrifft sie ein Verfahren zum Herstellen einer derartigen Verbindung, das einfach mit verbesserter Produktivität so ausgeführt werden kann, daß eine ebene Leitung gebildet wird.
Allgemein wurde mit der Tendenz zu höherer Integrationsdich­ te von Halbleiterbauteilen ein Verfahren zur Leitungsbrei­ tenverringerung verwendet, um die Abmessungen von Bauelemen­ ten zu verringern. Jedoch hat dieses Verfahren wegen des Stromführungsvermögens oder des Leitungswiderstands eine Grenze.
Um die Nachteile eines derartigen Verfahrens zu überwinden, wurden Verbindungstechniken eingeführt, um die Abmessungen von Elementen zu verringern, ohne die Leitungsbreite zu ver­ ringern. Jedoch bestehen auch hier Schwierigkeiten dahinge­ hend, daß Oberflächenstufen wegen mehrschichtiger Leitungen vergrößert sind, was Auswirkungen auf die Ausbeute und die Zuverlässigkeit der Bauteile hat. Daher wurde ein chemisch­ mechanisches Polier(CMP = Chemical Mechanical Polishing)- Verfahren zum Einebnen der Bauteiloberfläche vorgeschlagen. Ein indirekter Musterherstellprozeß unter Verwendung eines CMP-Prozesses hat die Aufgabe, die Produktivität durch Ver­ einfachung des Prozesses zu steigern und den Prozeß durch Verringern der Anzahl von Ätzschritten zu vereinfachen.
Nachfolgend wird unter Bezugnahme auf die Fig. 1a und 1b, die den Herstellablauf für eine herkömmliche Verbindungs­ struktur eines Halbleiterbauteils veranschaulichen, ein ent­ sprechendes herkömmliches Herstellverfahren beschrieben.
Wie es in Fig. 1a dargestellt ist, wird eine untere Leitung 2 auf einem Halbleitersubstrat 1 hergestellt, und eine erste Isolierschicht 3 wird auf der gesamten Fläche des Substrats einschließlich der unteren Leitung 2 ausgebildet.
Wie es in Fig. 1b veranschaulicht ist, wird die erste Iso­ lierschicht 3 durch einen CMP-Prozeß eingeebnet. Dann wird, wie es in Fig. 1c veranschaulicht ist, eine Ätzstoppschicht 4 auf der ersten Isolierschicht 3 hergestellt. Nachdem eine photoempfindliche Schicht (nicht dargestellt) auf die Ätz­ stoppschicht 4 aufgetragen ist, wird ein spezieller Ab­ schnitt der letzteren durch einen Photolithographie- und Ätzprozeß entfernt, um ein Kontaktloch auszubilden.
Wie es in Fig. 1d veranschaulicht ist, wird auf der gesamten Fläche des Substrats einschließlich der Ätzstoppschicht 4 eine zweite Isolierschicht 5 abgeschieden, auf der eine zweite photoempfindliche Schicht 6 abgeschieden wird, die zum Mustern einer oberen Leitung dient, die im folgenden Schritt hergestellt wird.
Nachdem die zweite photoempfindliche Schicht 6 gemustert ist, werden die erste und die zweite Isolierschicht 3 und 5 selektiv entfernt, um dadurch mittels eines Photolithogra­ phie- und Ätzschritts einen Abschnitt der unteren Leitung 2 freizulegen. Hierbei wird ein Kontaktloch so ausgebildet, daß es einen im folgenden Schritt herzustellenden oberen leitenden Bereich mit der unteren Leitung 2 verbindet. Dann wird die zweite photoempfindliche Schicht 6 entfernt, um eine obere Leitung 7 auszubilden.
Jedoch bestehen beim vorstehend angegebenen Verfahren zum Herstellen der Verbindungsstruktur eines herkömmlichen Halb­ leiterbauteils die folgenden Probleme.
Erstens ist der Prozeß kompliziert, und es ist schwierig, die Ätzstoppschicht auszubilden und selektiv zu ätzen.
Zweitens ist, wenn der Ätzprozeß zum Herstellen des Kontakt­ lochs ausgeführt wird, die untere Leitung wegen der Höhen­ differenz für eine lange Zeit diesem Ätzprozeß ausgesetzt, wodurch die freiliegende Oberfläche beschädigt werden kann.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Verbindungsstruktur eines Halbleiterbau­ teils zu schaffen, das verhindert, daß eine Leitung durch einen Ätzprozeß beschädigt wird, wobei der Prozeß verein­ facht ist und seine Produktivität verbessert ist.
Das erfindungsgemäße Verfahren ist im beigefügten Anspruch 1 definiert.
Die Erfindung wird im folgenden anhand von durch Figuren veranschaulichten Ausführungsbeispielen näher beschrieben.
Fig. 1a bis 1d veranschaulichen einen Herstellablauf für die Verbindungsstruktur eines herkömmlichen Halbleiterbauteils.
Fig. 2a bis 2f sind Schnittansichten, die einen Herstellab­ lauf gemäß einem ersten Ausführungsbeispiel der Erfindung zum Herstellen einer Verbindungsstruktur veranschaulichen.
Fig. 3a bis 3f sind Schnittansichten, die einen Herstellab­ lauf gemäß einem zweiten Ausführungsbeispiel der Erfindung zum Herstellen einer Verbindungsstruktur veranschaulichen.
Wie es in Fig. 2a veranschaulicht ist, wird eine untere Lei­ tung 12 aus einem leitenden Material wie Polysilizium, Sili­ cid oder Metall auf einem Halbleitersubstrat 11 hergestellt.
In einem Teil, in dem ein Kontaktloch herzustellen ist, das die untere Leitung 12 mit einer oberen Leitung verbinden soll, wird unter Verwendung eines ersten photoempfindlichen Materials wie eines Polymers, z. B. Polyimid, ein erstes Isoliermuster 13 ausgebildet. Dieses wird höher als das Kon­ taktloch ausgebildet, das im folgenden Schritt herzustellen ist. Das erste photoempfindliche Material wird als Opfer­ schicht zum Herstellen des ersten Isoliermusters 13 verwen­ det. Hierbei kann SOG anstelle des ersten photoempfindlichen Materials verwendet werden.
Wie es in Fig. 2b veranschaulicht ist, wird auf der gesamten Oberfläche des Substrats einschließlich der ersten Isolier­ schicht 13 eine Isolierschicht 14 zur Einebnung abgeschie­ den, was bei einer Temperatur von 200°C erfolgt, bei der das erste photoempfindliche Material nicht umgewandelt wird, wo­ bei Tetraethylorthosilikat (TEOS), FTES oder SiH₄/O₂ verwen­ det wird. Die Schicht kann unter Verwendung eines CVD- oder eines plasmaunterstützten CVD-Verfahrens (PECVD) unter Ver­ wendung von elektronischer Zyklotronresonanz (ECR) herge­ stellt werden; ihre Dicke beträgt ungefähr 5000 Å (500 nm).
Wie es in Fig. 2c dargestellt ist, wird die Isolierschicht 14 durch CMP eingeebnet. Hierbei wird ein Polierprozeß zur Einebnung unter Verwendung eines Poliermaterials ausgeführt, z. B. mit Siliziumoxid in kolloidalem Zustand und einer KOH enthaltenden Aufschlämmung von einem pH-Wert von ungefähr 7 bis 12.
Wie es in Fig. 2d veranschaulicht ist, wird auf der Eineb­ nungsisolierschicht 14 ein zweites photoempfindliches Mate­ rial 15 abgeschieden, um im folgenden Schritt die obere Lei­ tung herstellen zu können.
Die Einebnungsisolierschicht 14 wird durch reaktives Ionen­ ätzen (RIE) unter Verwendung eines Gases wie CF₄, CHF₃, O₂ selektiv entfernt.
Wie es in Fig. 2e dargestellt ist, werden das zweite photo­ empfindliche Material 15 und das erste Isoliermuster 13 gleichzeitig entfernt, um die obere Leitung und das Kontakt­ loch 16 auszubilden. Hierbei wird die Isolierschicht 14 un­ ter Berücksichtigung der Leitungsdichte und der Tiefe des Kontaktlochs 16 entfernt.
Wie es in Fig. 2f veranschaulicht ist, wird auf der gesamten Oberfläche des Substrats ein leitendes Material wie Al, Cu, Ti, TiN abgeschieden und so gemustert, daß die obere Leitung 17 gebildet ist.
Die Fig. 3a bis 3f sind Schnittansichten, die einen Her­ stellprozeß gemäß einem zweiten Ausführungsbeispiel der Er­ findung veranschaulichen.
Wie es in Fig. 3a veranschaulicht ist, wird eine untere Lei­ tung 22 aus einem leitenden Material wie Polysilizium, Sili­ cid oder Metall auf einem Halbleitersubstrat 21 hergestellt. In einem Abschnitt, in dem ein Kontaktloch zum elektrischen Verbinden der unteren Leitung 22 mit einer oberen Leitung auszubilden ist, wird ein erstes Isoliermuster 23 unter Ver­ wendung eines ersten photoempfindlichen Materials wie eines Polymers, z. B. Polyimid, hergestellt. Eine passende zweite Isolierschicht 24 wird auf der gesamten Oberfläche des Sub­ strats einschließlich des ersten Isoliermusters 23 herge­ stellt, und darauf wird eine Isolierschicht 25 zur Einebnung abgeschieden. Beide Isolierschichten 24 und 25 werden durch ein CVD-Verfahren wie PECVD unter Verwendung einer ECR-Vor­ richtung hergestellt. Die zweite Isolierschicht 24 verhin­ dert, daß das für das erste Isoliermuster 22 verwendete pho­ toempfindliche Material umgewandelt wird; sie wird bei einer Temperatur unter 200°C unter Verwendung von TEOS oder SiH₄/O₂ mit einer Dicke im Bereich von 50 bis 200 nm herge­ stellt.
Wie es in Fig. 3c veranschaulicht ist, wird die Isolier­ schicht 25 durch ein CMP-Verfahren eingeebnet. Der Polier­ prozeß wird unter Verwendung eines Poliermaterials ausge­ führt, das Siliziumoxid in kolloidalem Zustand enthält, und mit einer KOH enthaltenden Aufschlämmung mit einem ph-Wert von ungefähr 7 bis 12.
Wie es in Fig. 3d veranschaulicht ist, wird auf der Isolier­ schicht 25 ein zweites photoempfindliches Material 26 abge­ schieden, aus dem im folgenden Schritt die obere Leitung ausgebildet wird.
Die Isolierschicht 25 und die zweite Isolierschicht 24 wer­ den unter Verwendung eines Gases wie CF₄, CHF₃, O₂ durch ein RIE-Verfahren selektiv entfernt.
Wie es in Fig. 3e veranschaulicht ist, werden das zweite photoempfindliche Material 26 und das erste Isoliermuster 23 gleichzeitig entfernt, um ein Kontaktloch 27 auszubilden, um die im folgenden Schritt herzustellende obere Leitung mit der unteren Leitung zu verbinden.
Wie es in Fig. 3f veranschaulicht ist, wird ein leitendes Material wie Al, Cu, Ti, TiN vollständig oder selektiv auf der Oberfläche des Substrats abgeschieden, um die obere Lei­ tung 28 auszubilden.
Das erfindungsgemäße Verfahren zum Herstellen einer Verbin­ dungsstruktur eines Halbleiterbauteils verfügt über die fol­ genden Wirkungen:
  • - erstens ist verhindert, da das Kontaktloch und das Lei­ tungsmuster gleichzeitig hergestellt werden, daß die untere Leitung beim Ätzschritt beschädigt ist; und ferner ist die Produktivität verbessert;
  • - zweitens wird die Leitung hergestellt, ohne daß Metall ge­ ätzt wird, wodurch der Prozeß vereinfacht ist.

Claims (11)

1. Verfahren zum Herstellen einer Verbindungsstruktur eines Halbleiterbauteils, umfassend
  • - Herstellen einer unteren Leitung (12; 22) auf einem Halb­ leitersubstrat (11; 21) und Herstellen einer ersten Isolier­ schicht (13; 23) auf dem Halbleitersubstrat einschließlich der unteren Leitung;
gekennzeichnet durch folgende Schritte:
  • - Mustern der ersten Isolierschicht in solcher Weise, daß auf der unteren Leitung ein erstes Isolierschichtmuster aus­ gebildet ist, das schmaler als diese untere Leitung ist;
  • - Herstellen einer Isolierschichtanordnung (14; 24, 25) auf der gesamten Oberfläche des Substrats einschließlich des er­ sten Isolierschichtmusters, und Einebnen der Oberfläche der Isolierschichtanordnung;
  • - Mustern der Isolierschichtanordnung, um die Oberfläche des ersten Isolierschichtmusters freizulegen und einen ersten Graben über dem ersten Isolierschichtmuster auszubilden, der breiter als dasselbe ist;
  • - Entfernen des ersten Isolierschichtmusters, um dadurch einen zweiten Graben am Boden des ersten Grabens auszubil­ den; und
  • - Auffüllen des ersten und des zweiten Grabens (27) mit einem leitenden Material, um dadurch eine obere Leitung (17; 28) herzustellen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschichtanordnung aus einer zweiten Isolierschicht (14) besteht.
3. Verfahren nach Anspruch l, dadurch gekennzeichnet, daß die Isolierschichtanordnung aus einer zweiten (24) und einer dritten (25) Isolierschicht besteht.
4. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die erste Isolierschicht (13; 23) aus einem photoempfindlichen Material oder SOG besteht.
5. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die zweite und/oder dritte Iso­ lierschicht (14; 24, 25) durch CVD oder PECVD unter Verwen­ dung einer ECR-Vorrichtung hergestellt wird.
6. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die Isolierschichtanordnung (14; 25) unter Verwendung eines chemisch-mechanischen Polierver­ fahrens eingeebnet wird.
7. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die Isolierschichtanordnung unter Verwendung eines RIE-Prozesses gemustert wird.
8. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die zweite und/oder dritte Iso­ lierschicht (14; 24, 25) bei einer Temperatur unter 200°C aus einem aus TEOS, FTES, SiH₄/O₂ ausgewählten Material her­ gestellt werden.
9. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die obere Leitung (17; 28) aus einem aus Al, Cu, Ti, TiN ausgewählten Material hergestellt wird.
10. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Isolierschicht (24) mit einer Dicke von 50 bis 200 nm hergestellt wird.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5904559A (en) * 1996-03-06 1999-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional contact or via structure with multiple sidewall contacts
US5856236A (en) * 1996-06-14 1999-01-05 Micron Technology, Inc. Method of depositing a smooth conformal aluminum film on a refractory metal nitride layer
US5888896A (en) * 1996-06-27 1999-03-30 Micron Technology, Inc. Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component
US5966632A (en) * 1997-01-21 1999-10-12 Mosel Vitelic Inc. Method of forming borderless metal to contact structure
US6033977A (en) * 1997-06-30 2000-03-07 Siemens Aktiengesellschaft Dual damascene structure
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
KR100418920B1 (ko) * 1997-12-15 2004-05-20 주식회사 하이닉스반도체 반도체소자의배선형성방법
US6204168B1 (en) * 1998-02-02 2001-03-20 Applied Materials, Inc. Damascene structure fabricated using a layer of silicon-based photoresist material
US7858518B2 (en) 1998-04-07 2010-12-28 Micron Technology, Inc. Method for forming a selective contact and local interconnect in situ
TW377502B (en) * 1998-05-26 1999-12-21 United Microelectronics Corp Method of dual damascene
US6326296B1 (en) * 1998-07-01 2001-12-04 Taiwan Semiconductor Manufacturing Company Method of forming dual damascene structure with improved contact/via edge integrity
TW406369B (en) * 1998-12-18 2000-09-21 United Microelectronics Corp Method for manufacturing damascene
JP3214475B2 (ja) * 1998-12-21 2001-10-02 日本電気株式会社 デュアルダマシン配線の形成方法
CN1264172A (zh) * 1999-02-15 2000-08-23 日本电气株式会社 使用双镶嵌工艺生产半导体器件的方法
KR100282232B1 (ko) * 1999-02-22 2001-02-15 김영환 반도체장치의 배선 형성방법
US6162722A (en) * 1999-05-17 2000-12-19 United Microelectronics Corp. Unlanded via process
US6362093B1 (en) 1999-08-20 2002-03-26 Taiwan Semiconductor Manufacturing Company Dual damascene method employing sacrificial via fill layer
DE60012518T2 (de) * 2000-08-30 2005-07-28 Motorola, Inc., Schaumburg Herstellung einer selbst-justierten Doppel-Damaszener-Verbindung
US6995085B2 (en) * 2003-01-17 2006-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Underlayer protection for the dual damascene etching
JP5121792B2 (ja) * 2009-08-06 2013-01-16 株式会社東芝 半導体装置の製造方法
FR2974194B1 (fr) 2011-04-12 2013-11-15 Commissariat Energie Atomique Procede de lithographie
KR20130114484A (ko) 2012-04-09 2013-10-18 삼성전자주식회사 반도체 소자의 제조방법
US20230077092A1 (en) * 2021-09-08 2023-03-09 Nanya Technology Corporation Method of fabricating semiconductor device and patterning semiconductor structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03153034A (ja) * 1989-11-10 1991-07-01 Sharp Corp Ａｉ合金配線層の製造方法
JPH07122638A (ja) * 1993-10-26 1995-05-12 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60250650A (ja) * 1984-05-25 1985-12-11 Nec Corp 層間膜のスル−ホ−ル形成方法
JPS6347952A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置
JPH04307939A (ja) * 1991-04-05 1992-10-30 Fujitsu Ltd 半導体装置の製造方法
US5187121A (en) * 1991-12-18 1993-02-16 International Business Machines Corporation Process for fabrication of a semiconductor structure and contact stud
EP0562625B1 (de) * 1992-03-27 1997-06-04 Matsushita Electric Industrial Co., Ltd. Halbleitervorrichtung samt Herstellungsverfahren
US5296410A (en) * 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
KR100218726B1 (ko) * 1992-12-30 1999-09-01 김영환 고집적 반도체 소자의 접속장치 및 그 제조방법
US5328553A (en) * 1993-02-02 1994-07-12 Motorola Inc. Method for fabricating a semiconductor device having a planar surface
US5382545A (en) * 1993-11-29 1995-01-17 United Microelectronics Corporation Interconnection process with self-aligned via plug
JPH088209A (ja) * 1994-01-10 1996-01-12 Cypress Semiconductor Corp 半導体装置の製造のための除去されるポストの処理方法
US5705430A (en) * 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03153034A (ja) * 1989-11-10 1991-07-01 Sharp Corp Ａｉ合金配線層の製造方法
JPH07122638A (ja) * 1993-10-26 1995-05-12 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US5801099A (en) 1998-09-01
KR0179292B1 (ko) 1999-04-15
JPH09283523A (ja) 1997-10-31
KR970072315A (ko) 1997-11-07
DE19626038C2 (de) 2002-01-31

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