JPH03153034A - Ａｉ合金配線層の製造方法 - Google Patents
Ａｉ合金配線層の製造方法Info
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- JPH03153034A JPH03153034A JP29266489A JP29266489A JPH03153034A JP H03153034 A JPH03153034 A JP H03153034A JP 29266489 A JP29266489 A JP 29266489A JP 29266489 A JP29266489 A JP 29266489A JP H03153034 A JPH03153034 A JP H03153034A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、配線層の製造方法に関する。さらに詳しく
は、半導体装置にけおるＡＩ系配線層の製造方法に関し
、ことにＭ ＯＳ 、バイポーラのメモリ、ＣＰＵ等の
製造に用いられろ。
は、半導体装置にけおるＡＩ系配線層の製造方法に関し
、ことにＭ ＯＳ 、バイポーラのメモリ、ＣＰＵ等の
製造に用いられろ。
（ロ）従来の技術
従来のＡｌ合金配線層の製造方法は、第２図（ａ）に示
すように、半導体素子が形成された基板１１の上に、酸
化シリコン膜１２とＢＰＳＧ （ＢとＰを含むケイ酸ガ
ラス）膜Ｉ３を順に積層し、この上にスパッタ法によっ
てバリアメタル（ＴｉＷ。
すように、半導体素子が形成された基板１１の上に、酸
化シリコン膜１２とＢＰＳＧ （ＢとＰを含むケイ酸ガ
ラス）膜Ｉ３を順に積層し、この上にスパッタ法によっ
てバリアメタル（ＴｉＷ。
ＴｉＮ等）膜１４とＡｌ合金（ＡＩ−Ｓｉ−Ｃｕ。
Ａｌ−５＋等）膜１５を積層し、この上に所定パターン
のホトレジスト層１６を形成し、この後に第２図（ｂ）
に示すようにリアクティブイオンエツチング法を用いて
Ａｌ合金膜１５とバリアメタル膜１４とを異方性エツチ
ングに付すことによって、所定のパターンのバリアメタ
ル膜とＡｌ合金膜とからなる配線層１７を形成して行わ
れている。
のホトレジスト層１６を形成し、この後に第２図（ｂ）
に示すようにリアクティブイオンエツチング法を用いて
Ａｌ合金膜１５とバリアメタル膜１４とを異方性エツチ
ングに付すことによって、所定のパターンのバリアメタ
ル膜とＡｌ合金膜とからなる配線層１７を形成して行わ
れている。
（ハ）２明が解決しようとする課題
従来のＡｌ合金配線層は、残渣や腐食が生じやすく良好
なエツチングが難しく、また、下層を形成するＡｌ合金
配線層の段差を層間絶縁層で平坦化することで上層のＡ
ｌ合金膜の微細加工を達成している多層配線は、層間絶
縁層の平坦化が必ずしも完全でなく、微細な上層のＡｌ
合金層のエツチングが難しくなっている。更に、Ａｌ合
金上のホトレジストパターンの形成は、基板による反射
光が強いため、レノストが異常感光しパターンが変形し
やすいという問題がある。
なエツチングが難しく、また、下層を形成するＡｌ合金
配線層の段差を層間絶縁層で平坦化することで上層のＡ
ｌ合金膜の微細加工を達成している多層配線は、層間絶
縁層の平坦化が必ずしも完全でなく、微細な上層のＡｌ
合金層のエツチングが難しくなっている。更に、Ａｌ合
金上のホトレジストパターンの形成は、基板による反射
光が強いため、レノストが異常感光しパターンが変形し
やすいという問題がある。
この発明は、前述の問題を解決するためになされたしの
であって、エツチングによる残渣や腐食がなく、層間絶
縁層の平坦化が不完全であっても微細なＡｌ合金層のエ
ツチングを容易に行うことができ、パターンの変形がな
く寸法精度に優れたＡｌ合金配線層の製造方法を提供し
ようとする乙のである。
であって、エツチングによる残渣や腐食がなく、層間絶
縁層の平坦化が不完全であっても微細なＡｌ合金層のエ
ツチングを容易に行うことができ、パターンの変形がな
く寸法精度に優れたＡｌ合金配線層の製造方法を提供し
ようとする乙のである。
（ニ）課題を解決するための手段
この発明によれば、半導体素子の上に形成された層間絶
縁層の表面に、ホトリソグラフィ法によって所定パター
ンの溝を形成し、この溝形成面上にＡｌ合金層を堆積し
、溝内部以外に堆積されたＡｌ合金層をエツチングして
溝内部に残存するＡｌ合金によってＡｌ合金配線層を構
成することを特徴とするＡｌ合金配線層の製造方法が提
供されろ。
縁層の表面に、ホトリソグラフィ法によって所定パター
ンの溝を形成し、この溝形成面上にＡｌ合金層を堆積し
、溝内部以外に堆積されたＡｌ合金層をエツチングして
溝内部に残存するＡｌ合金によってＡｌ合金配線層を構
成することを特徴とするＡｌ合金配線層の製造方法が提
供されろ。
この発明においては、半導体素子の上に形成された層間
絶縁層の表面に、ホトリソグラフィ法によって所定のパ
ターンの溝を形成する。
絶縁層の表面に、ホトリソグラフィ法によって所定のパ
ターンの溝を形成する。
この半導体素子は、トランジスタ、キャパシタ等を挙、
ヂることができる。
ヂることができる。
この、１間絶縁層は、Ａｌ合金配線層を形成するための
らのであって、前記半導体素子の上に、例えばケイ酸ガ
ラス（ＮＳ Ｃ）又は酸化シリコン層を積層し、この上
に平坦化処理したＢＰＳＧ層を積層して形成することが
できる。
らのであって、前記半導体素子の上に、例えばケイ酸ガ
ラス（ＮＳ Ｃ）又は酸化シリコン層を積層し、この上
に平坦化処理したＢＰＳＧ層を積層して形成することが
できる。
このＮＳＣ又は酸化シリコン層は、例えばＣＶＤ法等に
よって形成することができ、通常１０００〜２０００人
の膜厚にして用いることができろ。
よって形成することができ、通常１０００〜２０００人
の膜厚にして用いることができろ。
このＢＰＳＧ層は、このＮＳＣ又は酸化ノリコン層の上
に、例えばＣＶＤ法によって堆積し、通常９００℃で３
０分程度加熱し、溶融することによって表面平坦化処理
を施して、通常１３０００〜２００００人の膜厚にして
用いることができる。この溝は、Ａｌ合金配線層を配設
するためのらのであって、前記層間絶縁層の上にホトリ
ソグラフィ法によって形成を意図するＡｌ合金配線層の
パターンと同じパターンに形成することができる。また
この溝の横断面：ま、所望のメタル線幅（例えば、）＼
−７ミフロン）で、通常６０００〜９０００人の深さを
有する。
に、例えばＣＶＤ法によって堆積し、通常９００℃で３
０分程度加熱し、溶融することによって表面平坦化処理
を施して、通常１３０００〜２００００人の膜厚にして
用いることができる。この溝は、Ａｌ合金配線層を配設
するためのらのであって、前記層間絶縁層の上にホトリ
ソグラフィ法によって形成を意図するＡｌ合金配線層の
パターンと同じパターンに形成することができる。また
この溝の横断面：ま、所望のメタル線幅（例えば、）＼
−７ミフロン）で、通常６０００〜９０００人の深さを
有する。
この発明においては、この上にＡｌ合金層を堆積する。
このＡｌ合金層は、溝を有する層間絶縁層の上に直接堆
積してらよいが、バリアメタル層を介在させて堆積して
もよい。このバリアメタル層は、例えばスパッタ法、Ｃ
ＶＤ法等によって、例えばＴｉＷ、ＴｉＮ、ＭｏＳｉ等
の層（通常５００〜数千人）を形成し、層間絶縁層のＳ
ｉとＡｌ合金層のＡＩの反応を防止することができる。
積してらよいが、バリアメタル層を介在させて堆積して
もよい。このバリアメタル層は、例えばスパッタ法、Ｃ
ＶＤ法等によって、例えばＴｉＷ、ＴｉＮ、ＭｏＳｉ等
の層（通常５００〜数千人）を形成し、層間絶縁層のＳ
ｉとＡｌ合金層のＡＩの反応を防止することができる。
このＡｌ合金層は、Ａｌ合金配線層を形成するためのら
のであって、例えばバイアススパッタ法、ＣＶＤ法等に
よって、通常０．６〜１μｍの膜厚に形成して用いるこ
とができろ。また、このＡｌ合金層は、具体的にはＡＩ
−９ｉ、 ＡＩ −９ｉ −Ｃｕ、ＡＩ ５ｉ−Ｐ
ｄ等からなる。
のであって、例えばバイアススパッタ法、ＣＶＤ法等に
よって、通常０．６〜１μｍの膜厚に形成して用いるこ
とができろ。また、このＡｌ合金層は、具体的にはＡＩ
−９ｉ、 ＡＩ −９ｉ −Ｃｕ、ＡＩ ５ｉ−Ｐ
ｄ等からなる。
この発明においては、溝内部以外に堆積されたＡｌ合金
層をエツチングして溝内部に残存するＡｌ合金層によっ
てＡｌ合金配線層を形成する。
層をエツチングして溝内部に残存するＡｌ合金層によっ
てＡｌ合金配線層を形成する。
このエツチングは、溝内部以外に堆積されたＡｔ合金層
を除去するためのらのであって、下地の層間絶縁層に対
してエツチング選択性を有する条件で行うのが適してお
り、例えば、異方性又は等方性ドライエツチング法等に
よって行うことができ、この中でら異方性ドライエツチ
ング法か好ましい。
を除去するためのらのであって、下地の層間絶縁層に対
してエツチング選択性を有する条件で行うのが適してお
り、例えば、異方性又は等方性ドライエツチング法等に
よって行うことができ、この中でら異方性ドライエツチ
ング法か好ましい。
（ホ）作用
溝が、Ａｌ合金層のエツチング処理後に溝の内部にＡｌ
合金配線層に相当するＡｌ合金層を残留させる。
合金配線層に相当するＡｌ合金層を残留させる。
（へ）実施例
トランジスタ、キャパシター等半導体素子が形成された
基板！上にＮＳＧ層２、ＢＰＳＧ層３絶層膜絶縁膜にそ
れぞれｔｓｏｏ人／ １７０００人の膜厚となるように
被覆し、熱処理（９００℃、３０分）し、メルト行う（
第１図（ａ））。次にこの上にホトレジスト膜を形成し
、形成しようとするメタル配線のパターンと同じパター
ンのマスクを用いてパタニングしレジストパターン４を
形成する。次にＲＩＥ法でＢＰＳＧ層３をエツチングし
、＃１ｊ１５００Ｇ人、深さ７５００人の溝３Ａを形成
する（第１図（ｂ））。
基板！上にＮＳＧ層２、ＢＰＳＧ層３絶層膜絶縁膜にそ
れぞれｔｓｏｏ人／ １７０００人の膜厚となるように
被覆し、熱処理（９００℃、３０分）し、メルト行う（
第１図（ａ））。次にこの上にホトレジスト膜を形成し
、形成しようとするメタル配線のパターンと同じパター
ンのマスクを用いてパタニングしレジストパターン４を
形成する。次にＲＩＥ法でＢＰＳＧ層３をエツチングし
、＃１ｊ１５００Ｇ人、深さ７５００人の溝３Ａを形成
する（第１図（ｂ））。
この後、この溝にバリアメタル（ＴｉＷ）層５とＡｌ−
５ｉ−Ｃｕ層６とを順に堆積する。この時Ａｌ−５ｉ−
Ｃｕ層６をＣＶＤ法で堆積するとカバレッジが良いため
、溝が埋め込まれろ（第１図（Ｃ））。この後、Ａｌ−
５ｉ−Ｃｕ層６とＴｉＷ層５を反応性ガスにＢＣＩ、を
用いたりアクティブイオンエツチング法によってエッヂ
バックする。
５ｉ−Ｃｕ層６とを順に堆積する。この時Ａｌ−５ｉ−
Ｃｕ層６をＣＶＤ法で堆積するとカバレッジが良いため
、溝が埋め込まれろ（第１図（Ｃ））。この後、Ａｌ−
５ｉ−Ｃｕ層６とＴｉＷ層５を反応性ガスにＢＣＩ、を
用いたりアクティブイオンエツチング法によってエッヂ
バックする。
この結果、溝部ににのみＴｉＷ層とＡｌ−５ｉＣｕ層が
埋め込まれた配線層７が形成される（第１図（ｄ））。
埋め込まれた配線層７が形成される（第１図（ｄ））。
この配線層７は、エッチバックによる残渣や腐食がなく
、パターンの変杉もなく寸法精度に優れた乙のであった
。
、パターンの変杉もなく寸法精度に優れた乙のであった
。
（ト）発明の効果
この発明によれば、エツチングによろ残渣や腐食がなく
、層間絶縁層の平坦化か不完全であっても微細なＡｌ合
金層のエツチングを容易に行うことができ、パターンの
変形がなく寸法精度に優れたＡｌ合金配線層の製造方法
を提供することができる。
、層間絶縁層の平坦化か不完全であっても微細なＡｌ合
金層のエツチングを容易に行うことができ、パターンの
変形がなく寸法精度に優れたＡｌ合金配線層の製造方法
を提供することができる。
第１図（ａ）〜（ｄ）は、この発明の実施例で作製しｆ
二手導体装置の製造工程説明図、第２図（ａ） （ｂ）
は従来の半導体装置の製造工程説明図である。 １・・・・半導体素子が形成された基板、２・・・・Ｎ
ＳＧ層、３・・・・・・ＢＰＳＧ層、４・・・・・・レ
ノストパターン、５・・・・・・ＴｉＷ層、６ ・・・
Ａｌ−５ｉ−Ｃｕ層、７・・・・配線層。 第１１（ａ） ＠ ２ｍ（ａ）
二手導体装置の製造工程説明図、第２図（ａ） （ｂ）
は従来の半導体装置の製造工程説明図である。 １・・・・半導体素子が形成された基板、２・・・・Ｎ
ＳＧ層、３・・・・・・ＢＰＳＧ層、４・・・・・・レ
ノストパターン、５・・・・・・ＴｉＷ層、６ ・・・
Ａｌ−５ｉ−Ｃｕ層、７・・・・配線層。 第１１（ａ） ＠ ２ｍ（ａ）
Claims (1)
- １、半導体素子の上に形成された層間絶縁層の表面に、
ホトリソグラフィ法によって所定パターンの溝を形成し
、この溝形成面上にＡｌ合金層を堆積し、溝内部以外に
堆積されたＡｌ合金層をエッチングして溝内部に残存す
るＡｌ合金によってＡｌ合金配線層を構成することを特
徴とするＡｌ合金配線層の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29266489A JPH03153034A (ja) | 1989-11-10 | 1989-11-10 | Ａｉ合金配線層の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29266489A JPH03153034A (ja) | 1989-11-10 | 1989-11-10 | Ａｉ合金配線層の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03153034A true JPH03153034A (ja) | 1991-07-01 |
Family
ID=17784706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29266489A Pending JPH03153034A (ja) | 1989-11-10 | 1989-11-10 | Ａｉ合金配線層の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03153034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19626038A1 (de) * | 1996-04-12 | 1997-10-16 | Lg Semicon Co Ltd | Verfahren zum Herstellen der Verbindungsstruktur eines Halbleiterbauteils |
-
1989
- 1989-11-10 JP JP29266489A patent/JPH03153034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19626038A1 (de) * | 1996-04-12 | 1997-10-16 | Lg Semicon Co Ltd | Verfahren zum Herstellen der Verbindungsstruktur eines Halbleiterbauteils |
| DE19626038C2 (de) * | 1996-04-12 | 2002-01-31 | Lg Semicon Co Ltd | Verfahren zum Herstellen der Verbindungsstruktur eines Halbleiterbauteils |
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