JP2659285B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2659285B2 JP2659285B2 JP2643091A JP2643091A JP2659285B2 JP 2659285 B2 JP2659285 B2 JP 2659285B2 JP 2643091 A JP2643091 A JP 2643091A JP 2643091 A JP2643091 A JP 2643091A JP 2659285 B2 JP2659285 B2 JP 2659285B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくはＭＯＳトランジスタ、バイポーラ
トランジスタ等の半導体素子を含むメモリＣＰＵ（中央
演算回路）の多層配線形成技術に関するものである。
に関し、更に詳しくはＭＯＳトランジスタ、バイポーラ
トランジスタ等の半導体素子を含むメモリＣＰＵ（中央
演算回路）の多層配線形成技術に関するものである。
【０００２】
【従来の技術】従来のメタル配線層の製造方法は、図１
０に示すように、半導体素子が形成された基板１１の上
に酸化シリコン膜１２とＢＰＳＧ（ＢとＰを含むケイ酸
ガラス）膜１３を順に積層し、この上にスパッタ法によ
ってバリアメタル（Ｔｉ−Ｗ，ＴｉＮ等）膜１４とＡｌ
合金（Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｓｉ等）膜１５を積層
し、この上に所定のパターンのホトレジスト層１６を形
成し、この後に図１１に示すように反応性イオンエッチ
ング法を用いてＡｌ合金膜１５とバリアメタル膜１４と
を異方性エッチングに付すことによって、所定のパター
ンのバリアメタル膜とＡｌ合金膜とからなる配線層１７
を形成して行われている。またＡｌ合金ではなくＷやＷ
Ｓｉｘ、ＴｉＷなどの高融点金属及びシリサイドをその
まま配線として用いる場合もある。
０に示すように、半導体素子が形成された基板１１の上
に酸化シリコン膜１２とＢＰＳＧ（ＢとＰを含むケイ酸
ガラス）膜１３を順に積層し、この上にスパッタ法によ
ってバリアメタル（Ｔｉ−Ｗ，ＴｉＮ等）膜１４とＡｌ
合金（Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｓｉ等）膜１５を積層
し、この上に所定のパターンのホトレジスト層１６を形
成し、この後に図１１に示すように反応性イオンエッチ
ング法を用いてＡｌ合金膜１５とバリアメタル膜１４と
を異方性エッチングに付すことによって、所定のパター
ンのバリアメタル膜とＡｌ合金膜とからなる配線層１７
を形成して行われている。またＡｌ合金ではなくＷやＷ
Ｓｉｘ、ＴｉＷなどの高融点金属及びシリサイドをその
まま配線として用いる場合もある。
【０００３】１層目配線として通常この配線１７が形成
された後、第２の層間絶縁膜（例えばＳiＯ2膜）１８が
プラズマＣＶＤ法または常圧ＣＶＤ法によって形成され
〔図１２参照〕、次に、第２の層間絶縁膜１８にコンタ
クトホール１９を開口し、その開口部に１層目配線と同
じ材料の２層間メタルを被覆し、１層目配線１７と導通
している〔図１３参照〕。
された後、第２の層間絶縁膜（例えばＳiＯ2膜）１８が
プラズマＣＶＤ法または常圧ＣＶＤ法によって形成され
〔図１２参照〕、次に、第２の層間絶縁膜１８にコンタ
クトホール１９を開口し、その開口部に１層目配線と同
じ材料の２層間メタルを被覆し、１層目配線１７と導通
している〔図１３参照〕。
【０００４】
【発明が解決しようとする課題】しかし、従来のメタル
配線層の製造方法で形成されたＡｌ合金配線層は、残渣
を十分に除去することが難しく、そのため腐蝕が生じ易
く、良好なエッチングが難しく、また、下層を形成する
Ａｌ合金配線層の段差を層間絶縁層で平坦化することで
上層のＡｌ合金膜の微細加工を達成している上記２層配
線は、層間絶縁層の平坦化が必ずしも完全でなく、微細
な上層のＡｌ合金層のエッチングが難しくなっている。
更に、Ａｌ合金層上のホトレジストパターンの形成は、
基板による反射光が強いため、レジストが異常感光しパ
ターンが変形しやすいという問題がある。また、近年、
上層の層間絶縁膜の内部応力や、アルミニウム又はアル
ミニウム合金との熱膨張係数の差によって生ずる熱応力
でアルミニウムが断線するいわゆるストレスマイブレー
ション現象が大問題になっている。
配線層の製造方法で形成されたＡｌ合金配線層は、残渣
を十分に除去することが難しく、そのため腐蝕が生じ易
く、良好なエッチングが難しく、また、下層を形成する
Ａｌ合金配線層の段差を層間絶縁層で平坦化することで
上層のＡｌ合金膜の微細加工を達成している上記２層配
線は、層間絶縁層の平坦化が必ずしも完全でなく、微細
な上層のＡｌ合金層のエッチングが難しくなっている。
更に、Ａｌ合金層上のホトレジストパターンの形成は、
基板による反射光が強いため、レジストが異常感光しパ
ターンが変形しやすいという問題がある。また、近年、
上層の層間絶縁膜の内部応力や、アルミニウム又はアル
ミニウム合金との熱膨張係数の差によって生ずる熱応力
でアルミニウムが断線するいわゆるストレスマイブレー
ション現象が大問題になっている。
【０００５】一方、Ａｌ以外の金属、特に信頼性に優れ
た銅や金あるいは銀などの金属も残渣、腐蝕などが原因
で良好な微細加工が難しい。また、コンタクトホールも
小さくなり２層目のメタルが１層目のそれと再現良く導
通をとるのが難しくなる。
た銅や金あるいは銀などの金属も残渣、腐蝕などが原因
で良好な微細加工が難しい。また、コンタクトホールも
小さくなり２層目のメタルが１層目のそれと再現良く導
通をとるのが難しくなる。
【０００６】本発明は、メタル配線を埋め込むと同時に
配線の柱を形成することで、平坦な、寸法精度にすぐれ
た信頼性の高い、配線技術を提供するものである。
配線の柱を形成することで、平坦な、寸法精度にすぐれ
た信頼性の高い、配線技術を提供するものである。
【０００７】
【課題を解決するための手段及び作用】この発明は、半
導体基板上の下層層間絶縁膜の上下配線間導通部形成用
領域に配線パターンの溝を形成し、その溝を含む上記下
層層間絶縁膜上の全面に上記溝を埋設するよう下層配線
層を積層し、反応性イオンエッチング法にて下層配線層
を、溝内と溝上でその溝の幅より若干広い領域で構成さ
れる柱状配線部を残存させるように除去し、次いでその
柱状配線部を含む下層層間絶縁膜上の全面に、ｉ）上層
層間絶縁層を積層し、さらに平坦化のための膜を積層し
た後等方性ドライエッチング法を用いて上記柱状配線部
の上部を露出させるか、またはii）上層層間絶縁層を積
層し、異方性ドライエッチング法を用いて上記柱状配線
部の上部を露出させ、さらに露出された柱状配線部を含
む残存された上層層間絶縁膜上の全面に、上層配線層を
積層することよりなる半導体装置の製造方法を提供する
ものである。
導体基板上の下層層間絶縁膜の上下配線間導通部形成用
領域に配線パターンの溝を形成し、その溝を含む上記下
層層間絶縁膜上の全面に上記溝を埋設するよう下層配線
層を積層し、反応性イオンエッチング法にて下層配線層
を、溝内と溝上でその溝の幅より若干広い領域で構成さ
れる柱状配線部を残存させるように除去し、次いでその
柱状配線部を含む下層層間絶縁膜上の全面に、ｉ）上層
層間絶縁層を積層し、さらに平坦化のための膜を積層し
た後等方性ドライエッチング法を用いて上記柱状配線部
の上部を露出させるか、またはii）上層層間絶縁層を積
層し、異方性ドライエッチング法を用いて上記柱状配線
部の上部を露出させ、さらに露出された柱状配線部を含
む残存された上層層間絶縁膜上の全面に、上層配線層を
積層することよりなる半導体装置の製造方法を提供する
ものである。
【０００８】すなわち、この発明の製造法によれば、下
層層間絶縁膜と半導体素子が形成された半導体基板を用
い、その下層層間絶縁膜に下層配線パターンの溝を設
け、溝内埋込配線と、溝の巾より広い領域で構成される
柱状配線部とからなる下層配線を形成し、下層層間絶縁
膜上の上層層間絶縁層を柱状配線部の上部が露出するよ
う除去されることで同時に平坦化し、その平坦化された
上層層間絶縁膜上に上層配線を形成し、柱状配線部を介
して下層配線と導通するようにしたものである。そのた
め、従来の問題点が解決される。
層層間絶縁膜と半導体素子が形成された半導体基板を用
い、その下層層間絶縁膜に下層配線パターンの溝を設
け、溝内埋込配線と、溝の巾より広い領域で構成される
柱状配線部とからなる下層配線を形成し、下層層間絶縁
膜上の上層層間絶縁層を柱状配線部の上部が露出するよ
う除去されることで同時に平坦化し、その平坦化された
上層層間絶縁膜上に上層配線を形成し、柱状配線部を介
して下層配線と導通するようにしたものである。そのた
め、従来の問題点が解決される。
【０００９】（i）まず、下層メタル配線と上層メタル
配線間に形成される上層層間絶縁膜の平坦化が完全でな
くても微細な上層メタル配線のパターン形成を公知の技
術を用いて容易にできる。
配線間に形成される上層層間絶縁膜の平坦化が完全でな
くても微細な上層メタル配線のパターン形成を公知の技
術を用いて容易にできる。
【００１０】（ii）次に、熱応力でメタル配線、特にア
ルミニウムやアルミニウム合金の配線が断線するストレ
スマイブレーション現象の発生を減少できる。
ルミニウムやアルミニウム合金の配線が断線するストレ
スマイブレーション現象の発生を減少できる。
【００１１】（iii）さらにアルミニウム合金及びアル
ミニウム以外の金属層において残渣や腐蝕などが生じる
のを回避できるので上層・下層のメタル配線をコンタク
ト部で再現良く導通できる。
ミニウム以外の金属層において残渣や腐蝕などが生じる
のを回避できるので上層・下層のメタル配線をコンタク
ト部で再現良く導通できる。
【００１２】（iv）また、従来用いていたような、上・
下層配線用のビア・ホールの形成工程を省略できる。
（Ｖ）さらに、局所的な平滑化ではなくウエハ全体で平
坦な層間絶縁膜が形成できる。
下層配線用のビア・ホールの形成工程を省略できる。
（Ｖ）さらに、局所的な平滑化ではなくウエハ全体で平
坦な層間絶縁膜が形成できる。
【００１３】
【実施例】以下図に示す実施例にもとづいてこの発明を
詳述する。なお、これによってこの発明は限定を受ける
ものではない。図１〜図６はこの発明の第１の実施例を
示す。これらの図において、まず、ＭＯＳトランジスタ
等の半導体メモリ素子が形成されたＳｉ基板（図示せ
ず）上に、素子の電極に通ずる開口（図示せず）を有す
る下層層間絶縁膜としてのＢＰＳＧ膜１が形成される。
そのＢＰＳＧ膜は表面が平坦化されている。そして、こ
のＢＰＳＧ膜１の上層配線との導通が意図される導通領
域に例えばホトリソグラフィ法で配線パターンを溝状に
形成する〔図１参照〕。この際、溝１ａの深さｄは０.
５〜１.０μｍが好ましく、本実施例では１.０μｍに設
定した。
詳述する。なお、これによってこの発明は限定を受ける
ものではない。図１〜図６はこの発明の第１の実施例を
示す。これらの図において、まず、ＭＯＳトランジスタ
等の半導体メモリ素子が形成されたＳｉ基板（図示せ
ず）上に、素子の電極に通ずる開口（図示せず）を有す
る下層層間絶縁膜としてのＢＰＳＧ膜１が形成される。
そのＢＰＳＧ膜は表面が平坦化されている。そして、こ
のＢＰＳＧ膜１の上層配線との導通が意図される導通領
域に例えばホトリソグラフィ法で配線パターンを溝状に
形成する〔図１参照〕。この際、溝１ａの深さｄは０.
５〜１.０μｍが好ましく、本実施例では１.０μｍに設
定した。
【００１４】続いて、溝１ａを有するＢＰＳＧ膜１上の
全面に、ＣＶＤ法により下層配線層としてのタングステ
ン層２を２μｍの厚さに積層する〔図１参照〕。この
際、このタングステン層（Ｗ層）はカバレッジ性に優れ
ているので溝１ａにはＷ膜２ａが完全に埋設され得る。
一方、溝１ａに埋め込まれたＷ膜２ａ以外のＷ膜２ｂの
表面には、溝１ａの上方でへこみ２２が生じる。
全面に、ＣＶＤ法により下層配線層としてのタングステ
ン層２を２μｍの厚さに積層する〔図１参照〕。この
際、このタングステン層（Ｗ層）はカバレッジ性に優れ
ているので溝１ａにはＷ膜２ａが完全に埋設され得る。
一方、溝１ａに埋め込まれたＷ膜２ａ以外のＷ膜２ｂの
表面には、溝１ａの上方でへこみ２２が生じる。
【００１５】次に、上層配線と導通を取る領域（Ｓ）
〔図１参照〕に、公知のフォトリングラフィ法でレジス
トマスク（図示せず）を形成し、続いて、反応性イオン
エッチング法でＷ膜２をＢＰＳＧ膜表面が露出するまで
除去する〔図２参照〕。この際、溝１ａ及び上層配線の
導通領域（Ｓ）に下層配線５としてのＷ配線３および４
がそれぞれ形成される。導通領域（Ｓ）に形成された柱
状のＷ配線４は上面中央にへこみ４ａを有し、エッチン
グされる前の配線層２ｂの高さを維持している。後に形
成される上層配線はその柱状のＷ配線４の上部を介して
下層配線５に接続される。
〔図１参照〕に、公知のフォトリングラフィ法でレジス
トマスク（図示せず）を形成し、続いて、反応性イオン
エッチング法でＷ膜２をＢＰＳＧ膜表面が露出するまで
除去する〔図２参照〕。この際、溝１ａ及び上層配線の
導通領域（Ｓ）に下層配線５としてのＷ配線３および４
がそれぞれ形成される。導通領域（Ｓ）に形成された柱
状のＷ配線４は上面中央にへこみ４ａを有し、エッチン
グされる前の配線層２ｂの高さを維持している。後に形
成される上層配線はその柱状のＷ配線４の上部を介して
下層配線５に接続される。
【００１６】その後、図３に示すようにＷ配線４を含む
ＢＰＳＧ膜１の全面に、上層層間絶縁膜に意図されるプ
ラズマＳiＯ2膜６、さらにそのＳiＯ2膜６の平坦化を補
助するための補助レジスト膜７、いわゆる犠牲膜をそれ
ぞれ１.０μｍ厚及び０.２μｍ厚に順次積層する。この
補助レジスト膜は上面を平坦にするために公知の回転塗
布法で形成される。例えば、ＰＩＱやＳＯＧをＳpin Ｏ
n Ｇlassを用いて全面平坦化できる。
ＢＰＳＧ膜１の全面に、上層層間絶縁膜に意図されるプ
ラズマＳiＯ2膜６、さらにそのＳiＯ2膜６の平坦化を補
助するための補助レジスト膜７、いわゆる犠牲膜をそれ
ぞれ１.０μｍ厚及び０.２μｍ厚に順次積層する。この
補助レジスト膜は上面を平坦にするために公知の回転塗
布法で形成される。例えば、ＰＩＱやＳＯＧをＳpin Ｏ
n Ｇlassを用いて全面平坦化できる。
【００１７】続いて、反応性イオンエッチング法で等方
性ドライエッチ（等速エッチング）を行い、レジスト膜
７を部分エッチングすることで導通領域の０.０５μｍ
の薄いレジスト膜７ａ及びその直下のＳiＯ2膜６を０.
５〜１.０μｍにわたり除去する〔図４参照〕。
性ドライエッチ（等速エッチング）を行い、レジスト膜
７を部分エッチングすることで導通領域の０.０５μｍ
の薄いレジスト膜７ａ及びその直下のＳiＯ2膜６を０.
５〜１.０μｍにわたり除去する〔図４参照〕。
【００１８】さらに、残存したレジスト膜７を除去した
後、ＲＩＥで等速エッチを行い〔図４、図５参照〕、Ｓ
iＯ2膜６を０.５〜１.０μｍにわたり除去することで上
層層間絶縁膜としてのＳiＯ2膜８を残存させてＷ配線４
の上部を露出する〔図６参照〕。しかる後、全面にＷの
上層配線層を積層した後これをパターン形成して下層配
線５がこれに含まれる配線４を介して上層配線に接続さ
れ得る。
後、ＲＩＥで等速エッチを行い〔図４、図５参照〕、Ｓ
iＯ2膜６を０.５〜１.０μｍにわたり除去することで上
層層間絶縁膜としてのＳiＯ2膜８を残存させてＷ配線４
の上部を露出する〔図６参照〕。しかる後、全面にＷの
上層配線層を積層した後これをパターン形成して下層配
線５がこれに含まれる配線４を介して上層配線に接続さ
れ得る。
【００１９】図７〜図９はプラズマＳiＯ2膜６を積層し
た後この上に上記第１の実施例で示したような平坦化用
補助レジスト膜を積層しないで導通部分を開口するため
のレジストパターン９を形成し、ＳiＯ2膜６の配線４上
に配線幅Ｄより大き目の開口径Ｋを有する開口部１０を
異方性ドライエッチングで形成し〔図７参照〕、パター
ン９を除去し、次に、ＲＩＥで等速エッチを行う〔図８
参照〕ことでＷ配線４上部を露出する〔図９参照〕よう
にしたこの発明の第２の実施例を示す。
た後この上に上記第１の実施例で示したような平坦化用
補助レジスト膜を積層しないで導通部分を開口するため
のレジストパターン９を形成し、ＳiＯ2膜６の配線４上
に配線幅Ｄより大き目の開口径Ｋを有する開口部１０を
異方性ドライエッチングで形成し〔図７参照〕、パター
ン９を除去し、次に、ＲＩＥで等速エッチを行う〔図８
参照〕ことでＷ配線４上部を露出する〔図９参照〕よう
にしたこの発明の第２の実施例を示す。
【００２０】
【発明の効果】このように上記２つの実施例では、下記
配線と上層配線を導通するための導通部分のＷ膜４を溝
１ａ内のＷ膜３より高く柱状に形成し、上層層間絶縁膜
８の平坦化工程で柱の上部、すなわちＷ膜４の上部を露
出させて上層配線と導通を取るようにしたので、(1) 上
層層間絶縁膜の平坦化に依存することなく微細な上層配
線のパターン形成を公知の技術を用いて容易にできる。 (2) 導通領域（Ｓ）でＷ膜４を柱状に突出させたので、
上層・下層のＷ配線を再現良く導通できる。
配線と上層配線を導通するための導通部分のＷ膜４を溝
１ａ内のＷ膜３より高く柱状に形成し、上層層間絶縁膜
８の平坦化工程で柱の上部、すなわちＷ膜４の上部を露
出させて上層配線と導通を取るようにしたので、(1) 上
層層間絶縁膜の平坦化に依存することなく微細な上層配
線のパターン形成を公知の技術を用いて容易にできる。 (2) 導通領域（Ｓ）でＷ膜４を柱状に突出させたので、
上層・下層のＷ配線を再現良く導通できる。
【００２１】なお上記２つの実施例ではＷ膜を用いた配
線を形成するものを示したが、ＡｌやＡｌ合金を配線と
して用いてもよい。この場合、従来法では上層層間絶縁
膜の内部応力やＡｌとの熱膨張係数の差によって生ずる
熱応力でＡｌ配線あるいはＡｌ合金配線が断線するスト
レスマイグレーション現象の発生を防止できる。
線を形成するものを示したが、ＡｌやＡｌ合金を配線と
して用いてもよい。この場合、従来法では上層層間絶縁
膜の内部応力やＡｌとの熱膨張係数の差によって生ずる
熱応力でＡｌ配線あるいはＡｌ合金配線が断線するスト
レスマイグレーション現象の発生を防止できる。
【図１】図１はこの発明の第１の実施例の製造工程の第
１ステップを示す製造工程説明図。
１ステップを示す製造工程説明図。
【図２】図２は上記実施例における製造工程の第２ステ
ップを示す製造工程説明図。
ップを示す製造工程説明図。
【図３】図３は上記実施例における製造工程の第３ステ
ップを示す製造工程説明図。
ップを示す製造工程説明図。
【図４】図４は上記実施例における製造工程の第４ステ
ップを示す製造工程説明図。
ップを示す製造工程説明図。
【図５】図５は上記実施例における製造工程の第５ステ
ップを示す製造工程説明図。
ップを示す製造工程説明図。
【図６】図６は上記実施例における製造工程の第６ステ
ップを示す製造工程説明図。
ップを示す製造工程説明図。
【図７】図７はこの発明の第２の実施例の製造工程の１
ステップを示す製造工程説明図。
ステップを示す製造工程説明図。
【図８】図８は上記第２の実施例の製造工程の１ステッ
プを示す製造工程説明図。
プを示す製造工程説明図。
【図９】図９は上記第２の実施例の製造工程の１ステッ
プを示す製造工程説明図。
プを示す製造工程説明図。
【図１０】図１０は従来例の製造工程の第１ステップを
示す製造工程説明図。
示す製造工程説明図。
【図１１】図１１は従来例の製造工程の第２ステップを
示す製造工程説明図。
示す製造工程説明図。
【図１２】図１２は従来例の製造工程の第３ステップを
示す製造工程説明図。
示す製造工程説明図。
【図１３】図１３は従来例の製造工程の第３ステップを
示す製造工程説明図である。
示す製造工程説明図である。
１ ＢＰＳＧ膜（下層層間絶縁膜） １ａ 溝 ２ Ｗ膜（下層配線層） ３ Ｗ配線（埋込下層配線膜） ４ Ｗ配線（柱配線部） ５ 下層配線 ８ ＳiＯ2膜（上層層間絶縁膜） １０ 開口部
Claims (1)
- 【請求項１】 半導体基板上の下層層間絶縁膜の上下配
線間導通部形成用領域に配線パターンの溝を形成し、そ
の溝を含む上記下層層間絶縁膜上の全面に上記溝を埋設
するよう下層配線層を積層し、反応性イオンエッチング
法にて下層配線層を、溝内と溝上でその溝の幅より若干
広い領域で構成される柱状配線部を残存させるように除
去し、次いでその柱状配線部を含む下層層間絶縁膜上の
全面に、ｉ）上層層間絶縁層を積層し、さらに平坦化の
ための膜を積層した後等方性ドライエッチング法を用い
て上記柱状配線部の上部を露出させるか、またはii）上
層層間絶縁層を積層し、異方性ドライエッチング法を用
いて上記柱状配線部の上部を露出させ、さらに露出され
た柱状配線部を含む残存された上層層間絶縁膜上の全面
に、上層配線層を積層することよりなる半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2643091A JP2659285B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2643091A JP2659285B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04266048A JPH04266048A (ja) | 1992-09-22 |
| JP2659285B2 true JP2659285B2 (ja) | 1997-09-30 |
Family
ID=12193298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2643091A Expired - Lifetime JP2659285B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659285B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11169732B2 (en) | 2017-05-18 | 2021-11-09 | Kabushiki Kaisha Toshiba | Computing device |
| JP6817922B2 (ja) * | 2017-05-18 | 2021-01-20 | 株式会社東芝 | 演算装置 |
-
1991
- 1991-02-20 JP JP2643091A patent/JP2659285B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04266048A (ja) | 1992-09-22 |
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