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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich im Allgemeinen auf die Herstellung
von Halbleitervorrichtungen, im Besonderen auf das Herstellen von Hochleistungshalbleitervorrichtungen
mit hoher Dichte, die Dual-Damascene-Verbindungen haben.
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Hintergrund der Erfindung
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Halbleitervorrichtungen,
im Besonderen Schaltungen mit sehr hoher Integration ("VLSI = very large
scale integration")
und mit ultrahoher Integration ("ULSI
= ultra-large scale integration"),
erfordern heutzutage eine sehr große Zahl von Verbindungen in
dem Halbleitersubstrat, um die gestiegenen Ansprüche an Dichte und Leistung
zu befriedigen.
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Die
Verbindungen werden zwischen passiven und aktiven Vorrichtungen
in dem Substrat hergestellt, sowie zwischen einer Vielzahl von Verdrahtungsschichten,
die die Schaltkreise auf einem Substrat ausmachen.
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Der
Anspruch einer hohen Dichte für
eine solche Verdrahtung erfordert flache Schichten mit minimalen
Abständen
zwischen leitenden Verdrahtungsleitungen.
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Solche
Verbindungsstrukturen sind traditionell durch substraktives Ätzen oder
durch Etch-Back-Verfahren gebildet worden. In solchen Verfahren
wird eine Isolierschicht, wie z. B. eine Oxidschicht, auf dem Halbleitersubstrat
gebildet, wobei leitende Kontakte/Vias in der Isolierschicht gebildet
werden. Eine Metallschicht wird auf der Isolierschicht aufgebracht,
und ein Fotoresistmuster wird entsprechend dem Verdrahtungsmuster
auf der Metallschicht gebildet. Nach dem Ätzen wird dem resultierenden
Verdrahtungsmuster eine dielektrische Schicht zugeführt.
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Nach
dem Ausfüllen
der Räume
zwischen der leitenden Verdrahtung ist es jedoch extrem schwierig
eine flache Schicht zu bilden, z. B. durch chemisch-mechanisches
Polieren (CMP).
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Weiterhin
führen
solche Ätztechniken
häufig zur
Bildung von Lücken
zwischen der Verbindungsverdrahtung, und Verunreinigungen oder flüchtige Materialien
können
in den Verdrahtungsräumen
eingefangen werden oder können
dort hineingelangen.
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Andere
Probleme, wie z. B. die Bildung von Metallkurzschlüssen, geringe
Ausbeute, unsichere Zuverlässigkeit
und schlechte ULSI-Erweiterbarkeit wurden außerdem bei Vorrichtungen identifiziert,
die durch Verwenden solcher Ätzverfahren
hergestellt wurden.
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Das
Damascene-Verfahren ist entwickelt worden, um das Bilden von Verbindungen
in einem Halbleitersubstrat zu ver einfachen und zu verbessern. 'Damascene' umfasst im wesentlichen
das Bilden einer Rinne, die mit einem Metall, z. B. Kupfer, ausgefüllt wird,
gefolgt von einer Planarisierung, im Gegensatz zu traditionellen
Etch-Back-Verfahren, die das Aufbauen einer Metallverdrahtungsschicht
und das Ausfüllen
der Verdrahtungszwischenräume
mit einem dielektrischen Material umfassen.
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Das
Damascene-Verfahren ist nützlich,
um die Feingeometrie der Metallisierung zu erreichen, die für fortschrittliche
Halbleitervorrichtungen erforderlich ist.
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In
einem Einzel-Damascene-Verfahren werden Rillen in einer Isolierschicht
gebildet und mit Metall ausgefüllt,
um leitende Leitungen zu bilden. Dieses Verfahren resultiert in
einer einzelnen leitenden Öffnung,
z. B. einem leitenden Via.
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Dieses
Einzel-Damascene-Verfahren stellt eine gegenüber bekannten Ätzverfahren
verbesserte Planarisierung zur Verfügung. Wenn mehrere Schichten
und Verbindungen erforderlich sind, ist dieses Verfahren jedoch
zeitraubend. Weiterhin ergibt sich eine Zwischenschicht zwischen
dem leitenden Via und der leitenden Verdrahtung. Weiterhin ist es
nicht möglich,
angemessene flache Schichten mit sehr schmalen Verdrahtungszwischenräumen zu umfassen,
die in Schaltkreisen mit hoher Dichte erforderlich sind.
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Eine
Verbesserung gegenüber
des Einzel-Damascene-Verfahrens
ist das 'Dual-Damascene'-Verfahren, in dem
zusätzlich
zu dem Bilden der Rillen, wie in dem Einzel-Damascene-Verfahren, die leitenden Lochöffnungen
auch in der Isolierschicht gebildet werden. Die resultierende Verbundstruktur aus
Rillen und Löchern
wird mit Metall gefüllt.
Das Verfahren wird so oft wiederholt wie erforder lich, um die mehrstufigen
Verbindungen zwischen den Metallleitungen und den dazwischen gebildeten
Löchern
zu bilden. Kontaktlöcher
werden direkt über
dem Substrat gebildet, wo das Metall in dem Loch die Oberfläche des
Substrats kontaktiert, während
die Bohrlöcher
zwischen den Metallschichten gebildet werden.
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Da
die Öffnung
für die
Verdrahtung der Metallisierungsebene und den unterliegenden Vias,
die den Draht mit einer niedrigeren Metallisierungsebene verbinden,
zur selben Zeit gebildet werden, wird die Zahl der Verfahrensschritte
für eine
gegebene Metallisierungsebene verringert. Weiterhin stellt dieses Verfahren
einen Vorteil in der Lithografie dar und erlaubt eine verbesserte
Steuerung der kritischen Dimension.
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In
dem Standard-Dual-Damascene-Verfahren ist die Isolierschicht z.
B. mit einem Resistmaterial beschichtet, das einer ersten Maske
mit dem Bildmuster der Viaöffnung
ausgesetzt wird, und das Muster wird geätzt, um eine Öffnung für das Via
zu bilden. Nach dem Entfernen des Resistmaterials wird die Isolierschicht
mit einem anderen Resistmaterial beschichtet, das einer zweiten
Maske ausgesetzt wird, die nach dem Ätzen eine zweite Öffnung bildet,
die dem gewünschten
Rinnenmuster entspricht. Dieses Verfahren kann dann wiederholt werden,
um verschiedene Schichten wie gewünscht zu bilden. Variationen
des Verfahrens sind möglich.
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Dual-Damascene-Module
werden hauptsächlich
für kupferbasierte
Metallisierungen und Verbindungen für das Back-End der Leitungsverarbeitungen
bei dem Herstellen von FC-Vorrichtungen verwendet.
Kupfermetallschichten können
normalerweise nicht plasmageätzt
werden und müssen
daher durch Kanäle
in den dielektrischen Zwischenmetallschichten (Oxide oder Materialien
mit niedrigem k) bemustert werden.
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Die
zur Zeit verwendeten drei alternativen Dual-Damascene-Verfahren werden jetzt, jeweils
mit Bezug auf 1, 2 und 3,
beschrieben.
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Das
selbstjustierende Dual-Damascene-Verfahren umfasst zuerst das Beschichten
der Isolierschicht mit einem Resistmaterial, das einer ersten Maske
mit dem Bildmuster des Via ausgesetzt wird. Dieses Muster wird geätzt (Schritt
2) und in dem Schritt 3 wird das Resist entfernt. Als nächstes wird eine
weitere Oxidschicht oben auf dem Substrat aufgebracht. Diese Schicht
wird dann mit einem Resistmaterial beschichtet, das einer zweiten
Maske mit dem Bildmuster der Rinne ausgesetzt wird. Diese wird dann
geätzt
(Schritt 6) und das Resist wird entfernt (Schritt 7). Der resultierende
Raum wird dann mit Metall, z. B. Kupfer, gefüllt und einem chemischen Metallpolieren
(CMP) unterworfen.
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Der
Vorteil dieses Systems liegt darin, dass es ein einfaches Prinzip
verwendet und Lithografie auf einer flachen Oberfläche zulässt. Ein
Nachteil liegt jedoch darin, dass das Verfahren eine dicke Zwischensperrschicht
mit einem hohen k-Wert benötigt. Weiterhin
gibt es ein sehr kleines Verarbeitungsfenster zwischen einer guten
Ecken-SiN-Selektivität und einer
niedrigen Mikrobeladung und keine Ätzsperre bei höheren Seitenverhältnissen,
z. B. in dem Fall eines gestapelten Via.
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Weiterhin
ist dieses Verfahren höchst
empfindlich gegenüber
jeder beliebigen Fehlausrichtung zwischen der Leitungs- und Vialithografie.
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Ein
zweites bekanntes Dual-Damascene-Verfahren ist das in 2 gezeigte "Via-zuerst-Dual-Damascene"-Verfahren.
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Hier
wird das Via durch zwei oder mehr Isolierschichten geätzt, wonach
die Rinne geätzt
wird und der resultierende Raum wird dann mit Metall gefüllt.
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Dieses
Verfahren ist hinsichtlich einer Lithografieausrichtung weniger
anspruchsvoll, und das Verfahren kann durch Verwenden einer dünneren Sperrschicht
oder sogar ohne irgendeine Sperrschicht ausgeführt werden.
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Die
Vias haben jedoch höhere
Seitenverhältnisse
und die Ätzanforderungen
sind stringent. Weiterhin können
Probleme auftreten, wenn organisches BARC verwendet wird, da Rückstände in den
Vias zu Defekten an der Bohrkrone führen können, die Kontaktwiderstandsprobleme
verursachen.
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In
einem dritten Verfahren, bekannt als das 'Rinnezuerst'-Verfahren, wird zuerst die Rinne in
die obere Schicht geätzt,
wonach das Via durch die Schichten geätzt wird und die Struktur dann
wieder mit Kupfer gefüllt
und poliert wird.
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Dieses
Verfahren ist hinsichtlich des Ätzens weniger
anspruchsvoll, und eine Nitridzwischenschicht wird nicht notwendigerweise
benötigt.
Das Bilden des Vialithografiemusters über die Rinne ist jedoch schwierig,
da dies keine flache Oberfläche
ist und es ist eine große
Tiefenschärfe
erforderlich.
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Die
vorliegende Erfindung möchte
ein vereinfachtes Dual-Damascene-Verfahren zur Verfügung stellen,
das weniger lithografie- und ätzintensiv ist.
Diese Erfindung stellt ein System zur Verfügung, in dem die Rille zu der
unter der Rille angeordneten Via selbstjustiert wird, was in einer
verbesserten Metallleiterabdeckung resultiert. Weiterhin möchte die Erfindung
die oben erwähnten,
mit den Systemen nach dem Stand der Technik verknüpften Probleme und
andere Nachteile und Beschränkungen
des Standes der Technik abmildern oder vermeiden.
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Die
US 6,042,999 offenbart ein
stabiles Dual-Damascene-Verfahren,
wo die Teilstruktur in einem Substrat vor Beschädigungen, die durch Mehrfachätzungen
verursacht werden, die in einem Damascene-Verfahren erforderlich
sind, durch Füllen
einer Kontakt- oder Bohrlochöffnung
mit einem Schutzmaterial vor dem Bilden der leitenden Leitungsöffnung der
Damascenestruktur, die eine Ätzsperrschicht
hat, die eine untere und eine obere dielektrische Schicht trennt,
geschützt
wird. In einem ersten Beispiel wird das Schutzmaterial teilweise
von der Lochöffnung
entfernt, wobei die Teilstruktur vor dem Bilden der oberen leitenden
Leitungsöffnung
durch Ätzen
erreicht wird. In einem zweiten Beispiel wird das Schutzmaterial
in dem Loch zu der selben Zeit entfernt, zu der die leitende Leitungsöffnung durch Ätzen gebildet
wird. In einem dritten Beispiel wird das offenbarte Verfahren ohne
die Notwendigkeit einer Ätzsperrschicht
für das
Dual-Damascene-Verfahren angewendet.
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Kurze Beschreibung
der Zeichnungen
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1 stellt
ein selbstregulierendes Dual-Damascene-Verfahren nach dem Stand der Technik dar;
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2 stellt
ein "Via-zuerst"-Dual-Damascene-Verfahren nach dem
Stand der Technik dar;
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3 stellt
ein "Rinne-zuerst"-Dual-Damascene-Verfahren nach dem
Stand der Technik dar;
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4–12 stellen
durch vereinfachte Draufsichten und Querschnittsansichten ein Verfahren
des Bildens einer elektrisch leitenden Verbindung zwischen den Schichten
in einer Mehrschichthalbleitervorrichtung gemäß der vorliegenden Erfindung dar;
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13–21 stellen
eine Ausführungsform
gemäß der vorliegenden
Erfindung dar; und
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22 stellt
ein vereinfachtes Flussdiagramm des Verfahrens dar.
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Beschreibung
einer bevorzugten Ausführungsform
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4–12 stellen
das Verfahren 200 gemäß der vorliegenden
Erfindung des Bildens einer elektrisch leitenden Verbindung zwischen
den Schichten in einer Mehrschichthalbleitervorrichtung durch vereinfachte
Draufsichten (A) und Querschnittsansichten (B) dar. 4–12 stellen
die Erfindung dar, und 13–21 stellen
eine Ausführungsform
außerhalb
der vorliegenden Erfindung dar. Die Abbildungen stellen Folgendes
dar: die Isolierschichten 21, 22 (auf einem Wafer),
das Resistmuster 10 (auf der Oberseite der Schicht 21),
den Durchlass 30 (später
in die Rinne 60 und das Via 35 gewandelt), die
Metallstruktur 40, das Fotoresistmaterial 50, 51,
die Hartmaskenschicht 70, die Ätzsperre 71, das Metall 80,
die Hartmaske 90, die Mehrschichthalbleitervorrichtung 100 (durch
das Verfahren zur Verfügung
gestellt) sowie die restliche Höhe
H des Resistmaterials 51, die Tiefe D der Rinne 60,
die Breite W des Durchlasses 30, die Breite W1 des Via 35 und
die Breite W2 der Rinne 60. Bevorzugte Materialien sind: Siliziumoxid
für die
Schichten 21, 22, Siliziumnitrid für die Hartmaske 90 und
Kupfer als das Metall 80.
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22 stellt
ein vereinfachtes Flussdiagramm des Verfahrens 200 dar. 22 stellt
die folgenden Schritte dar: Das Bereitstellen der Schichten 205,
das Bilden 210 eines Durchlasses (z. B. mit dem Bilden 215 des
Resistmusters; dem Ätzen 217);
das Füllen 220 des
Durchlasses; das Definieren 230 einer Rinne (z. B. mit
dem Ätzen 235);
das Definieren 240 eines Via (z. B. durch das Entfernen 245 des
Resists); das Entfernen 247 einer Hartmaske; das Füllen 250 der
Rinne und des Via mit Metall; und das Polieren 255. Es
sind jedoch nicht alle gezeigten Schritte erforderlich.
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Kurz
gesagt, wird das Verfahren 200 des Bildens einer Verbindung
zwischen den zwei Isolierschichten 21 und 22 mit
den Schritten beschrieben: Bilden 210 des Durchlasses 30 durch
die Schichten 21, 22 durch das Ätzen 217 durch
die Schichten 21, 22 (vergl. 4–6);
das Füllen 220 des
Durchlasses 30 mit dem Resistmaterial 51 bis zu
der vorbestimmten Höhe
H, d. h. bis zur Hartmaske 70 zwischen den Schichten 21, 22 (vergl. 7–8); das
Definieren 230 der Rinne 60 durch das weitere Ätzen 235 des
Durchlasses 30, wobei die Tiefe D der Rinne 60 durch
die Höhe
H des Resistmaterials 51 definiert wird (vergl. 9);
das Definieren 240 des Via 35 durch das Entfernen 245 des
Resistmaterials 51 (vergl. 10); und
das Füllen 250 der
Rinne 60 und des Via 35 mit dem Metall 80 (vergl. 12).
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Vorzugsweise
umfasst das Bilden 210 des Durchlasses 30 das
Definieren eines Viamusters durch das Bilden des Resistmusters 10 auf
der Oberseite der Schichten 21, 22 (vergl. 4–5).
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Die
Breite w des Durchlasses 30 wird optional durch die Hartmaske 90 definiert
(vergl. 5), wobei die Hartmaske 90 vor
dem Füllen 250 der
Rinne 60 und des Via 35 mit dem Metall 80 entfernt 247 wird
(vergl. 8).
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Vorzugsweise
wird das Polieren 255 auf der resultierenden Struktur durchgeführt (den
Schichten 21, 22, des Via 35, der Rinne 60,
dem Metall 80, vergl. 9); chemisch-mechanisches Polieren
(CMP) ist zweckmäßig.
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12 stellt
die Mehrschichthalbleitervorrichtung 100 dar, die durch
das Verfahren 200 zur Verfügung gestellt wird. Die Vorrichtung 100 umfasst die
untere Isolierschicht 22, die obere Isolierschicht 21,
die Viahartmaskenschicht 70, das Via 35, die die Breite
W1 hat (vergl. 9) und die Rinne 60,
die die Breite W2 hat. In der Vorrichtung 100 wird die
Viahartmaskenschicht 70 zwischen den unteren 22 und den
oberen 21 Schichten aufgebracht und definiert die Breite
W1, wird die Rinne 60 mit dem Via 35 ausgerichtet,
ist die Breite W2 größer als
die Breite W1 und ist die Rinne 60 symmetrisch zu dem Via 35 und werden
das Via 35 und die Rinne 60 mit dem Metall 80 gefüllt.
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Für die Erfindung
wird das Verfahren im Folgenden ausführlicher beschrieben:
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Es
wird zuerst auf 4–12 Bezug
genommen, die die Schritte zeigen, die an dem selbstjustierenden
maskenlosen Rinnen-Dual-Damascene-Verfahren der vorliegenden Erfindung
beteiligt sind, darin wird zuerst der Vialithografieverfahrensschritt
(vergl. 215) mit der fotoresistbemusterten Struktur 10 auf
der Oberseite des Oxidschichtstapels ausgeführt, der aus den Schichten 21, 22 aus
TEOS, f-TEOS oder anderen dielektrischen Schichten mit niedrigem
k und verschiedenen Zusatzschichten, wie zum Beispiel ARCs oder Ätzsperrschichten,
besteht.
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Als
nächstes
wird in dem Viaätzverfahren (vergl. 217)
ein Durchlass 30 durch die verschiedenen Schichten herunter
zu den unterliegenden Metallstrukturen 40 geätzt. Der
be musterte Fotoresiststreifen 10 wird dann weggeräumt (vergl. 245).
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Als
nächstes überzieht
eine Schicht aus Fotoresist oder Harz 50 die Oberfläche mit
einer gewünschten
Dicke, wobei der Durchlass, der gerade geätzt worden ist, gefüllt wird.
Dieses Harz oder andere veraschbare "Spin-on"-Schichten
müssen
nicht hart gebacken sein, z. B. kann das Harz mit einem Gießlösungsmittel
formuliert werden, das eine angemessene Spinbeschichtung gestattet,
das aber schnell aushärtet,
so dass ein Backen nicht erforderlich ist. In diesem Falle kann
ein weniger komplexes Beschichtungswerkzeug verwendet werden (im
Gegensatz zum Verwenden einer Fotoresistspur, was es erforderlich
macht, ein Expositionswerkzeug zu unterstützen).
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Als
nächstes
wird der Wafer verarbeitet, z. B. in einem Aschewerkzeug mit einem
Descum-Verfahren, das eine niedrige steuerbare Ascherate mit guter Gleichmäßigkeit
quer über
den Wafer hat, um das Harz oder den Fotoresist bis herunter zu einer
gesteuerten Tiefe D in dem Durchlassprofil zu entfernen (wie in 8 zu
sehen). Dieses Verfahren kann z. B. ein zeitgesteuertes Verfahren
sein oder kann eine optische oder interferometrische Endpunktbestimmung verwenden.
Die Tiefe der Harzentfernung in dem Via wird durch die Dicke der
oberen dielektrischen Schicht 21 und dem Grad der dazu
erforderlichen Verjüngung
bestimmt.
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Der
nächste
Schritt (vergl. 235) umfasst ein hoch selektives isotropes
Oxidätzverfahren,
um die oberen Schichten wegzuätzen,
wo der Fotoresist oder das Harz nicht vorkommen, um eine Rinne 60 zu
bilden. Vorzugsweise wird das Ätzen
als isotropes Ätzen
oder durch ein flüssiges
chemisches Ätzagens durchgeführt.
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Das
Verfahren der vorliegenden Erfindung resultiert in der Selbstjustierung
der Rinne 60 mit der Durchlassstruktur 30 und
erzeugt die Rinne selbst ohne irgendein Bemustern, d. h. ohne den
Bedarf an einer Maske für
die Rinne.
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Eine Ätzsperre 70 (bestehend
aus Schichten wie z. B. Siliziumoxinitrid oder Siliziumnitrid) wird
zwischen den dielektrischen Oxidschichten zur Verfügung gestellt,
um in dem Rinnenätzschritt
ein Ätzen in
die untere Oxidschicht zu verhindern, oder um als eine Referenz
für die
Endpunktbestimmung verwendet zu werden.
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Das
Rinnenätzverfahren
kann mit einem Aschewerkzeug, das über eine isotope Oxidätzfähigkeit
verfügt,
oder mit einem Plasmaoxidätzwerkzeug mittlerer
bis niedriger Dichte durchgeführt
werden.
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Der
Fassetten- (definiert als ein abgerundeter oberer Abschnitt mit
vertikalem Profil) oder Verjüngungs-
(kontinuierliche oder gekrümmte
Neigung zum Boden) Winkel, und die Tiefe werden durch das Ätzverfahren
gesteuert, um die gewünschte
Rinnengröße zu erzeugen.
Durch Anpassen des Grades des anisotropen Oxidätzverhaltens kann das Profil
vertikal verjüngt
werden und können
die kritischen Dimensionen in der oberen Oxidschicht gesteuert werden.
Weiterhin kann die Fassettenverjüngung
durch die Tiefe der oberen dielektrischen Oxidschicht gesteuert
und die nachfolgende CMP-Oxiddicke entfernt werden. Eine leichte
Verjüngung
kann für
das nachfolgende Kupferfüllverfahren
vorteilhaft sein.
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Nachdem
die Rinne 60 geätzt
worden ist, werden das Harz oder der Fotoresist 51, die
in dem Durchlass verblieben sind, durch Veraschen und möglicherweise
durch Reinigen mit Lösungsmitteln entfernt
(vergl. 245), um sicherzustellen, dass kein organisches
Material auf der Bodenoberfläche verbleibt.
Das Entfernen wird bis hinunter zu der vorbestimmten Tiefe gesteuert
(z. B. durch ein zeitgesteuertes Verfahren). Das Entfernen wird
vorzugsweise durch einen Etch-Back-Schritt oder einen Vertiefungsschritt
durchgeführt.
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Die
Nassreinigungschemie oder das Nassreinigungsverfahren kann auch
verwendet werden, um den Durchlass zu modifizieren, z. B. durch
Aufrauen der Oberfläche
oder Beeinflussen des Oberflächenzustandes,
um die Adhäsion
der Kupfersaat oder der Kupferschicht zu begünstigen, wenn sie hinzugefügt wird.
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In
dem nächsten
Schritt wird die Kupfermetallablagerung 80 in dem Via und
der Rinne abgeschlossen. In einem alternativen Verarbeitungsschema
können
Viaplugstrukturen durch Verwenden von Wolfram oder anderen verknüpften Schichten,
wie z. B. Titannitrid, vor dem Kupferaufbringungsschritt zur Verfügung gestellt
werden. Daraufhin wird das Metall-CMP-Verfahren abgeschlossen, um
die Kupferleitungsbreite in der Rinne vollständig zu definieren. Dies schließt das Back-End-Verfahrensmodul
für diese
Metallisierungsschicht ab. Das Verfahren kann für zusätzliche Metallisierungsschichten
wiederholt werden, um die vollständige
Back-End-Sequenz für
diese Vorrichtung abzuschließen.
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Die
resultierende Kontur ist, wie man sehen kann, gerundet. Dies kann
durch Verändern
der Kontaktform korrigiert werden.
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Während des
Verfahrens kann eine obere Hartmaske 90 (vergl. 10)
gebildet werden, die das Via definiert. Diese würde vor dem Kupferfüllungsschritt
entfernt werden. Diese Hartmaske wird jedoch nicht benötigt.
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Das
oben beschriebene Verfahren arbeitet gut mit geketteten oder gruppierten
Viastrukturen. Wo isolierte Viastrukturen mit anderen gruppierten oder
isolierten Vias verbunden werden sollen, kann das in 13–21 gezeigte
Verfahren verwendet werden, um die Kupferleitungsbreitenverbindung
zu fördern.
Diese Bereiche können
durch Eindrucken schmalerer Leitungen zwischen den Vias verbunden werden.
Dies resultiert in dem Oxidätzen
bis zu einer Tiefe die geringer ist als das Via. Eine Ätzsperre
zwischen den dielektrischen Schichten kann verwendet werden, um
ein Durchdringen zu der unteren dielektrischen Schicht zu verhindern,
im Besonderen wo es andere zuvor definierte Strukturen unter dieser
Ebene gibt. Dies gestattet, dass eine Reihe von Vias gedruckt werden
können,
die bei dieser Ebene stoppen. Ein anderes mögliches Verfahren besteht darin,
zusätzliche
Vias zu drucken, die kleiner sind und mit geringerem Abstand zueinander
angeordnet sind als die ursprünglichen
Vias. Dies führt
nicht zu vollständig,
bis zur normalen Tiefe geätzten
Vias, sondern bildet flachere, breitere Vias, die eine Rillenleitung bilden,
wie ein Trog, die mit Kupfer gefüllt
wird, um eine Leitungsbreite zu bilden.
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In
einer Ausführungsform
können
der Harzveraschungs-, Oxidätz-
und Kupfersaataufbringungsverfahrensschritt in einer einzelnen Mehrkammerplattform
ausgeführt
werden. Dies führt
zu einer Verringerung der Verarbeitungszeit und verringert außerdem das
Risiko einer Verunreinigung und das Risiko von Defekten.
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Weiterhin
kann in eine solche Plattform eine in-situ-Messeinheit installiert werden, um Messungen zur
Verfügung
zu stellen, um so ein einwandfreies Reinigen sicherzustellen, d.
h. Schichtätzen,
die richtige Ätztiefe
und verun reinigungsfreie Oberflächen
sicherzustellen (d. h. keine Aschereste oder Partikel). In dem Fall
der Ausführungsform,
die die Messanwendung verwendet, ist es nötig ein globales Waferjustierungsmodul
zur zusätzlichen
Waferjustierung und eine Musterkarte der Standorte der Abtastwerte für die Messung,
die in den eingebetteten Messsoftwareroutinen programmiert sind,
zur Verfügung
zu stellen.
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Das
Verfahren gemäß der vorliegenden
Erfindung ist insofern vorteilhaft, als es nur einen Lithografiejustierschritt
auf der flachen Oberfläche
erfordert.
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Es
ersetzt ein schwieriges Beschichtungs/Expositions/Entwicklungs-Verfahren,
das nach dem Stand der Technik erforderlich ist, durch ein einfaches
Beschichtungs/Resist/Vertiefungs-Verfahren. Die resultierende Rinne
wird mit dem Via wirklich selbstjustiert.
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Die
Fassette und der Winkel der Rille können leicht abgestimmt und
eingestellt werden, um das Metallfüllen zu optimieren.
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Weiterhin
können,
wie oben erwähnt,
der Resistveraschungs-, Oxidätz-
und Kupferaufbringungsschritt auf einer einzelnen Mehrkammerplattform ausgeführt werden.
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Somit
wird ein Lithografieaussetzungsschritt pro Metallisierungsschicht
in wirksamer Weise eliminiert, und das verknüpfte Ätzverfahren kann in einem weniger
komplexen Ätzwerkzeug
durchgeführt
werden. Die resultierende Verbindungsstruktur ist genau und justiert,
sogar mit sehr dichten Strukturen.
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Die
Erfindung lässt
sich folgendermaßen
zusammenfassen: das Verfahren des Bildens elektrisch leitender horizontaler
und vertikaler Verbindungen umfasst die Schritte gemäß Anspruch
1.
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Obwohl
die Erfindung hinsichtlich besonderer Strukturen, Vorrichtungen
und Verfahren beschrieben worden ist, ist dem Fachmann auf dem Gebiet,
basierend auf der hierin gegebenen Beschreibung, klar, dass sie
nicht nur auf solche Beispiele beschränkt ist und dass der gesamte
Umfang der Erfindung durch die folgenden Ansprüche richtig bestimmt wird.