DE102019217879B4 - Verbindungsstruktur für obere Elektrode und Herstellungsverfahren - Google Patents

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Abstract

Struktur (10, 10b), umfassend:ein unteres Metallisierungsmerkmal (12);ein oberes Metallisierungsmerkmal (32);eine untere Elektrode (18) in direktem Kontakt mit dem unteren Metallisierungsmerkmal (12);wenigstens ein Schaltmaterial (20) über der unteren Elektrode (18);eine obere Elektrode (22) über dem wenigstens einen Schaltmaterial (20); undeine selbstausgerichtete Via-Verbindung (29) in Kontakt mit der oberen Elektrode (22) und dem oberen Metallisierungsmerkmal,wobei die untere Elektrode (18), das wenigstens eine Schaltmaterial (20), die obere Elektrode (22) und die selbstausgerichtete Via-Verbindung (29) vertikal ausgerichtete Seitenwände aufweisen, die eine vertikale Säulenstruktur (26) bilden, undwobei die selbstausgerichtete Via-Verbindung (29) zu der vertikalen Säulenstruktur (26) ausgerichtete Seitenwände aufweist.

Description

  • Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf Speicher, die in Verbindungsstrukturen von integrierten Schaltungen (ICs) eingebettet sind, sowie auf Herstellungsverfahren.
  • HINTERGRUND
  • Bei den derzeitigen Methoden zur Bildung einer Verbindung für eine obere Elektrode in eingebetteten Speichervorrichtungen, wie RRAM (Resistive RAM), PRAM (Phasechange RAM), MRAM (Magnetic RAM), FRAM (Ferroelectric RAM) usw., gibt es viele Herausforderungen. Diese Speichervorrichtungen beinhalten eine untere Metallisierung und eine obere Metallisierung, mit einer oberen Elektrode, Schaltmaterial(en) und eine untere Elektrode zwischen diesen Metallschichten.
  • Beispielsweise besteht eine Herausforderung bei der Herstellung der Verbindung der oberen Elektrode während der Damascene-Linienätzung zur Freilegung der oberen Elektrode. Bei diesem subtraktiven Verfahren existiert ein enges Prozessfenster für den Ätzsubtraktionsprozess. Ist die Ätzung zu flach, weist die Verbindung einen hohen Widerstand auf. Wenn die Ätzung zu tief ist, besteht die Gefahr eines Kurzschlusses zur Schaltschicht. Um diesen Problemen zu begegnen, wird die obere Elektrode oft dicker gemacht, was wiederum den Bedarf an einer zusätzlichen Overlay-Maske erhöht, wenn das obere Elektrodenmaterial zu dick ist, um optisch transparent zu sein.
  • Es gibt auch Herausforderungen in den Herstellungsprozessen der oberen Elektrodenverbindung, wenn ein Via--Hole-Strukturierungsverfahren verwendet wird (anstelle der Linie, d.h. der Linienätzung). Bei dieser Art von Prozess kann die Via auf der oberen Elektrode landen, lange bevor Non-Memory-Vias auf der darunter liegenden Metallebene gelandet sind. In diesem Fall tritt im Ätzprozess ein hoher Verlust in der oberen Elektrode auf. Daher wird eine dickere obere Elektrode verwendet, was die gleichen Probleme verursacht, wie oben beschrieben sind. Diese Art der Verbindung der oberen Elektrode wird auch durch Skalierung begrenzt, da die Höhe der Speicherbits viel geringer sein muss als eine einzige Via-Höhe.
  • Die Schrift WO 2018 / 182 649 A1 offenbart ein Widerstands-Random-Access-Memory-Gerät (RRAM), bestehend aus: einer ersten Elektrode über einem Substrat, einer zweiten Elektrode über der ersten Elektrode, einer Sauerstoffaustauschschicht zwischen der ersten Elektrode und der zweiten Elektrode und einer Schaltschicht zwischen der ersten Elektrode und der zweiten Elektrode. Die erste oder die zweite Elektrode umfassen zumindest zwei leitende Schichten: eine erste leitende Schicht und eine zweite leitende Schicht über der ersten leitenden Schicht, wobei die erste leitende Schicht Korngrenzen aufweist, die von den Korngrenzen der zweiten leitenden Schicht versetzt sind.
  • Aus der Schrift US 2014 / 0 042 567 A1 ist eine MRAM-Zelle bekannt, umfassend einen Kontaktbolzen mit einer ersten Breite, eine untere Elektrode in Kontakt mit dem Kontaktbolzen, wobei die untere Elektrode eine zweite Breite aufweist, die größer ist als die erste Breite des Kontaktbolzens, einen MTJ in Kontakt mit der unteren Elektrode, wobei der MTJ eine dritte Breite aufweist, die geringer ist als die zweite Breite der unteren Elektrode, eine Deckschicht in Kontakt mit dem MTJ, eine obere Elektrode in Kontakt mit der Deckschicht und eine Bolzenmaske in Kontakt mit der oberen Elektrode.
  • In der Schrift US 2016 / 0 056 235 A1 ist ein Halbleiterbauelement beschrieben, umfassend: ein Substrat mit einer Zwischenisolierschicht und einem Graben, der die Zwischenisolierschicht durchdringt, ein leitendes Muster, das innerhalb des Grabens des Substrats angeordnet ist, einen seitlichen Abstandshalter, der innerhalb des Grabens angeordnet ist, wobei der seitliche Abstandshalter eine obere Seitenfläche des leitfähigen Musters bedeckt, und einen Luftspalt, der innerhalb des Grabens angeordnet ist, wobei der Luftspalt durch eine Seitenwand des Grabens, den seitlichen Abstandshalter und eine untere Seitenfläche des leitfähigen Musters begrenzt wird. Dabei ist ein Niveau einer unteren Oberfläche des leitfähigen Musters niedriger als ein Niveau der unteren Oberflächen des seitlichen Abstandshalters.
  • ZUSAMMENFASSUNG
  • In einem Aspekt der Erfindung wird eine Struktur gemäß dem unabhängigen Anspruch 1 bereitgestellt. Vorteilhafte Ausgestaltungen davon sind in den abhängigen Ansprüchen 2 bis 7 definiert.
  • In einem weiteren Aspekt der Erfindung wird eine Struktur gemäß dem unabhängigen Anspruch 8 bereitgestellt. Vorteilhafte Ausgestaltungen davon sind in den abhängigen Ansprüchen 9 und 10 definiert.
  • In einem Aspekt der Erfindung wird ein Verfahren gemäß dem unabhängigen Anspruch 11 bereitgestellt. Eine vorteilhafte Ausgestaltungen davon ist im abhängigen Anspruch 12 definiert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung ist in der nachfolgenden ausführlichen Beschreibung beschrieben, wobei auf die erwähnte Vielzahl von Zeichnungen als nicht beschränkende Beispiele für exemplarische Ausführungsformen der vorliegenden Erfindung verwiesen wird.
    • 1 zeigt unter anderem eine obere Elektrode, ein Schaltmaterial und eine untere Elektrode sowie entsprechende Herstellungsverfahren gemäß den Aspekten der vorliegenden Erfindung.
    • 2 zeigt eine Post-Damascene-Lithographie und Ätzstrukturierung zur Herstellung von Graben- und Via-Strukturen gemäß den Aspekten der vorliegenden Erfindung.
    • 3 zeigt unter anderem eine selbstausgerichtete Via, die zu einer oberen Elektrode ausgerichtet ist, und entsprechende Herstellungsprozesse gemäß den Aspekten der vorliegenden Erfindung.
    • 4 zeigt unter anderem eine Postmetallisierungsstruktur innerhalb der selbstausgerichteten Via und entsprechende Herstellungsprozesse gemäß den Aspekten der vorliegenden Erfindung.
    • Die 5 und 6 zeigen eine alternative Struktur mit einem Abstandshaltermaterial, das die selbstausgerichtete Via und die jeweiligen Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung definiert.
    • Die 7 und 8 zeigen eine alternative Struktur mit einem Liner-Material, das die selbstausgerichtete Via und die jeweiligen Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung definiert.
    • 9 zeigt eine weitere alternative Struktur mit dem Abstandshaltermaterial und dem Liner-Material, das die selbstausgerichtete Via festlegt, und die jeweiligen Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf Verbindungsstrukturen und ein Herstellungsverfahren für obere Elektroden. Genauer gesagt, bietet die vorliegende Erfindung robuste Verbindungsstrukturen zur Verdrahtung von oberen Elektroden von Speichervorrichtungen, die in Metallschichten eingebettet sind, und ein Herstellungsverfahren. Die Verbindungsstruktur der oberen Elektrode kann in Speichervorrichtungen wie RRAM, PRAM und MRAM als anschauliche, nicht einschränkende Beispiele implementiert werden.
  • Vorteilhafterweise bietet die vorliegende Erfindung ein Mittel, um die Dicke der Materialien der oberen Elektrode zu verringern, mit einem geringeren Widerstand der oberen Elektrode zur Verbindung mit den oberen Leitungsschichten. Darüber hinaus bietet die vorliegende Erfindung ein breiteres Prozessfenster für die obere Metallverbindung zur oberen Elektrode, bei niedrigeren Kosten im Vergleich zu einem Doppel-Via-Strukturierungsprozess. Die hierin beschriebenen Prozesse sehen auch eine selbstbildende Via für die obere Elektrodenverbindungsstruktur vor. Darüber hinaus gibt es wenig bis gar keine Defekte, wie beispielsweise nichtflüchtige harte Polymere zur Via-Strukturierung. Darüber hinaus bietet die Implementierung der hierin offenbarten Strukturen und Verfahren die Freiheit, Hartmasken, wie z.B. TiN, zu entfernen, die für die Dual-Damascene-Strukturierung verwendet werden, wobei Metalle der oberen Elektroden während des Nassätzens oder der Reinigungsprozesse geschützt sind.
  • In Ausführungsformen stellt die obere Elektrode einen Teil einer Verbindungsstruktur zwischen unteren und oberen Metallstrukturen dar. Die Verbindungsstruktur umfasst beispielsweise ein oberes Metall, das mit Säulenmerkmalen einer oberen Elektrode unter Verwendung eines selbstbildenden Strukturierungsprozesses verbunden ist. Die Verbindungsstruktur zu den oberen Elektroden kann ohne Via-Photomaske gebildet werden, was zu erheblichen Kosteneinsparungen führt. In weiteren Ausführungsformen entsteht die selbstbildende Via der oberen Elektrode aus Opferhartmaskenmaterialien auf der Oberseite der oberen Elektrode, die bereits für die Lithographie und Ätzstrukturierung der oberen Elektrode eingesetzt werden. In Ausführungsformen können die Hartmaskenmaterialien nach der Bildung der oberen Elektrode / Schaltmaterialien / unteren Elektrode verbleiben und dann selektiv durch Trocken- oder Nassätzprozesse entfernt werden, die bei Strukturierungsprozessen für die Verbindungsstrukturen zur oberen Metallschicht (z.B. nach Abscheidungs- und Planarisierungsprozessen des dielektrischen Materials zwischen den Ebenen) aufgedeckt werden. Die selbstbildende Via umfasst verschiedene Arten von Merkmalen mit dielektrischen Linern oder Abstandshaltern in Beispielen.
  • Die Strukturen der vorliegenden Erfindung können auf verschiedene Weise mit einer Reihe von verschiedenen Werkzeugen hergestellt werden. Im Allgemeinen werden die Verfahren und Werkzeuge jedoch verwendet, um Strukturen mit Abmessungen im Mikrometer- und Nanometerbereich zu bilden. Die Verfahren, d.h. die Technologien, die zur Herstellung der Strukturen der vorliegenden Erfindung verwendet werden, wurden aus der Technologie der integrierten Schaltung (IC) übernommen. So werden die Strukturen beispielsweise auf Wafern gebildet und in Materialschichten realisiert, die durch photolithografische Prozesse auf der Oberseite eines Wafers strukturiert werden. Insbesondere die Herstellung der Strukturen erfolgt aus drei Grundbausteinen: (i) Abscheiden von dünnen Materialschichten auf einem Substrat, (ii) Aufbringen einer strukturierten Maske auf die Schichten durch photolithografische Bildgebung und (iii) selektives Ätzen der Schichten auf die Maske.
  • 1 zeigt unter anderem eine obere Elektrode, ein Schaltmaterial und eine untere Elektrode, sowie ein entsprechendes Herstellungsverfahren gemäß den Aspekten der vorliegenden Erfindung. Die Struktur 10 von 1 umfasst genauer gesagt ein unteres Metallisierungsmerkmal 12, z.B. leitfähige Verdrahtungsstrukturen, eingebettet in ein Isolatormaterial 14. In Ausführungsformen können die leitenden Verdrahtungsstrukturen 12 leitfähige Verdrahtungsstrukturen 12a für Logik- oder Peripheriegeräte und leitfähige Verdrahtungsstrukturen 12b für Speicher-Bit-Zellanordnungen aufweisen. Die leitfähigen Verdrahtungsstrukturen 12a, 12b können aus allen konventionell verwendeten Metall- oder Metalllegierungswerkstoffen gebildet werden. So können beispielsweise die leitfähigen Verdrahtungsstrukturen 12a, 12b aus Kupfer gebildet sein. Das Isolatormaterial 14 kann beispielsweise ein Material auf Oxidbasis sein. In Ausführungsformen kann das Isolatormaterial 14 z.B. SiO2, TEOS, FTEOS, Low-k- oder ultra-Low-k-SiCOH, etc. sein.
  • In Ausführungsformen werden die leitfähigen Verdrahtungsstrukturen 12a, 12b durch konventionelle Lithographie-, Ätz- und Abscheidungsverfahren gebildet, die dem Fachmann bekannt sind. So wird beispielsweise ein über dem Isolatormaterial 14 gebildeter Lack der Energie (Licht) ausgesetzt, um eine Struktur (Öffnung) zu bilden. Ein Ätzprozess mit einer selektiven Chemie, z.B. ein reaktives lonenätzen (RIE), wird verwendet, um einen oder mehrere Gräben im Isolatormaterial 14 durch die Öffnungen des Lacks zu bilden. Der Lack kann dann durch ein herkömmliches Sauerstoffveraschungsverfahren oder andere bekannte Entfernungsmittel entfernt werden. Nach der Entfernung des Lacks kann das leitfähige Material mit allen gängigen Abscheidungsverfahren abgeschieden werden, wie z.B. einer chemischen Gasphasenabscheidung (CVD). Jegliches Restmaterial auf der Oberfläche des Isolatormaterials 14 kann durch konventionelle chemisch-mechanische Polierverfahren (CMP) entfernt werden.
  • Mit weiterer Bezugnahme auf 1 kann nach der Bildung der leitenden Verdrahtungsstrukturen 12 eine Ätzstoppschicht oder Diffusionssperrschicht 16 auf der Oberfläche des Isolatormaterials 14 über den leitenden Verdrahtungsstrukturen 12 abgeschieden werden. Die Ätzsperrschicht oder Diffusionssperrschicht 16 kann z.B. aus Nitriden wie SiCN, SiN, AlN, etc. sein. In der Ätzstoppschicht oder Diffusionssperrschicht 16 wird eine Öffnung gebildet, um eine Oberfläche der leitfähigen Verdrahtungsstrukturen 12b freizulegen.
  • Über der Ätzstoppschicht oder Diffusionssperrschicht 16 werden nacheinander ein unteres Elektrodenmaterial 18, Schaltmaterial(ien) 20, ein oberes Elektrodenmaterial 22 und ein Hartmaskenmaterial 24 abgeschieden. In Ausführungsformen kann die Abscheidung dieser Materialien durch jeden herkömmlichen Abscheidungsprozess erfolgen, umfassend z.B. eine physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) plasmaunterstützte CVD (PECVD) -Prozesse, eine Atomlagenabscheidung (ALD) usw. Das untere Elektrodenmaterial 18 steht in direktem elektrischen Kontakt zu den leitfähigen Verdrahtungsstrukturen 12b.
  • Die Materialien 18, 20, 22 können beispielsweise TiN, TaN, WN, AI, Ru, Ir, Pt, Ag, Au, Co, W, Cu oder eine Kombination von mehrschichtigen leitfähigen Schichten sein. Das Hartmaskenmaterial 24 an der oberen Elektrode 22 kann kohlenstoffbasierte organische Stoffe wie CxHy, CxHyNz, Oxide wie SixOy, AlxOy, SiOxCy, High-k-Oxid, Nitride wie SixNy, SiOxNy, AlxNy, AlOxNy, AlOxNy, amorph oder Poly-Si oder deren mehrfach gestapelte Materialien darstellen. In weiteren Ausführungsformen kann das Hartmaskenmaterial 24 eine einzelne Schicht oder einen mehrlagigen Film mit einem Oxid, einem Nitrid, einem Si und einem organischen Material in Kombination mit einem der hierin beschriebenen Materialien darstellen. Die Materialien 18, 20, 22 und 24 werden durch konventionelle Lithographie- und Ätzverfahren zu vertikalen Säulen 26 mit vertikal ausgerichteten Seitenwänden strukturiert. Die vertikalen Säulen 26 stehen in direktem Kontakt mit den leitfähigen Verdrahtungsstrukturen 12b.
  • Mit weiterem Bezug auf 1 wird ein dielektrisches Material 28 über den vertikalen Säulen 26 und der Ätzsperrschicht oder Diffusionssperrschicht 16 abgeschieden. Das dielektrische Material 28 kann ein Oxidmaterial wie SiO2, TEOS, FTEOS, Low-K oder Ultra-Low-SiCOH usw. oder eine beliebige Kombination derselben sein. Das dielektrische Material 28 kann durch einen konventionellen CVD-, PECVD- oder ALD-Prozess abgeschieden werden, gefolgt von einem Planarisierungsprozess. In Ausführungsformen kann der Planarisierungsprozess ein CMP-Prozess oder Zurückätzungsprozess sein. Alternativ kann das dielektrische Material 28 durch einen Spin-on- und Härtungs/Trocknungsprozess aufgebracht werden.
  • 2 zeigt ein Post-Damascene-Lithographie- und Ätzstrukturierungsverfahren zur Herstellung eines Grabens Mx+1 und einer Via Vx. Genauer gesagt, können in 2 der Graben Mx+1 und die Via Vx durch einen Dual-Damascene- oder mehreren einzelnen Damascene-Prozessen gebildet werden. In Ausführungsformen kann die Ätzstoppschicht oder Diffusionssperrschicht 16 vor dem Entfernen des Hartmaskenmaterials 24 entweder im Via Vx verbleiben oder daraus entfernt werden. In Ausführungsformen kann der Ätzprozess für den Graben Mx+1 breiter sein als der Materialstapel, z.B. vertikale Säule 26, was verbesserte Ränder für ein selbstausrichtendes Merkmal ermöglicht. Durch die Via Vx wird eine Oberfläche der leitenden Verdrahtungsstruktur 12a freigelegt.
  • In 3 wird das Hartmaskenmaterial 24 durch einen Trocken- oder Nassätzprozess entfernt. Der Trocken- oder Nassätzprozess ist selektiv auf das Material des Hartmaskenmaterials 24 abgestimmt, so dass keine Maskierungsschritte erforderlich sind. Das Entfernen des Hartmaskenmaterials 24 erzeugt eine selbstausgerichtete Via 30, die die obere Elektrode 22 freilegt. In Ausführungsformen kann die Ätzstoppschicht oder Diffusionssperrschicht 16 während oder nach dem Entfernen des Hartmaskenmaterials entfernt werden. In beiden Situationen wird durch das Entfernen der Ätzstoppschicht oder der Diffusionssperrschicht 16 die Oberfläche der leitfähigen Verdrahtungsstruktur 12a freigelegt.
  • 4 stellt eine Postmetallisierungsstruktur und entsprechende Herstellungsprozesse gemäß den Aspekten der vorliegenden Erfindung dar. In Ausführungsformen wird ein leitfähiges Material 32 innerhalb der selbstausgerichteten Via 30, dem Graben Mx+1 und der Via Vx abgeschieden. Das leitfähige Material 32 innerhalb der selbstausgerichteten Via 30 stellt eine Verbindung 29 in direktem elektrischen Kontakt mit der oberen Elektrode 22 und dem oberen Metall Mx+1 dar. Dies kann ohne zusätzliche Maskierungsschritte erreicht werden. Die Verbindung 29 wird ausgerichtete vertikale Seitenwände mit der vertikalen Säulenstruktur 26 aufweisen. Die Metallisierung kann Metalle wie Cu, W, Al, Co, Ru usw. in Kombination mit Diffusionsbarrierenmaterialien wie TiN, TaN, WN usw. für Verbindungs- und Verdrahtungsstrukturen verwenden. Nach der Metallisierung, z.B. der Abscheidung eines Metall und Barrierematerials(bzw. Materialien), wird ein CMP-Prozess eingesetzt, um überschüssige Materialien zu entfernen.
  • Die 5 und 6 zeigen eine alternative Struktur mit einem Abstandshaltermaterial und entsprechenden Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung. In der in 5 dargestellten Struktur 10a ist auf einer Seitenwand des Hartmaskenmaterials 24 auf der vertikalen Säule 26 ein Abstandshaltermaterial 24a vorgesehen. In Ausführungsformen kann das Abstandhaltermaterial 24a abgeschieden werden, nachdem das Hartmaskenmaterial 24 abgeschieden und durch konventionelle Abscheidungs-, Lithographie- und Ätzverfahren strukturiert wurde. Das Abstandhaltermaterial 24a kann ein Nitridmaterial wie SixNy, SiCxNy, AlxNy, SiOxNy, AlOxNy, etc. oder ein Oxidmaterial wie SiOx, SiOxCy, TiOx, AlOx usw. sein.
  • In 6 werden der Graben Mx+1 und die Via Vx unter Verwendung eines Dual-Damascene-Prozesses oder mehrerer einzelner Damascene-Prozesse gebildet, wie in Bezug auf 2 beschrieben ist. Das Hartmaskenmaterial 24 wird durch ein Trocken- oder Nassätzverfahren, wie in Bezug auf 3 beschrieben ist, entfernt. Dabei wird jedoch das Abstandshaltermaterial 24a nicht entfernt und definiert (umgibt) die selbstausgerichtete Via 30. In Ausführungsformen wird das leitfähige Material 32 innerhalb der selbstausgerichteten Via 30, des Grabens Mx+1 und der Via Vx abgeschieden, wie in Bezug auf 4 ausführlich beschrieben ist. In dieser Ausführungsform weist die Verbindung 29 einen gestuften oder schmaleren Querschnitt auf als das Profil der vertikalen Säulenstruktur 26.
  • Die 7 und 8 zeigen eine alternative Struktur mit einem Liner-Material und entsprechende Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung. In der in 7 dargestellten Struktur 10b ist an einer Seitenwand der gesamten vertikalen Säule 26 ein Liner-Material 24b vorgesehen, z.B. an den Materialien 18, 20, 22, 24. In Ausführungsformen wird das Liner-Material 24b auf der vertikalen Säule 26 durch einen konventionellen Abscheidungsprozess, z.B. CVD, mit einer Dicke von etwa 1 nm bis etwa 5 nm abgeschieden. Das Liner-Material 24b kann ein Nitridmaterial wie SixNy, SiCxNy, AlxNy, SiOxNy, AlOxNy usw. oder ein Oxidmaterial wie SiOx, SiOxCy, TiOx, AlOx usw. sein. Nach dem Abscheiden des Liner-Materials 24b wird ein anisotroper Ätzprozess durchgeführt, um das Liner-Material 24b von horizontalen Oberflächen der Struktur 10a zu entfernen, z.B. über das Hartmaskenmaterial 24 und die Ätzstoppschicht oder Diffusionsbarriereschicht 16.
  • In 8 wird das dielektrische Material 28 über der vertikalen Säule 26 (einschließlich des Liner-Materials 24b) und der Ätzsperrschicht oder Diffusionssperrschicht 16 abgeschieden, wie in 1 beschrieben ist. Der Graben Mx+1 und die Via Vx werden unter Verwendung eines Dual-Damascene- oder mehrerer einzelner Damascene-Prozesse gebildet, wie in Bezug auf 2 beschrieben ist. Das Hartmaskenmaterial wird durch ein Trocken- oder Nassätzverfahren entfernt, wie in Bezug auf 3 beschrieben ist. Dabei wird jedoch das Liner-Material 24b nicht entfernt, wodurch die selbstausgerichtete Via 30 festgelegt (umgeben) wird. In Ausführungsformen wird das leitfähige Material 32 innerhalb der selbstausgerichteten Via 30, dem Graben Mx+1 und der Via Vx abgeschieden, wie in Bezug auf 4 ausführlich beschrieben ist. Die Verbindung 29 wird vertikale Seitenwände aufweisen, die zu der vertikalen Säulenstruktur 26 ausgerichtete sind.
  • 9 stellt eine alternative Struktur 10c und entsprechende Herstellungsverfahren gemäß weiteren Aspekten der vorliegenden Erfindung dar. In Ausführungsformen umfasst die alternative Struktur 10c einen doppelten Abstandshalter, der die selbstausgerichtete Via 30 festlegt, d.h. das Abstandshaltermaterial 24a und das Liner-Material 24b. Wie für den Fachmann verständlich ist, sind die Herstellungsverfahren zum Konstruieren der Struktur 10c von 9 eine Kombination der Strukturen und jeweiligen Herstellungsverfahren der 5-8 auf, so dass hierin keine weitere Erklärung erforderlich ist.
  • Die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (d.h. als einzelner Wafer mit mehreren unverpackten Chips), als nackter Chip oder in verpackter Form vertrieben werden. Im letzteren Fall wird der Chip in einem einzigen Chipgehäuse (z.B. einem Kunststoffträger, mit Leitungen, die an einer Hauptplatine oder einem anderen höherwertigen Träger befestigt sind) oder in einem Multichipgehäuse (z.B. einem Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil entweder (a) eines Zwischenprodukts, wie beispielsweise einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann jedes Produkt sein, das integrierte Schaltungschips beinhaltet, von Spielzeug und anderen Low-End-Anwendungen bis hin zu fortschrittlichen Computerprodukten mit einem Display, einer Tastatur oder einem anderen Eingabegerät und einem zentralen Prozessor.

Claims (12)

  1. Struktur (10, 10b), umfassend: ein unteres Metallisierungsmerkmal (12); ein oberes Metallisierungsmerkmal (32); eine untere Elektrode (18) in direktem Kontakt mit dem unteren Metallisierungsmerkmal (12); wenigstens ein Schaltmaterial (20) über der unteren Elektrode (18); eine obere Elektrode (22) über dem wenigstens einen Schaltmaterial (20); und eine selbstausgerichtete Via-Verbindung (29) in Kontakt mit der oberen Elektrode (22) und dem oberen Metallisierungsmerkmal, wobei die untere Elektrode (18), das wenigstens eine Schaltmaterial (20), die obere Elektrode (22) und die selbstausgerichtete Via-Verbindung (29) vertikal ausgerichtete Seitenwände aufweisen, die eine vertikale Säulenstruktur (26) bilden, und wobei die selbstausgerichtete Via-Verbindung (29) zu der vertikalen Säulenstruktur (26) ausgerichtete Seitenwände aufweist.
  2. Struktur (10, 10b) nach Anspruch 1, wobei die Struktur (10, 10b) eine Speichervorrichtung ist.
  3. Struktur (10, 10b) nach Anspruch 2, wobei die Speichervorrichtung ein RRAM, PRAM oder MRAM ist.
  4. Struktur (10, 10b) nach Anspruch 2, ferner umfassend eine Peripherievorrichtung oder Logikvorrichtung, umfassend das untere Metallisierungsmerkmal (12) und das obere Metallisierungsmerkmal, die durch eine Verbindungsstruktur ohne dazwischenliegende Materialien miteinander verbunden sind.
  5. Struktur (10, 10b) nach Anspruch 1, wobei die selbstausgerichtete Via-Verbindung (29) auf einer Oberseite der oberen Elektrode (22) gebildet ist.
  6. Struktur (10b) nach Anspruch 1, ferner umfassend ein Liner-Material (24b), das die obere Elektrode (22), das wenigstens eine Schaltmaterial (20), die untere Elektrode (18) und die selbstausgerichtete Via-Verbindung (29) umgibt.
  7. Struktur (10, 10b) nach Anspruch 1, wobei die obere Elektrode (22) aus einem oder mehreren leitfähigen Materialien gebildet ist, umfassend: TiN, TaN, WN, AI, Ru, Ir, Pt, Ag, Au, Co, W, Cu oder deren Kombination von mehrlagigen Filmen.
  8. Struktur (10a, 10c), umfassend: eine Speichervorrichtung, umfassend: eine untere Metallisierungsschicht mit einem unteren Metallisierungsmerkmal (12); eine obere Metallisierungsschicht mit einem oberen Metallisierungsmerkmal (32); und eine vertikale Säule (26), die die untere Metallisierungsschicht mit der oberen Metallisierungsschicht verbindet, wobei die vertikale Säule (26) eine selbstausgerichtete Via-Verbindung (29) in Kontakt mit einer oberen Elektrode (22) der vertikalen Säule (26) und der oberen Metallisierungsschicht umfasst; eine Peripherievorrichtung oder Logikvorrichtung, die das untere Metallisierungsmerkmal (12) und das obere Metallisierungsmerkmal umfasst, die durch eine Verbindungsstruktur miteinander verbunden sind, die frei von der selbstausgerichteten Via-Verbindung (29) und der vertikalen Säule (26) ist; und ein Abstandhaltermaterial (24a), das die selbstausgerichtete Via-Verbindung (29) umgibt, wobei die selbstausgerichtete Via-Verbindung (29) auf einer Oberseite der oberen Elektrode (22) gebildet ist, und wobei die vertikale Säule (26) einen schmaleren Querschnitt an der selbstausgerichteten Via-Verbindung (29) als an der Oberseite der oberen Elektrode (22) aufweist.
  9. Struktur (10a, 10c) nach Anspruch 8, wobei die Speichervorrichtung ein RRAM, PRAM oder MRAM ist.
  10. Struktur (10c) nach Anspruch 8, ferner umfassend ein Liner-Material (24b), das die vertikale Säule (26) und die selbstausgerichtete Via-Verbindung (29) umgibt.
  11. Verfahren, umfassend: ein Bilden einer vertikalen Säule (26), umfassend eine untere Elektrode (18), wenigstens ein Schaltmaterial (20), eine obere Elektrode (22) und ein Maskenmaterial (24) auf der oberen Elektrode (22); ein Bilden eines dielektrischen Zwischenschichtmaterials (28) über der vertikalen Säule (26); ein Öffnen des dielektrischen Zwischenschichtmaterials (28), um das Maskenmaterial (24) freizulegen; ein selektives Entfernen des Maskenmaterials (24) über der oberen Elektrode (22), um eine selbstausgerichtete Via-Öffnung (30) zu bilden; ein Bilden einer Verbindung durch abgeschiedenes leitfähiges Material (32) in der selbstausgerichteten Via-Öffnung (30), um eine selbstausgerichtete Via-Verbindung (29) zu bilden, die die obere Elektrode (22) kontaktiert; und ein Bilden einer Metallisierung auf dem leitfähigen Material (32), wobei die vertikale Säule (26) ferner einen Abstandshalter (24a) und/oder einen Liner (24b) auf dem Maskenmaterial (24) vor der Entfernung umfasst, und wobei, bei der Entfernung, der Abstandshalter (24a) und/oder der Liner (24b) die selbstausgerichtete Via-Verbindung (29) festlegen.
  12. Verfahren nach Anspruch 11, wobei das Maskenmaterial (24) ein Material aus organischen Stoffen auf Kohlenstoffbasis, Oxiden, Nitriden, amorphem Si oder Poly-Si oder Kombinationen davon ist.
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