CN116940216A - Mram制备方法 - Google Patents
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Abstract
本发明提供一种MRAM制备方法，包括：提供预制的衬底结构，其上有形成于阵列区的阵列区底部互连线、底电极、磁性隧道结，以及形成于逻辑区的逻辑区底部互连线，以及第一介质层；在磁性隧道结表面形成顶部电极材料层和硬掩膜材料层；光刻和刻蚀顶部电极材料层和硬掩膜材料层，形成顶部电极和硬掩膜层；回填介质，以硬掩膜层作为研磨停止层，研磨回填的介质至与硬掩膜层等高；选择性去除硬掩膜层，以自对准形成阵列区顶部通孔；单独制备逻辑区通孔。本发明能够提高MRAM制备工艺稳定性。
Description
技术领域
本发明涉及磁性随机存储器(MRAM)技术领域，尤其涉及一种MRAM制备方法。
背景技术
磁性随机存储器(MRAM)具有读写速度快，功耗低，高密度，可擦写次数多，可与CMOS工艺集成等特点，是极具潜力的新型存储器。磁性隧道结(MTJ)是MRAM芯片的核心单元，也称之为位元，其主要由磁性自由层，绝缘层和磁性参考层组成。磁性自由层可以通过磁场或者自旋极化电流改变状态，磁性自由层与参考层的相对关系(平行态/反平行态)决定了位元的电阻高低，从而存储“0”或者“1”信息。
MRAM芯片包括阵列区和逻辑区，MTJ阵列集成在CMOS后段工艺的两层金属连线中，对于阵列区和逻辑区来说，阵列区的导电通孔与逻辑区的导电通孔连接结构及要求有所不同。
在现有工艺流程中，顶部导电通孔制备是通过一张光罩同时实现阵列区顶部通孔和逻辑区通孔，由于两个通孔的尺寸、深宽比等存在不同需求，因此对工艺挑战较大。
发明内容
为解决上述问题，本发明提供了一种MRAM制备方法，通过自对准的方法形成阵列区顶部通孔或者顶部互连线，提升工艺窗口，器件性能及工艺稳定性。
本发明提供一种MRAM制备方法，包括：
提供一预制的衬底结构，所述衬底结构包括形成于阵列区的阵列区底部互连线、底电极、磁性隧道结，还包括形成于逻辑区的逻辑区底部互连线，以及第一介质层；
在所述磁性隧道结表面形成顶部电极材料层和硬掩膜材料层；
光刻和刻蚀顶部电极材料层和硬掩膜材料层，形成顶部电极和硬掩膜层；
回填介质，以所述硬掩膜层作为研磨停止层，研磨回填的介质至与所述硬掩膜层等高；
选择性去除所述硬掩膜层，以自对准形成阵列区顶部通孔；
单独制备逻辑区通孔。
可选地，所述硬掩膜材料层的厚度被配置为后续形成的阵列区顶部通孔的厚度；
对应的，所述方法还包括：
金属填充所述阵列区顶部通孔和逻辑区通孔；
沉积刻蚀阻挡层和第三介质层；
光刻和刻蚀得到阵列区顶部互连线图案和逻辑区顶部互连线图案；
金属填充阵列区顶部互连线图案和逻辑区顶部互连线图案。
可选地，所述硬掩膜材料层的厚度被配置为后续形成的阵列区顶部通孔和阵列区顶部互连线的厚度之和；
对应的，所述方法还包括：
通过光刻和刻蚀在回填的介质中得到阵列区顶部互连线图案和逻辑区顶部互连线图案；
金属填充所述阵列区顶部通孔、阵列区顶部互连线图案、逻辑区通孔、逻辑区顶部互连线图案。
本发明提供一种MRAM制备方法，包括：
提供一预制的衬底结构，所述衬底结构包括形成于阵列区的阵列区底部互连线、底电极、磁性隧道结，还包括形成于逻辑区的逻辑区底部互连线，以及第一介质层；
在所述磁性隧道结表面形成顶部电极材料层和硬掩膜材料层；
光刻和刻蚀顶部电极材料层和硬掩膜材料层，形成顶部电极和硬掩膜层；
回填介质，以所述硬掩膜层作为研磨停止层，研磨回填的介质至与所述硬掩膜层等高；
选择性去除所述硬掩膜层，以自对准形成阵列区顶部互连线图案；
单独制备逻辑区通孔。
可选地，所述方法还包括：
通过光刻和刻蚀在回填的介质中得到逻辑区顶部互连线图案；
金属填充所述阵列区顶部互连线图案、逻辑区通孔、逻辑区顶部互连线图案。
可选地，所述在所述磁性隧道结表面形成顶部电极材料层和硬掩膜材料层包括：
沉积覆盖层和第二介质层；
平坦化处理，露出所述磁性隧道结表面；
沉积顶部电极材料层和硬掩膜材料层。
可选地，刻蚀顶部电极材料层时，刻蚀停止在覆盖层上方的第二介质层或者下方的第一介质层。
可选地，所述硬掩膜层与回填的介质研磨选择比大于10:1。
可选地，所述硬掩膜层与回填的介质刻蚀选择比大于10:1。
可选地，所述硬掩膜层的材料为氧化物或者氮化物。
本发明提供的MRAM制备方法，通过自对准的方法形成阵列区顶部通孔或者阵列区顶部互连线，只需要单独制备逻辑区通孔，不再使用同一光罩同时实现阵列区顶部通孔和逻辑区通孔，工艺简单可控。
附图说明
图1A至图1H为本发明一实施例MRAM制备方法的工艺流程示意图；
图2A至图2H为本发明一实施例MRAM制备方法的工艺流程示意图；
图3A至图3H为本发明一实施例MRAM制备方法的工艺流程示意图；
图4A至图4H为本发明一实施例MRAM制备方法的工艺流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
本申请改进的方案主要在于MRAM阵列区和逻辑区的顶部互连结构，而顶部互连结构分为两种情况：带有顶部通孔(TV)，也可以没有顶部通孔(TV)。下面分情况进行讨论。
一、顶部互连结构带有顶部通孔(TV)的情况
实施例1
本发明实施例提供一种MRAM制备方法，如图1A至1H所示，示出了整个制备方法各步骤对应的结构剖面图。
参考图1A，首先提供一预制的衬底结构，该衬底结构包括形成于阵列区的阵列区底部互连线101、底电极103、磁性隧道结104，还包括形成于逻辑区的逻辑区底部互连线102，以及第一介质层105。在上方沉积覆盖层106和第二介质层107。
参考图1B，进行平坦化处理，露出磁性隧道结104表面。
参考图1C，沉积顶部电极材料层108和硬掩膜材料层109。本实施例中，硬掩膜材料层109的厚度被配置为第一厚度，该第一厚度为后续形成的阵列区顶部通孔(TV)的厚度。
参考图1D，光刻和刻蚀顶部电极材料层108和硬掩膜材料层109，形成顶部电极1081和硬掩膜层1091。需要说明的是，该步骤中，刻蚀可以停止在覆盖层106上方的第二介质层107，也可以停止在覆盖层106下方的第一介质层105，不做特别限定。图1D示出了刻蚀停止在第二介质层107的情形。
参考图1E，回填介质，然后以硬掩膜层1091作为研磨停止层，研磨回填的介质至与硬掩膜层1091等高。其中，回填的介质与第二介质层107可以是相同材质。硬掩膜层1091与回填的介质具有较高的研磨选择比，研磨选择比大于10:1。
参考图1F，选择性去除硬掩膜层1091，露出顶部电极1081。这样硬掩膜层1091去除后空出的位置便可以自对准地形成阵列区顶部通孔110。之后单独制备逻辑区通孔111。硬掩膜层1091通过干法刻蚀或者湿法刻蚀去除。硬掩膜层1091与回填的介质有较高的刻蚀选择比，刻蚀选择比大于10:1。例如，硬掩膜层可以是氧化物或者氮化物的介质，但需保证与回填介质满足上述要求，即研磨选择比大于10:1，刻蚀选择比大于10:1。或者，硬掩膜层也可以是金属层。
进一步地，在得到阵列区顶部通孔110和逻辑区通孔111之后，继续制备顶部互连线。具体包括：
参考图1G，金属填充阵列区顶部通孔110和逻辑区通孔111。
参考图1H，沉积刻蚀阻挡层112和第三介质层113，光刻和刻蚀得到阵列区顶部互连线图案114和逻辑区顶部互连线图案115，金属填充阵列区顶部互连线图案114和逻辑区顶部互连线图案115。该方法中，顶部通孔填充和顶部互连线填充是分开进行的。
实施例2
作为另一种实施方式，顶部通孔填充和顶部互连线填充是一次填充完成的。该实施例形成阵列区顶部通孔和逻辑区通孔的过程与前一实施例类似，具体参考图2A至图2H的制备过程。
参考图2A，首先提供一预制的衬底结构，该衬底结构包括形成于阵列区的阵列区底部互连线201、底电极203、磁性隧道结204，还包括形成于逻辑区的逻辑区底部互连线202，以及第一介质层205。在上方沉积覆盖层206和第二介质层207。
参考图2B，进行平坦化处理，露出磁性隧道结204表面。
参考图2C，沉积顶部电极材料层208和硬掩膜材料层209。本实施例中，硬掩膜材料层209的厚度被配置为第二厚度，该第二厚度为后续形成的阵列区顶部通孔和阵列区顶部互连线的厚度之和。
参考图2D，光刻和刻蚀顶部电极材料层208和硬掩膜材料层209，形成顶部电极2081和硬掩膜层2091。需要说明的是，该步骤中，刻蚀可以停止在覆盖层206上方的第二介质层207，也可以停止在覆盖层206下方的第一介质层205，不做特别限定。图2D示出了刻蚀停止在第二介质层207的情形。
参考图2E，回填介质，然后以硬掩膜层2091作为研磨停止层，研磨回填的介质至与硬掩膜层2091等高。其中，回填的介质与第二介质层207可以是相同材质。
参考图2F，选择性去除硬掩膜层2091，露出顶部电极2081。这样硬掩膜层2091去除后空出的位置便可以自对准地形成阵列区顶部通孔210。之后单独制备逻辑区通孔211。
如前述，本实施例中，增加了硬掩膜材料层的厚度，其厚度为形成的阵列区顶部通孔和阵列区顶部互连线的厚度之和。因此，后续制备顶部互连线的步骤具体包括：
参考图2G，通过光刻和刻蚀在回填的介质中得到阵列区顶部互连线图案212和逻辑区顶部互连线图案213。
参考图2H，金属填充阵列区顶部通孔210、阵列区顶部互连线图案212、逻辑区通孔211、逻辑区顶部互连线图案213。
上述实施例提供的一种MRAM制备方法，适用于顶部互连结构带有顶部通孔(TV)的情况，改进工艺流程，通过阵列区顶部电极上方设置硬掩膜层，该硬掩膜层与刻蚀后回填的介质层有高研磨选择比，利用硬掩膜做平坦化停止层，晶边面内均一性更好，工艺窗口更大，且可控性更强。利用自对准方法形成阵列区的顶部通孔，顶部互连线通过顶部通孔与顶部电极相连，只需要单独制备逻辑区通孔，工艺简单可控。
二、顶部互连结构无顶部通孔(TV)的情况
实施例3
本发明实施例提供一种MRAM制备方法，如图3A至3H所示，示出了整个制备方法各步骤对应的结构剖面图。
参考图3A，首先提供一预制的衬底结构，该衬底结构包括形成于阵列区的阵列区底部互连线301、底电极303、磁性隧道结304，还包括形成于逻辑区的逻辑区底部互连线302，以及第一介质层305。在上方沉积覆盖层306和第二介质层307。
参考图3B，进行平坦化处理，露出磁性隧道结304表面。
参考图3C，沉积顶部电极材料层308和硬掩膜材料层309。本实施例中，最终不用形成顶部通孔，硬掩膜材料层309的厚度被配置为第三厚度，该第三厚度为后续形成的阵列区顶部互连线的厚度。
参考图3D，光刻和刻蚀顶部电极材料层308和硬掩膜材料层309，形成顶部电极3081和硬掩膜层3091。需要说明的是，该步骤中，刻蚀可以停止在覆盖层306上方的第二介质层307，也可以停止在覆盖层306下方的第一介质层305，不做特别限定。图3D示出了刻蚀停止在第二介质层307的情形。
参考图3E，回填介质，然后以硬掩膜层3091作为研磨停止层，研磨回填的介质至与硬掩膜层3091等高。其中，回填的介质与第二介质层307可以是相同材质。
参考图3F，选择性去除硬掩膜层3091，露出顶部电极3081。这样硬掩膜层3091去除后空出的位置便可以自对准地形成阵列区顶部互连线图案310。之后单独制备逻辑区通孔311。
进一步地，在得到阵列区顶部互连线图案310和逻辑区通孔311之后，继续制备顶部互连线。具体包括：
参考图3G，通过光刻和刻蚀在回填的介质中得到逻辑区顶部互连线图案312。参考图3H，金属填充阵列区顶部互连线图案310、逻辑区通孔311、逻辑区顶部互连线图案312。
实施例4
作为另一种实施方式，图4A至图4H示出了实施例4整个制备方法各步骤对应的结构剖面图。
参考图4A，首先提供一预制的衬底结构，该衬底结构包括形成于阵列区的阵列区底部互连线401、底电极403、磁性隧道结404，还包括形成于逻辑区的逻辑区底部互连线402，以及第一介质层405。在上方沉积覆盖层406和第二介质层407。
参考图4B，进行平坦化处理，露出磁性隧道结404表面。
参考图4C，沉积顶部电极材料层408和硬掩膜材料层409。本实施例中，最终不用形成顶部通孔，硬掩膜材料层409的厚度被配置为形成的阵列区顶部互连线的厚度。
参考图4D，光刻和刻蚀顶部电极材料层408和硬掩膜材料层409，形成顶部电极4081和硬掩膜层4091。该实施例中，刻蚀停止在第一介质层405。
参考图4E，回填介质，然后以硬掩膜层4091作为研磨停止层，研磨回填的介质至与硬掩膜层4091等高。其中，回填的介质与第一介质层405可以是相同材质。
参考图4F，选择性去除硬掩膜层4091，露出顶部电极4081。这样硬掩膜层4091去除后空出的位置便可以自对准地形成阵列区顶部互连线图案410。之后单独制备逻辑区通孔411。
进一步地，在得到阵列区顶部互连线图案410和逻辑区通孔411之后，继续制备顶部互连线。具体包括：
参考图4G，通过光刻和刻蚀在回填的介质中得到逻辑区顶部互连线图案412。参考图4H，金属填充阵列区顶部互连线图案410、逻辑区通孔411、逻辑区顶部互连线图案412。
该实施例4中，是与实施例3作为对比，区别在于，在刻蚀顶部电极材料层408和硬掩膜材料层409时，将刻蚀终点放在覆盖层下方的第一介质层。类似地，实施例1和实施例2也可以将刻蚀终点放在覆盖层下方的第一介质层，不再展开叙述。
另外说明的是，在上述各实施例中，都是先选择性去除硬掩膜层，得到阵列区顶部通孔或者阵列区顶部互连线图案，然后再制备逻辑区通孔。可以理解的是，也可以在形成逻辑区通孔和逻辑区顶部互连线图案后，再去除硬掩膜层暴露阵列区顶部电极，最后填充金属。
本发明实施例提供的一种MRAM制备方法，适用于顶部互连结构无顶部通孔(TV)的情况，改进工艺流程，通过阵列区顶部电极上方设置硬掩膜层，该硬掩膜层与刻蚀后回填的介质层有高研磨选择比，利用硬掩膜做平坦化停止层，晶边面内均一性更好，工艺窗口更大，且可控性更强。利用自对准方法形成阵列区的顶部互连线，顶部互连线与顶部电极直接相连，只需要单独制备逻辑区通孔，工艺简单可控。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种MRAM制备方法，其特征在于，包括：
提供一预制的衬底结构，所述衬底结构包括形成于阵列区的阵列区底部互连线、底电极、磁性隧道结，还包括形成于逻辑区的逻辑区底部互连线，以及第一介质层；
在所述磁性隧道结表面形成顶部电极材料层和硬掩膜材料层；
光刻和刻蚀顶部电极材料层和硬掩膜材料层，形成顶部电极和硬掩膜层；
回填介质，以所述硬掩膜层作为研磨停止层，研磨回填的介质至与所述硬掩膜层等高；
选择性去除所述硬掩膜层，以自对准形成阵列区顶部通孔；
单独制备逻辑区通孔。
2.根据权利要求1所述的方法，其特征在于，
所述硬掩膜材料层的厚度被配置为后续形成的阵列区顶部通孔的厚度；
对应的，所述方法还包括：
金属填充所述阵列区顶部通孔和逻辑区通孔；
沉积刻蚀阻挡层和第三介质层；
光刻和刻蚀得到阵列区顶部互连线图案和逻辑区顶部互连线图案；
金属填充阵列区顶部互连线图案和逻辑区顶部互连线图案。
3.根据权利要求1所述的方法，其特征在于，
所述硬掩膜材料层的厚度被配置为后续形成的阵列区顶部通孔和阵列区顶部互连线的厚度之和；
对应的，所述方法还包括：
通过光刻和刻蚀在回填的介质中得到阵列区顶部互连线图案和逻辑区顶部互连线图案；
金属填充所述阵列区顶部通孔、阵列区顶部互连线图案、逻辑区通孔、逻辑区顶部互连线图案。
4.一种MRAM制备方法，其特征在于，包括：
提供一预制的衬底结构，所述衬底结构包括形成于阵列区的阵列区底部互连线、底电极、磁性隧道结，还包括形成于逻辑区的逻辑区底部互连线，以及第一介质层；
在所述磁性隧道结表面形成顶部电极材料层和硬掩膜材料层；
光刻和刻蚀顶部电极材料层和硬掩膜材料层，形成顶部电极和硬掩膜层；
回填介质，以所述硬掩膜层作为研磨停止层，研磨回填的介质至与所述硬掩膜层等高；
选择性去除所述硬掩膜层，以自对准形成阵列区顶部互连线图案；
单独制备逻辑区通孔。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
通过光刻和刻蚀在回填的介质中得到逻辑区顶部互连线图案；
金属填充所述阵列区顶部互连线图案、逻辑区通孔、逻辑区顶部互连线图案。
6.根据权利要求1-5中任一项所述的方法，其特征在于，所述在所述磁性隧道结表面形成顶部电极材料层和硬掩膜材料层包括：
沉积覆盖层和第二介质层；
平坦化处理，露出所述磁性隧道结表面；
沉积顶部电极材料层和硬掩膜材料层。
7.根据权利要求6所述的方法，其特征在于，刻蚀顶部电极材料层时，刻蚀停止在覆盖层上方的第二介质层或者下方的第一介质层。
8.根据权利要求1-5中任一项所述的方法，其特征在于，所述硬掩膜层与回填的介质研磨选择比大于10:1。
9.根据权利要求1-5中任一项所述的方法，其特征在于，所述硬掩膜层与回填的介质刻蚀选择比大于10:1。
10.根据权利要求1-5中任一项所述的方法，其特征在于，所述硬掩膜层的材料为氧化物或者氮化物。
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