CN116435250A - Mram存储器的制备方法 - Google Patents

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Abstract

本发明提供一种MRAM存储器的制备方法，包括：提供一衬底，所述衬底包括阵列区和逻辑区；在衬底表面沉积介质，形成阵列区的第一介质层以及逻辑区介质层，之后阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露逻辑区介质层；在阵列区介质硬掩膜层上形成第二介质层，并补充逻辑区介质层；进行光刻和刻蚀，在阵列区形成用于暴露磁性隧道结材料层的第一穿孔，以及，在逻辑区形成用于暴露底部金属线的第二穿孔；在第一穿孔和第二穿孔中填充金属，并进行平坦化处理，形成阵列区的金属硬掩膜层和逻辑区金属通孔；基于金属硬掩膜层对磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结。

Description

MRAM存储器的制备方法
技术领域
本发明涉及半导体制备技术领域，尤其涉及一种MRAM存储器的制备方法。
背景技术
对于存储芯片，其内部通常可以划分为用于实现存储功能的阵列区以及用于实现逻辑功能和其他功能的逻辑区。其中，对于部分存储芯片，其阵列区结构特征通常体现为在上下两层金属层之间放置/制备存储功能结构，如MRAM，MRAM的核心存储单元为磁性隧道结(MTJ)，放置在底电极和顶电极之间。
目前国内外普遍采用离子束刻蚀的方式对MTJ进行刻蚀，为保证主刻蚀后清洗充分，底部电极还需要有足够高度。MTJ底部通过底电极与下导电层形成互联的方法，极大地限制了MTJ刻蚀后的过刻蚀工艺和侧壁清洗工艺——如果MTJ刻蚀使用充足的过刻蚀和侧壁清洗，将会接触到下层的金属连线，造成金属污染以及刻蚀反溅。
此外，为了减小MTJ刻蚀过程的反溅，底部电极应具有的结构特征为：顶部关键尺寸不大于MTJ底部关键尺寸，且高度大于存储单元过刻量，即底部电极具有高深宽比。由于存储功能结构及上述高深宽比底部电极的存在，逻辑区金属通孔一般深度较大，受制于铜电镀工艺能力，形成逻辑区金属通孔在现有工艺下不易实现。
发明内容
为解决上述问题，本发明提供了一种MRAM存储器的制备方法，能够解决逻辑区金属通孔填充问题。
本发明提供一种MRAM存储器的制备方法，包括：
提供一衬底，所述衬底包括阵列区和逻辑区；
在衬底表面沉积介质，形成阵列区的第一介质层以及逻辑区介质层，之后阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露所述逻辑区介质层；
在所述阵列区介质硬掩膜层上形成第二介质层，并补充所述逻辑区介质层；
进行光刻和刻蚀，在阵列区形成用于暴露磁性隧道结材料层的第一穿孔，以及，在逻辑区形成用于暴露底部金属线的第二穿孔；
在所述第一穿孔和所述第二穿孔中填充金属，并进行平坦化处理，形成阵列区的金属硬掩膜层和逻辑区金属通孔；
基于所述金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结。
可选地，所述阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露所述逻辑区介质层包括：
在所述第一介质层中形成磁性隧道结底电极，然后在所述第一介质层和所述逻辑区介质层上依次沉积磁性隧道结材料层和介质硬掩膜层；
去除所述逻辑区覆盖的磁性隧道结材料层和介质硬掩膜层，暴露所述逻辑区介质层。
可选地，去除所述逻辑区的磁性隧道结材料层和介质硬掩膜层，暴露所述逻辑区介质层，包括：
图形化阵列区和逻辑区，保证阵列区被光刻胶覆盖，逻辑区暴露；
对逻辑区的介质硬掩膜层进行刻蚀，使逻辑区磁性隧道结材料层暴露，刻蚀后去除阵列区覆盖的光刻胶；
整体刻蚀阵列区和逻辑区，直至逻辑区磁性隧道结材料层被完全去除。
可选地，所述第一穿孔和所述第二穿孔填充的金属为钨。
可选地，填充金属使用的工艺为钨化学气相沉积。
可选地，基于所述金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结包括：
去除所述金属硬掩膜层周围的第二介质层和介质硬掩膜层，形成金属硬掩膜图案，并使得部分逻辑区金属通孔暴露；
以所述金属硬掩膜图案刻蚀所述磁性隧道结材料层。
可选地，在去除所述金属硬掩膜层周围的第二介质层和介质硬掩膜层，形成金属硬掩膜图案，并使得部分逻辑区金属通孔暴露步骤之后，还包括：
在表面沉积一层防反溅介质层。
可选地，所述防反溅介质层的材料选自SiN、SiO2和SiON中的一种。
可选地，基于金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结之后，还包括：
原位沉积绝缘保护层，覆盖整个器件表面；
回填介质并进行化学机械平坦化；
形成顶部电路结构。
可选地，在刻蚀阵列区磁性隧道结材料层的过程中，所述逻辑区金属通孔被刻蚀成倒“T”型。
本发明提供的一种MRAM存储器的制备方法，在制备MTJ金属硬掩膜的同时得到逻辑区金属通孔，能够减小MTJ刻蚀过程的反溅的同时，解决高深宽比MTJ底部电极带来的逻辑区与阵列区高度差引起的逻辑区金属通孔填充问题。
附图说明
图1-图9为本发明一实施例提供的MRAM存储器的制备方法的工艺流程示意图；
图10-图12为本发明一实施例形成顶部电路结构的工艺流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制备公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本发明实施例提供一种MRAM存储器的制备方法。图1～图12示出了整个制备流程。具体包括：
首先，提供一衬底100，该衬底包括阵列区100a和逻辑区100b。
半导体衬底100可以是硅(掺杂的或未掺杂的)、或绝缘体上半导体(SOI)衬底的有源层。半导体衬底100可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。还可以使用其他衬底，例如，多层衬底或梯度衬底。图1中M1a、M1b示出了在阵列区100a和逻辑区100b各自已经形成有底部金属线。
然后，在衬底表面沉积介质，形成阵列区的第一介质层以及逻辑区介质层，之后阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露所述逻辑区介质层。
具体地，在衬底100表面沉积介质，形成阵列区的第一介质层102a以及逻辑区介质层102b，并在第一介质层102a中形成磁性隧道结底电极BE，然后在第一介质层102a和逻辑区介质层102b上依次沉积磁性隧道结材料层和介质硬掩膜层。
参考图1，沉积介质之前，本实施例中，先在衬底上形成一层刻蚀阻挡层101a、101b。
第一介质层102a、逻辑区介质层102b可以由任何合适的电介质材料形成，例如，氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等；或类似材料。可以通过任何可接受的沉积工艺(例如，旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等、或其组合)来形成介质层。且，本实施例中，形成的磁性隧道结底电极BE具有高深宽比，关键尺寸小于后续其上方形成的磁性隧道结的关键尺寸。这样的BE结构有利于后续刻蚀磁性隧道结材料层时进行过刻蚀。
在阵列区沉积形成磁性隧道结材料层103a和介质硬掩膜层104a，在逻辑区沉积形成磁性隧道结材料层103b和介质硬掩膜层104b。
再去除逻辑区覆盖的磁性隧道结材料层103b和介质硬掩膜层104b，暴露逻辑区介质层102b。
具体参考图1到图3，可以如下方式实现：
如图1所示，图形化阵列区和逻辑区，保证阵列区被光刻胶(Photoresist，PR，也称为光阻)覆盖，逻辑区暴露。
如图2所示，对逻辑区的介质硬掩膜层104b进行刻蚀，使逻辑区磁性隧道结材料层103b暴露，该过程可以为反应离子刻蚀(RIE)，刻蚀后去除阵列区覆盖的光刻胶。
如图3所示，整体刻蚀阵列区和逻辑区，直至逻辑区磁性隧道结材料层被完全去除。
整个刻蚀过程，由于阵列区有介质硬掩膜层104a保护，最终仅有逻辑区磁性隧道结材料层103b被刻蚀，该过程可以为反应离子刻蚀(RIE)，也可为离子束刻蚀(IBE)。这一步需要保证逻辑区磁性隧道结材料层103b被完全去除。
然后，回填介质，在阵列区介质硬掩膜层104a上形成第二介质层105a，并补充逻辑区介质层102b。
图4示出了回填介质后的器件结构。回填介质的材料与前面形成的第一介质层102a、逻辑区介质层102b的材料可以相同，也可以不同。
接着，进行光刻和刻蚀，在阵列区形成用于暴露磁性隧道结材料层的第一穿孔，以及，在逻辑区形成用于暴露底部金属线的第二穿孔。
参考图5，回填介质后，器件表面是不平整的，可以先进行平坦化处理。然后，在第二介质层105a和逻辑区介质层102b表面旋涂光刻胶，在光刻胶形成刻蚀图案。
参考图6，通过刻蚀，可以是反应离子刻蚀(RIE)，阵列区形成第一穿孔106a，逻辑区形成第二穿孔106b，第一穿孔106a贯穿阵列区第二介质层105a和介质硬掩膜层104a，使得磁性隧道结材料层103a暴露，第二穿孔106b贯穿逻辑区介质层102b和刻蚀阻挡层101b，使得逻辑区底部金属线M1b暴露。这一步刻蚀很关键，阵列区、逻辑区都形成孔，要严格控制刻蚀终点。
之后，在第一穿孔和第二穿孔中填充金属，并进行平坦化处理，形成阵列区的金属硬掩膜层和逻辑区金属通孔。
图7示出了形成金属硬掩膜层107a和逻辑区金属通孔107b的结构示意图。本实施例中，采用钨化学气相沉积(W CVD)工艺填充金属钨(W)。W硬掩膜层可减小MTJ刻蚀反溅几率。逻辑区金属通孔使用填充能力更好，且不存在电子迁移风险的W，增加产品可靠性。且相比于传统铜电镀Cu ECP工艺，W CVD工艺对于高深宽比的第二穿孔，填充性能更好。
然后，基于金属硬掩膜层对磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结。
在刻蚀前，去除金属硬掩膜层周围的第二介质层和介质硬掩膜层，形成金属硬掩膜图案，并使得部分逻辑区金属通孔暴露。图8示出了去除金属硬掩膜层107a周围的第二介质层和介质硬掩膜层后的结构示意图。反刻回填介质，使金属硬掩膜107a及部分逻辑区金属通孔107b暴露。使用RIE整体刻蚀，阵列区介质硬掩膜层104a也被刻蚀掉。
可选地，去除金属硬掩膜层107a周围的第二介质层和介质硬掩膜层后，可以在表面沉积一层介质层，本层介质层的目的为在后续MTJ刻蚀过程中减小从金属硬掩膜引起的反溅，因此该介质层可以称为防反溅介质层。防反溅介质层的材料选自SiN、SiO2和SiON中的一种。
参考图9，以金属硬掩膜图案为掩膜对磁性隧道结材料层103a进行刻蚀，可以使用离子束刻蚀IBE对上述结构进行刻蚀，并引入部分过刻蚀(OE)以保证工艺过程中的反溅彻底清除。在阵列区形成磁性隧道结103a’，逻辑区金属通孔107b周围的逻辑区介质层被同时去除。本实施例，逻辑区金属通孔107b倒“T”型结构特征明显，在设计底部电极高度时，需要考虑到过刻蚀不能碰到101b，而刻蚀过程除了纵向刻蚀外，逻辑区金属通孔107b横向的关键尺寸也会随着刻蚀而减小，加上不能碰到101b的限制，便可形成倒“T”型结构。另外，图9中示出的结构虽然逻辑区金属通孔完全暴露，但实际上MTJ刻蚀引入过刻，并不必须要求逻辑区通孔完全暴露，可以有介质残留。
至此，通过上述步骤，阵列区形成了磁性隧道结，逻辑区形成了倒“T”型逻辑区金属通孔。
本实施例提供的MRAM存储器的制备方法，在制备MTJ金属硬掩膜的同时得到逻辑区金属通孔，能够减小MTJ刻蚀过程的反溅的同时，解决高深宽比MTJ底部电极带来的逻辑区与阵列区高度差引起的逻辑区金属通孔填充问题。
进一步地，阵列区形成了磁性隧道结，逻辑区形成了逻辑区金属通孔之后，可以继续在上方形成阵列区和逻辑区的顶部电路结构。
具体地，图10至图12示出了形成阵列区和逻辑区的顶部电路结构的一种实施方式。参考图10，原位沉积绝缘保护层108，覆盖整个器件表面，避免存储单元出腔后被氧化。阵列区绝缘保护层记为108a，逻辑区绝缘保护层记为108b。参考图11，回填介质并进行化学机械平坦化。参考图12，后续BEOL(back end of line，后道工序)形成顶部电路结构110a、110b。该步骤可以使用现有的常规工艺，不再展开。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种MRAM存储器的制备方法，其特征在于，包括：
提供一衬底，所述衬底包括阵列区和逻辑区；
在衬底表面沉积介质，形成阵列区的第一介质层以及逻辑区介质层，之后阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露所述逻辑区介质层；
在所述阵列区介质硬掩膜层上形成第二介质层，并补充所述逻辑区介质层；
进行光刻和刻蚀，在阵列区形成用于暴露磁性隧道结材料层的第一穿孔，以及，在逻辑区形成用于暴露底部金属线的第二穿孔；
在所述第一穿孔和所述第二穿孔中填充金属，并进行平坦化处理，形成阵列区的金属硬掩膜层和逻辑区金属通孔；
基于所述金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结。
2.根据权利要求1所述的方法，其特征在于，所述阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露所述逻辑区介质层包括：
在所述第一介质层中形成磁性隧道结底电极，然后在所述第一介质层和所述逻辑区介质层上依次沉积磁性隧道结材料层和介质硬掩膜层；
去除所述逻辑区覆盖的磁性隧道结材料层和介质硬掩膜层，暴露所述逻辑区介质层。
3.根据权利要求2所述的方法，其特征在于，去除所述逻辑区的磁性隧道结材料层和介质硬掩膜层，暴露所述逻辑区介质层，包括：
图形化阵列区和逻辑区，保证阵列区被光刻胶覆盖，逻辑区暴露；
对逻辑区的介质硬掩膜层进行刻蚀，使逻辑区磁性隧道结材料层暴露，刻蚀后去除阵列区覆盖的光刻胶；
整体刻蚀阵列区和逻辑区，直至逻辑区磁性隧道结材料层被完全去除。
4.根据权利要求1所述的方法，其特征在于，所述第一穿孔和所述第二穿孔填充的金属为钨。
5.根据权利要求4所述的方法，其特征在于，填充金属使用的工艺为钨化学气相沉积。
6.根据权利要求1所述的方法，其特征在于，基于所述金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结包括：
去除所述金属硬掩膜层周围的第二介质层和介质硬掩膜层，形成金属硬掩膜图案，并使得部分逻辑区金属通孔暴露；
以所述金属硬掩膜图案刻蚀所述磁性隧道结材料层。
7.根据权利要求6所述的方法，其特征在于，在去除所述金属硬掩膜层周围的第二介质层和介质硬掩膜层，形成金属硬掩膜图案，并使得部分逻辑区金属通孔暴露步骤之后，还包括：
在表面沉积一层防反溅介质层。
8.根据权利要求7所述的方法，其特征在于，所述防反溅介质层的材料选自SiN、SiO2和SiON中的一种。
9.根据权利要求1所述的方法，其特征在于，基于金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结之后，还包括：
原位沉积绝缘保护层，覆盖整个器件表面；
回填介质并进行化学机械平坦化；
形成顶部电路结构。
10.根据权利要求1所述的方法，其特征在于，在刻蚀阵列区磁性隧道结材料层的过程中，所述逻辑区金属通孔被刻蚀成倒“T”型。
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