CN111261773A - 半导体存储器元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体存储器元件及其制作方法，该半导体存储器元件包含基底，具有存储单元区域和对准标记区域、介电层，覆盖存储单元区域和对准标记区域、导电通孔，位于存储单元区域内的介电层中、对准标记沟槽，位于对准标记区域的介电层中、存储结构，位于导电通孔上。存储结构包含从底电极金属层定义而来的底电极、从磁性隧穿接面层定义而来的磁性隧穿接面结构，以及上电极。对准标记沟槽中包含一残余金属堆叠，包含部分的底电极金属层及部分的磁性隧穿接面层。

Description

半导体存储器元件及其制作方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体存储器元件及其制作方法。
背景技术
已知，自旋转移力矩磁阻式存储器(STT-MRAM)是目前业界积极开发中的一种非挥发性(Non-Volatile)存储器，其较传统磁阻式随机存取存储器具有更多优势，包括接近无限次的读写周期、低耗电、运算速度更快。
现有技术在自旋转移力矩式存储器的磁性隧穿接面(Magnetic TunnelJunction，MTJ)层和上电极金属层沉积之前，需形成对准标记(alignment mark，AM)，以方便后续的MTJ层蚀刻对准。通常，底电极包括钽(Ta)或氮化钽(TaN)，然而，氧化钽系副产物很难通过一般的氯系或氟系蚀刻剂气体除去。这些副产物导致量产时的严重缺陷问题。
发明内容
本发明提供了一种改良的半导体存储器元件及其制作方法，可以解决上述现有技术的不足与缺点。
本发明一方面提供一种半导体存储器元件，包含基底，具有存储单元区域和对准标记区域、介电层，覆盖存储单元区域和对准标记区域、导电通孔，位于存储单元区域内的介电层中、对准标记沟槽，位于对准标记区域的介电层中、存储结构，位于导电通孔上。存储结构包含从底电极金属层定义而来的底电极、从磁性隧穿接面层定义而来的磁性隧穿接面结构，以及上电极。对准标记沟槽中具有一残余金属堆叠。残余金属堆叠包含部分的底电极金属层及部分的磁性隧穿接面层。
本发明另一方面提供一种形成半导体存储器元件的方法。首先提供一基底，其上具有一存储单元区域和一对准标记区域。在基底上形成一介电层，介电层覆盖存储单元区域和对准标记区域。在存储单元区域内的介电层中形成多个导电通孔。在对准标记区域的介电层中形成一对准标记沟槽。在存储单元区域和对准标记区域上形成一底电极金属层，其中底电极金属层共形的覆盖对准标记沟槽的一侧壁和一底面。研磨所述底电极金属层。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1至图8为本发明一实施例所绘示的制作半导体存储器元件的方法的剖面示意图。
主要元件符号说明
1 半导体存储器元件
100 基底
101 对准标记区域
102 存储单元区域
103 逻辑电路区域
110 层间介电层
120 介电层
121 蚀刻停止层
122 氧化硅层
130 光致抗蚀剂图案
130a 开口
140 底电极金属层
140a、140b 底电极金属层的剩余部分
140c 底电极
150 磁性隧穿接面层
150a 磁性隧穿接面结构
150b 磁性隧穿接面层的剩余部分
160 上电极金属层
160a 上电极
161 凹陷结构
180 硬掩模层
180a 硬掩模层的剩余部分
181 凹陷上表面
190 光致抗蚀剂图案
202、203 导体结构
210 对准标记沟槽
220 导电通孔
221 衬垫层
222 导电层
320 金属氧化层
322 凹陷结构
401 对准标记图案
500 柱状掩模结构
600 柱状存储结构
700 残余金属堆叠
d 沟槽深度
w 宽度
t1、t2、t3 厚度
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参阅图1至图8，其为依据本发明一实施例所绘示的制作半导体存储器元件的方法的剖面示意图。如图1所示，首先，提供一基底100，例如，半导体基底，其上具有一对准标记区域101、一存储单元区域102和一逻辑电路区域103。根据本发明一实施例，基底100形成有一层间介电(ILD)层110，例如，超低介电常数(ultra-low k)材料层。
根据本发明一实施例，在存储单元区域102内的层间介电层110中形成有多个导体结构202，例如，导体结构202可以包含铜金属及阻障层等，但不限于此。导体结构202可以是利用铜镶嵌制作工艺形成的，但不限于此。根据本发明一实施例，在逻辑电路区域103内的层间介电层110中形成有至少一导体结构203，例如，导体结构203可以包含铜金属等，不限于此。
接着，在基底100上沉积一介电层120。介电层120沉积在层间介电层110上，且介电层120覆盖对准标记区域101、存储单元区域102和逻辑电路区域103。根据本发明一实施例，介电层120可以包含一蚀刻停止层121，例如，氮掺杂碳化硅(SiCN)层，以及一氧化硅层122，例如，四乙氧基硅烷(TEOS)氧化硅层。熟悉该项技术者应理解以上介电层材料仅为例示说明，本发明并不限于上述列举材料。
接着，在存储单元区域102内的介电层120中形成多个导电通孔220。根据本发明一实施例，导电通孔220可以包含一衬垫层221和一导电层222。例如，衬垫层221可以包含一钛、氮化钛或其组合。例如，导电层222可以包含钨，但不限于此。熟悉该项技术者应理解以上导体材料仅为例示说明，本发明并不限于上述列举材料。在存储单元区域102内的介电层120中形成多个导电通孔220的作法是周知技术，包括光刻、蚀刻、金属沉积、研磨等制作工艺，其细节不另赘述。
在完成多个导电通孔220之后，接着于介电层120上形成一光致抗蚀剂图案130，其中光致抗蚀剂图案130覆盖多个导电通孔220的上表面。根据本发明一实施例，光致抗蚀剂图案130包含一开口130a，位于对准标记区域101内，显露出部分的介电层120的上表面。根据本发明一实施例，开口130a的宽度w可以介于约1微米至约4微米之间。
接着，进行一各向异性干蚀刻制作工艺，经由光致抗蚀剂图案130的开口130a蚀刻介电层120，在介电层120中形成宽度约略等于开口130a的宽度w的一对准标记沟槽210。根据本发明一实施例，对准标记沟槽210可以贯穿介电层120，并且深入到下方的层间介电层110一预定深度。根据本发明一实施例，例如，对准标记沟槽210可以具有一沟槽深度d，介于约400埃至约2000埃之间。
如图2所示，在形成对准标记沟槽210之后，接着去除光致抗蚀剂图案130。根据本发明一实施例，去除光致抗蚀剂图案130的作法是周知技术，例如，可以利用氧气等离子体灰化(oxygen plasma ashing)制作工艺，将光致抗蚀剂图案130去除。利用氧气等离子体灰化制作工艺去除光致抗蚀剂图案130时，在各个导电通孔220上可能会形成一金属氧化层320。根据本发明一实施例，金属氧化层320主要是因为导电层222接触到氧气等离子体而形成。
如图3所示，接着可以进行一预清洁制作工艺，例如，氩气轰击处理，或者一氢系还原处理，将金属氧化层320从各个导电通孔220表面上去除。根据本发明一实施例，在去除金属氧化层320之后，在各个导电通孔220上形成一凹陷结构322。
如图3所示，接着，在基底100上全面沉积一底电极金属层140，使底电极金属层140覆盖对准标记区域101、存储单元区域102和逻辑电路区域103。根据本发明一实施例，底电极金属层140填满各个导电通孔220上的凹陷结构322，且底电极金属层140直接接触多个导电通孔220。根据本发明一实施例，底电极金属层140共形的覆盖对准标记沟槽210的一侧壁和一底面，且对准标记沟槽210不会被底电极金属层140填满。根据本发明一实施例，底电极金属层140在介电层120上方的厚度t1介于约50埃至约150埃之间，在对准标记沟槽210底部的厚度t2约略等于厚度t1。根据本发明一实施例，底电极金属层140可以包含钛、氮化钛、钽、氮化钽或其组合，但不限于此。
如图4所示，接着，可以进行一化学机械研磨(CMP)制作工艺，研磨底电极金属层140，将存储单元区域102和逻辑电路区域103内一部分厚度的底电极金属层140去除掉，在存储单元区域102和逻辑电路区域103内形成一高度平坦的上表面。根据本发明一实施例，研磨底电极金属层140之后，存储单元区域102和逻辑电路区域103内的底电极金属层的剩余部分140b的厚度t3可以介于约30埃至约150埃之间。
根据本发明一实施例，完成化学机械研磨制作工艺之后，在对准标记沟槽210底部的底电极金属层的剩余部分140a的厚度t2大于存储单元区域102和逻辑电路区域103内的底电极金属层的剩余部分140b的厚度t3。
如图5所示，接着于底电极金属层140上沉积一磁性隧穿接面层150。磁性隧穿接面层150可以包括多层结构，例如，包括，但不限于，磁性参考层(reference layer)、一磁性自由层(free layer)及一非磁性阻障层(barrier layer)。接着，在磁性隧穿接面层150上沉积一上电极金属层160。根据本发明一实施例，上电极金属层160可以包含钛、氮化钛、钽、氮化钽或其组合。此时，在对准标记区域101内，上电极金属层160的上表面仍可相对于对准标记沟槽210形成一凹陷结构161。
如图6所示，继续于上电极金属层160上沉积一硬掩模层180，例如，氮化硅或氧化硅，但不限于此。其中硬掩模层180于对准标记沟槽210上方具有一凹陷上表面181，用于形成一对准标记图案401。随后，进行一光刻制作工艺，在硬掩模层180上形成光致抗蚀剂图案190。根据本发明一实施例，通过对准标记图案401的对准，形成在存储单元区域102内的光致抗蚀剂图案190可以精确的定义出后续欲形成的存储结构的图案及位置，提高制作工艺良率。
如图7所示，进行一第一蚀刻制作工艺，例如，反应性离子蚀刻(RIE)制作工艺，各向异性的蚀刻未被光致抗蚀剂图案190覆盖的硬掩模层180和上电极金属层160，留下在光致抗蚀剂图案190下方，硬掩模层的剩余部分180a和上电极160a，构成柱状掩模结构500。根据本发明一实施例，此时，对准标记沟槽210上方的硬掩模层180和上电极金属层160会被完全去除，显露出磁性隧穿接面层150。
如图8所示，最后，进行一第二蚀刻制作工艺，例如，离子束蚀刻(Ion BeamEtching，IBE)制作工艺，利用柱状掩模结构500作为蚀刻抵挡掩模，继续蚀刻磁性隧穿接面层150、底电极金属层的剩余部分140b和部分的介电层120，如此，将上电极金属层160、磁性隧穿接面层150和底电极金属层的剩余部分140b图案化成多个柱状存储结构600。其中，柱状存储结构600分别位于导电通孔220正上方。
结构上，如图8所示，半导体存储器元件1，包含一基底100，其上具有一对准标记区域101和一存储单元区域102。一介电层120，设置于基底100上，介电层120覆盖对准标记区域101和一存储单元区域102。多个导电通孔220，设置于存储单元区域101内的介电层120中。一对准标记沟槽210，设置于对准标记区域101的介电层120中。多个存储结构600，分别设置于多个导电通孔220上，其中各存储结构600包含从一底电极金属层140定义而来的一底电极140c、从一磁性隧穿接面层150定义而来的一磁性隧穿接面结构150a，以及从一上电极金属层160定义而来的一上电极160a。一残余金属堆叠700，位于对准标记沟槽210中，其中残余金属堆叠700包含底电极金属层140的剩余部分140a以及磁性隧穿接面层150的剩余部分150b。
根据本发明一实施例，底电极140c直接接触各个导电通孔220。
根据本发明一实施例，对准标记沟槽210不会被残余金属堆叠700填满。
根据本发明一实施例，在对准标记沟槽210的底部处的底电极金属层的剩余部分140a的厚度比底电极140c的厚度更厚。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种形成半导体存储器元件的方法，包含：
提供基底，其上具有存储单元区域和对准标记区域；
在所述基底上形成介电层，所述介电层覆盖所述存储单元区域和所述对准标记区域；
在所述存储单元区域内的所述介电层中形成多个导电通孔；
在所述对准标记区域的所述介电层中形成对准标记沟槽；
在所述存储单元区域和所述对准标记区域上形成底电极金属层，其中所述底电极金属层共形的覆盖所述对准标记沟槽的侧壁和底面；以及
研磨所述底电极金属层。
2.如权利要求1所述的方法，其中所述底电极金属层直接接触所述多个导电通孔。
3.如权利要求1所述的方法，其中所述对准标记沟槽不会被所述底电极金属层填满。
4.如权利要求1所述的方法，其中于所述对准标记区域的所述介电层中形成所述对准标记沟槽包含：
在所述介电层形成光致抗蚀剂图案，其中所述光致抗蚀剂图案覆盖所述存储单元区域，且所述光致抗蚀剂图案显露出所述对准标记区域；
蚀刻所述对准标记区域内的所述介电层，形成所述对准标记沟槽；以及
去除所述光致抗蚀剂图案。
5.如权利要求4所述的方法，其中去除所述光致抗蚀剂图案时，于各个所述多个导电通孔上形成金属氧化层。
6.如权利要求5所述的方法，其中另包含：
从各个所述多个导电通孔上，将所述金属氧化层去除，其中在去除所述金属氧化层之后，在各个所述多个导电通孔上形成凹陷结构。
7.如权利要求1所述的方法，其中研磨所述底电极金属层之后，剩余的所述底电极金属层的厚度介于30至150埃之间。
8.如权利要求1所述的方法，其中所述底电极金属层包含钛、氮化钛、钽、氮化钽或其组合。
9.如权利要求1所述的方法，其中所述对准标记沟槽具有沟槽深度，介于400至2000埃之间。
10.如权利要求1所述的方法，其中研磨所述底电极金属层之后，该方法另包含：
在所述底电极金属层上沉积磁性隧穿接面层；
在所述磁性隧穿接面层上沉积上电极金属层；
在所述上电极金属层上沉积硬掩模层，其中所述硬掩模层于所述对准标记沟槽上方具有凹陷上表面，用于形成对准标记图案；以及
对所述磁性隧穿接面层、所述上电极金属层和所述硬掩模层进行光刻制作工艺和蚀刻制作工艺，将所述磁性隧穿接面层、所述上电极金属层和所述硬掩模层图案化成多个柱状存储结构。
11.一种半导体存储器元件，其特征在于，包含：
基底，其上具有存储单元区域和对准标记区域；
介电层，设置于所述基底上，所述介电层覆盖所述存储单元区域和所述对准标记区域；
多个导电通孔，设置于所述存储单元区域内的所述介电层中；
对准标记沟槽，设置于所述对准标记区域的所述介电层中；
多个存储结构，分别设置于所述多个导电通孔上，其中各个所述多个存储结构包含从底电极金属层定义而来的底电极、从磁性隧穿接面层定义而来的磁性隧穿接面结构，以及从上电极金属层定义而来的上电极；以及
残余金属堆叠，位于所述对准标记沟槽中，其中所述残余金属堆叠包含所述底电极金属层的剩余部分以及所述磁性隧穿接面层的剩余部分。
12.如权利要求11所述的半导体存储器元件，其中所述底电极直接接触各个所述多个导电通孔。
13.如权利要求11所述的半导体存储器元件，其中所述对准标记沟槽不会被所述残余金属堆叠填满。
14.如权利要求11所述的半导体存储器元件，其中所述底电极金属层包含钛、氮化钛、钽、氮化钽或其组合。
15.如权利要求11所述的半导体存储器元件，其中所述对准标记沟槽具有沟槽深度，介于400至2000埃之间。
16.如权利要求11所述的半导体存储器元件，其中在所述对准标记沟槽的底部处的所述底电极金属层的厚度比从所述底电极金属层定义而来的所述底电极的厚度更厚。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111668369A (zh) * 2020-06-15 2020-09-15 浙江驰拓科技有限公司 一种磁存储器件中底电极的制备方法
CN113725196A (zh) * 2021-08-31 2021-11-30 长江存储科技有限责任公司 半导体结构及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11133457B2 (en) * 2019-09-25 2021-09-28 International Business Machines Corporation Controllable formation of recessed bottom electrode contact in a memory metallization stack
CN111948919B (zh) * 2020-08-18 2022-11-04 上海华力微电子有限公司 光刻标记、对准标记及对准方法
CN114361201A (zh) * 2020-10-13 2022-04-15 联华电子股份有限公司 半导体装置
US20230067049A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and manufacturing method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040043579A1 (en) * 2002-09-04 2004-03-04 Joachim Nuetzel MRAM MTJ stack to conductive line alignment method
US20060017180A1 (en) * 2004-07-26 2006-01-26 Chandrasekhar Sarma Alignment of MTJ stack to conductive lines in the absence of topography
CN1820359A (zh) * 2003-06-24 2006-08-16 国际商业机器公司 具有凹陷的对准标记的平面磁隧道结衬底
US20090261433A1 (en) * 2008-04-21 2009-10-22 Qualcomm Incorporated One-Mask MTJ Integration for STT MRAM
US20160093670A1 (en) * 2014-09-25 2016-03-31 Globalfoundries Singapore Pte. Ltd. Magnetic tunnel junction stack alignment scheme
CN105977202A (zh) * 2015-03-12 2016-09-28 新加坡商格罗方德半导体私人有限公司 具有低k互连的逻辑装置的整合式磁性随机存取记忆体
CN106356448A (zh) * 2015-07-17 2017-01-25 台湾积体电路制造股份有限公司 用于磁隧道结器件的制造技术和相应的器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199572B2 (en) * 2015-05-27 2019-02-05 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040043579A1 (en) * 2002-09-04 2004-03-04 Joachim Nuetzel MRAM MTJ stack to conductive line alignment method
CN1820359A (zh) * 2003-06-24 2006-08-16 国际商业机器公司 具有凹陷的对准标记的平面磁隧道结衬底
US20060017180A1 (en) * 2004-07-26 2006-01-26 Chandrasekhar Sarma Alignment of MTJ stack to conductive lines in the absence of topography
US20090261433A1 (en) * 2008-04-21 2009-10-22 Qualcomm Incorporated One-Mask MTJ Integration for STT MRAM
US20160093670A1 (en) * 2014-09-25 2016-03-31 Globalfoundries Singapore Pte. Ltd. Magnetic tunnel junction stack alignment scheme
CN105977202A (zh) * 2015-03-12 2016-09-28 新加坡商格罗方德半导体私人有限公司 具有低k互连的逻辑装置的整合式磁性随机存取记忆体
CN106356448A (zh) * 2015-07-17 2017-01-25 台湾积体电路制造股份有限公司 用于磁隧道结器件的制造技术和相应的器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111668369A (zh) * 2020-06-15 2020-09-15 浙江驰拓科技有限公司 一种磁存储器件中底电极的制备方法
CN113725196A (zh) * 2021-08-31 2021-11-30 长江存储科技有限责任公司 半导体结构及其形成方法

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