DE19826031C2 - Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils - Google Patents

Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauteils, insbesondere ein Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils.
Mit der Zunahme des Grades der Hochintegration von Halbleiterbauteilen sind Mehrlagen-Verbindungstechnologien noch notwendiger.
Um einen Spielraum für einen Photolithographieprozeß sicherzustellen und um eine Länge einer Verbindung bei solchen Mehrlagen-Verbindungstechnologien zu minimieren, sollten eine Isolationsschicht bzw. Isolierschicht und eine Leitungsschicht bzw. Leiterschicht, welche auf einem Halbleitersubstrat ausgebildet sind, eingeebnet bzw. geglättet werden. Falls diese nicht geglättet werden, können Verbindungen aufgrund der schwierigen Topologie häufig unterbrochen oder kurzgeschlossen werden.
Aus diesem Grund wurden viele Anstrengungen unternommen, die Isolier- und Leiterschicht zu glätten, um ein Kontaktelement auszubilden.
Die Fig. 5a bis 5d zeigen Prozeßschritte eines Herstellungsverfahrens nach dem Stand der Technik zum Ausbilden von Kontaktelementen. In Fig. 5a wird eine Gate- Elektrode 4, z. B. eine Wortleitung eines Halbleiterspeicherbauteils, auf einem Halbleitersubstrat 1 ausgebildet, in welchem eine Bauteilisolierschicht 2 ausgebildet ist. Eine Isolierschicht 6 aus Oxid wird auf dem Halbleitersubstrat 1, einschließlich der Gate-Elektrode 4, abgeschieden. Die Oxidschicht 6 hat längs der Topologie der Gate-Elektrode 4 eine unebene Oberfläche. Ebenfalls werden zwei Bereiche, die zueinander stufenversetzt sind, auf der Oxidschicht 6 ausgebildet, wobei der eine der Bereich der oberen Stufe ist, bei dem die Gate-Elektrode 4 ausgebildet ist, und der andere ein Bereich der unteren Stufe ist, bei dem die Gate-Elektrode nicht ausgebildet ist.
Wenn als nächstes unter Verwendung eines CMP-Prozesses (eines chemisch-mechanischen Polierprozesses) ein Ätzen der Oxidschicht 6 mit der unebenen Oberfläche ausgeführt wird, kann die Oberfläche der Oxidschicht 6 geglättet werden, wie dies in Fig. 5b dargestellt ist.
Gemäß Fig. 5c, wird die geglättete Oxidschicht 6 ebenfalls geätzt, bis ein Diffusionsbereich (nicht dargestellt) auf dem Halbleitersubstrat 1 freigelegt ist, wodurch ein Kontaktloch 8 ausgebildet wird. Anschließend wird eine Leiterschicht 10, z. B. aus Polysilicium, welche das Kontaktloch 8 ausfüllt, auf der Oxidschicht 6 abgeschieden.
Schließlich wird, wie in Fig. 5d dargestellt, ein CMP- Prozeß ausgeführt, um die Leiterschicht 10 zu ätzen, bis die Oberfläche der Oxidschicht 6 freigelegt ist, wodurch ein Kontaktelement 10a aus Polysilicium ausgebildet wird.
Hierbei sollte die Tatsache beachtet werden, daß bei dem herkömmlichen Verfahren zuerst der CMP-Prozeß an der Oxidschicht 6 ausgeführt wird, bevor das Kontaktelement 10a ausgebildet wird, wodurch während des CMP-Prozesses ein Kratzer auf der Oxidschicht 6 erzeugt wird. Dieser Kratzer auf der Oxidschicht 6 führt zu einer Überbrückung bzw. Brücke zwischen den Verbindungen, die auf den Kontaktelementen ausgebildet werden sollen, indem ein leitendes Material im Kratzer abgedeckt wird. Ebenfalls sollte genug von der Oxidschicht 6 abgeschieden werden, um die Gate-Elektrode 4 zu bedecken und um eine Oberflächenglättung der Oxidschicht zu gewährleisten. Folglich ist eine ausreichende Zeit erforderlich, um durch Ätzen die Oxidschicht zu glätten. Dies führt zu einer Verringerung der Herstellungsausbeute von Halbleiterbauteilen.
Zusammenfassend führt das herkömmliche Verfahren zum Ausbilden von Kontaktelementen zu zwei Problemen: Als erstes werden während des CMP-Prozesses aufgrund des Poliermaterials Mikrokratzer und Löcher auf der Oxidschicht 6 ausgebildet. Dieses Problem führt zu einer Überbrückung zwischen den Verbindungen, die durch eine anschließende Metallisierung ausgebildet wird. Als zweites wird es schwieriger die Dicke einer Isolierschicht bei der Glättung bzw. Planarisierung zu verringern. Diese Probleme führen schließlich zu einer Abnahme der Zuverlässigkeit und der Ausbeute.
Die EP 0 621 630 A1 offenbart die Ausbildung einer Metallschicht in Kontaktöffnungen einer zusammengesetzten Isolierschicht. Zur Ausbildung von Kontaktelementen wird die Metallschicht zurückgeätzt, wobei in der Kontaktöffung die Metallschicht mit einer nach unten trichterförmig zulaufenden Öffnung überätzt wird. Anschließend wird die Struktur einem chemisch-mechanischen Polieren unterzogen, wobei eine härtere Zwischenschicht in der Isolierschicht als Ätzstopp-Schicht dient. Das Nivellieren der oberen und unteren Stubstratplateaus erfolgt somit durch Verringerung der Polierwirkung, sobald die härtere Zwischenschicht im unteren Plateaubereich freigelegt ist.
Wie die eben genannte Schrift offenbaren auch die DE 43 11 484 A1 und die EP 0 540 444 A1 die Ausbildung von Kontaktelementen in einer mehrlagigen Isolierschicht. Dabei ist die härtere Isolierschicht nicht zwischen zwei weichere Schichten eingebettet, sondern es ist jeweils eine bzgl. des Polierens härtere Schicht auf einer weicheren Isolierschicht abgeschieden.
Bei der DE 43 01 451 C2 wird auf einem Halbleitersubstrat eine Isolierschicht ausgebildet, in der Isolierschicht eine Kontaktöffnung geätzt, die Kontaktöffnung und die Oberfläche der Isolierschicht mit einer Wolframschicht gefüllt bzw. beschichtet und ein Polierprozeß durchgeführt. Beim Polierprozeß wird das Wolfram zunächst stärker abgetragen, so daß in der Kontaktöffnung ein zurürckgesetztes Kontaktelement verbleibt, durch einen Ätzprozeß wird dann die Isolierschicht auf das Niveau der Kontaktelements oder sogar etwas darunter zurückgeätzt.
Bei der US 5,573,633 wird ebenfalls eine W-Schicht in ein Kontaktloch in einer Isolierschicht abgeschieden. Zuvor wurde eine Diffusionsbarriere in den Kontaktöffnungen und auf der Isolierschicht abgeschieden. Diese dient dann beim chemich-mechanischen Polieren der W-Schicht als Ätzstopp, um ein Überätzen der Kontaktelemente aus der W-Schicht zu vermeiden. Anschließend wird die Schicht der Diffusionsbarriere an der Oberseite der Isolierschicht entfernt.
Es ist daher Aufgabe der Erfindung, ein Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils auf einem Halbleitersubstrat vorzusehen, bei dem nach dem Ausbilden der Kontaktelemente ein höher gelegener Bereich und ein tiefer gelegener Bereich des Halbleitersubstrats effizient geglättet werden.
Die vorstehende Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen.
Die Erfindung wird nachstehend anhand der Figuren näher erläutert. Es zeigen:
Fig. 1a bis 1e Ablaufdiagramme, die die Prozeßschritte eines neuen Verfahrens zum Ausbilden von Kontaktelementen eines Halbleitersubstrates gemäß einem ersten Ausführungsbeispiel der Erfindung darstellen;
Fig. 2 einen Querschnitt, der ein zurückgesetztes Kontaktelement darstellt, welches gemäß einem ersten Ausführungsbeispiel der Erfindung hergestellt wurde;
Fig. 3a bis 3e Ablaufdiagramme, die Prozeßschritte eines neuen Verfahrens zum Ausbilden von Kontaktelementen eines Halbleitersubstrates gemäß einem zweiten Ausführungsbeispiel der Erfindung darstellen;
Fig. 4 eine Querschnittsansicht, die ein zurückgesetztes Kontaktelement darstellt, welches gemäß dem zweiten Ausführungsbeispiel der Erfindung hergestellt wurde; und
Fig. 5a bis 5d Ablaufdiagramme, die Prozeßschritte eines herkömmlichen Verfahrens zum Ausbilden von Kontaktelementen eines Halbleiterbauteils darstellen.
Wie dies in den Fig. 1d und 3d dargestellt ist, schließt ein neues Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils gemäß der Erfindung einen Schritt zum Ausbilden einer Leiterschicht, die ein Kontaktloch ausfüllt, auf einer isolierenden Schicht ein. Das Verfahren weist nach dem Ausbilden der Kontaktelemente weiterhin einen Schritt des Ätzens zum Planarisieren einer Oberfläche der Isolierschicht sowie der Kontaktelemente ein, indem die Leiterschicht unter Verwendung eines Rückätzprozesses oder eines chemisch-mechanischen Polierprozesses (CMP-Prozesses) geätzt wird, bis zumindest die Oberfläche der Isolierschicht freigelegt ist. Alternativ werden die Leiterschicht und die Isolierschicht unter Verwendung eines CMP-Prozesses gleichzeitig durch Ätzen planarisiert, um die Kontaktelemente auszubilden und um die Oberfläche der Isolierschicht zu glätten. Durch dieses Verfahren kann eine Überbrückung bzw. Brücke zwischen Verbindungen, welche aufgrund eines Kratzers auf der Oberfläche der Isolierschicht erzeugt werden können, nach Auffüllen eines Kontaktloches mit der Leiterschicht durch Planarisierungs- Ätzen der Leiterschicht verhindert. Da die Isolierschicht eine untere Isolierschicht und eine obere Isolierschicht, die gegenüber der unteren Isolierschicht eine höhere Härte aufweist, einschließt, werden höher gelegene Bereiche und tiefer gelegene Bereiche der Isolierschicht längs der Topologie einer Gate-Elektrode oder einer Metallverbindung wirksam eingeebnet bzw. geglättet. Folglich kann die Dicke der Isolierschicht beträchtlich verringert werden.
Ausführungsbeispiel 1
Nun wird unter Bezugnahme auf die Fig. 1 und 2 ein Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterspeicherbauteils gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben. Diese Figuren zeigen ein erstes Ausführungsbeispiel der Erfindung.
Fig. 1a zeigt ein Halbleitersubstrat 100, z. B. ein Siliciumsubstrat, welches eine Bauteilisolierschicht 102 (in diesem Fall ein Feldoxidbereich) aufweist, welche strukturiert ist, um aktive und inaktive Bereiche abzugrenzen. Beim Ausführungsbeispiel von Fig. 1a hat die Bauteilisolierschicht 102 die charakteristische Form eines STI-Feldoxids (Feldoxid mit flacher Grabenisolierung), aber die Erfindung kann selbstverständlich unter Verwendung anderer Isoliertechniken ausgeführt werden, wie z. B. eines LOCOS-Feldoxids, einer Seitenwandmaskenisolierung oder einer direkten Feldisolierung. Eine Gate-Elektrode 104, z. B. eine Wortleitung des Halbleiterspeicherbauteils, wird auf dem Siliciumsubstrat 100 ausgebildet. Dieses Siliciumsubstrat schließt Diffusionsbereiche (nicht dargestellt) ein, z. B. Source-/Drainbereiche, die in aktiven Bereichen auf beiden Seiten der Gate-Elektrode 104 ausgebildet sind. Als nächstes wird eine Isolierschicht 106 (oder eine Zwischenlagen-Isolierschicht) auf dem Siliciumsubstrat 100 einschließlich der Gate-Elektrode 104 ausgebildet, um zwischen den Verbindungen eine elektrische Isolierung herzustellen. Die Isolierschicht 106 kann aus mindestens einem Material aus der folgenden Gruppe hergestellt werden: SiO2, USG (undotiertes Silikatglas), BPSG (Bor-Phosphor-Silikatglas), PSG (Phosphor- Silikatglas), SiN, SiON, SiOF, SOG (Spin On Glass = aufgesponnenes Glas), FOX (Flowable Oxide = fließfähiges Oxid), Polymer oder eine Kombination daraus. Vorzugsweise weist die Isolierschicht 106 eine Mehrlagenschicht auf, d. h., eine untere Isolierschicht 106a und eine obere Isolierschicht 106b, welche zueinander verschiedene Härte aufweisen. Die untere Isolierschicht 106a ist aus einer Oxidschicht hergestellt, welche vorzugsweise eine Dicke im Bereich von 4.000 bis 12.000 Å (Angström) aufweist. Die untere Isolierschicht 106a kann aus einem Material hergestellt sein, das aus der folgenden Gruppe ausgewählt ist: SiO2, USG, BPSG, PSG oder einer Kombination daraus; hergestellt unter Verwendung eines CVD-Prozesses (chemische Gasphasenabscheidung), eines Aufschmelzprozesses (Reflow- Prozeß), eines Abscheide-/Ätzprozesses oder eines HDP- Prozesses (Plasmaprozeß mit hoher Dichte). Alternativ kann die untere Isolierschicht 106a aus einem Material der folgenden Gruppe ausgewählt sein: SiOF, FOX (fließfähiges Oxid) und Polymer oder einer Kombination daraus; hergestellt unter Verwendung eines SOG-Prozesses (Aufspinn- Prozesses) oder eines Aufspinn-Beschichtung-Prozesses.
Die obere Isolierschicht 106b kann aus einem Material hergestellt sein, welches bezüglich der unteren Isolierschicht 106a eine höhere Härte und vorzugsweise eine Dicke im Bereich von 100 bis 1.000 Å aufweist. Die obere Isolierschicht 106b kann aus einem Material hergestellt sein, welches z. B. aus der Gruppe SiN, SiON, AlN, Al2O3, BN und diamantartiger Kohlenstoff oder einer Kombination daraus ausgewählt ist. Es ist einer der wichtigsten Faktoren, daß die obere Isolierschicht 106b mit der relativ höheren Härte verwendet wird, um während eines nachfolgenden Planarisierungs-Ätzens einen tiefer gelegenen Bereich der unteren Isolierschicht 106a mit einer langsameren Geschwindigkeit zu ätzen.
Im wesentlichen wird die Isolierschicht 106 so ausgebildet, daß sie längs der Topologie der Gate-Elektrode 104 eine unebene Oberfläche aufweist, wobei ein Bereich, in dem die Gate-Elektrode 104 ausgebildet ist, eine relativ hohe Stufe zu einem Bereich, in dem die Gate-Elektrode nicht ausgebildet ist, aufweist.
Wie dies in Fig. 1b dargestellt ist, wird die Isolierschicht 106 geätzt, bis zumindest einer der diffundierten Bereiche freigelegt ist, wodurch ein Kontaktloch 108 ausgebildet wird.
Wie dies in Fig. 1c dargestellt ist, wird eine Leiterschicht 110 zum Ausbilden von Kontaktelementen über der oberen Isolierschicht 106b mit einer Dicke (z. B. 3.000 bis 5.000 Å), die ausreicht, um das Kontaktloch 108 aufzufüllen, abgeschieden. Die Leiterschicht 110 besteht aus einem Material, das aus der Gruppe W, Al, Cu, Ti, TiN, Polysilicium, W-Si, Al-Cu, und Al-Cu-Si ausgewählt ist; hergestellt unter Verwendung eines CVD-, PVD- (z. B. Sputter-), Aufschmelz- oder eines Zwangsfüllprozesses (z. B. Aufsprüh- oder Aufspinn-Prozeß zum Füllen der Kontaktlöcher).
Beim ersten Ausführungsbeispiel wird die Leiterschicht 110 unmittelbar auf der oberen Isolierschicht 106b ausgebildet und füllt das Kontaktloch 108 aus, während bei einer Modifikation des ersten Ausführungsbeispiels eine Hemmschicht bzw. Sperrschicht (nicht dargestellt) unmittelbar auf der oberen Isolierschicht 106b und auf beiden Seitenwänden sowie dem Boden des Kontaktloches 108 ausgebildet werden kann, wobei dann die Leiterschicht 110, die das Kontaktloch 108 auffüllt, auf der Sperrschicht ausgebildet wird. Die Sperrschicht kann aus einem Material der folgenden Gruppe ausgewählt sein: Ti, TiN, Ta, TaN, WN, TiSiN oder einer Kombination daraus, um den Kontaktwiderstand und die Haftcharakteristik zu verbessern und um eine wechselseitige Reaktion zu unterdrücken.
Bezugnehmend auf Fig. 1d, wird die Leiterschicht 110 geätzt, bis eine Oberfläche der oberen Isolierschicht 106b freigelegt ist, um dadurch ein Kontaktelement 110a auszubilden. Der Ätzprozeß der Leiterschicht wird mittels eines CMP-Prozesses oder eines Rückätzprozesses unter Verwendung einer Naß- oder Trockenätze ausgeführt. Wenn der CMP-Prozeß ausgeführt wird, um die Leiterschicht 110 zu ätzen, wird ein Poliermaterial verwendet, wobei ein Poliergeschwindigkeitsverhältnis der Leiterschicht 110 zur Isolierschicht 106 im Bereich von 1 : mehreren Hundert bis mehrere Hundert : 1 liegt. Vorzugsweise wird ein Poliermaterial verwendet, bei dem eine Poliergeschwindigkeit der Leiterschicht 110, welche z. B. aus Polysilicium besteht, 5 × höher ist, als die für die untere Isolierschicht 106, welche z. B. ein Oxid ist, oder für die obere Isolierschicht, welche z. B. ein Nitrid (SiN oder SiON) ist.
Falls alternativ der Rückätzprozeß ausgeführt wird, um die Leiterschicht 110 zu ätzen, und falls die Leiterschicht 110 das Kontaktloch 108 ausfüllt und ausreichend überätzt ist, wird ein zurückgesetztes Kontaktelement 110b ausgebildet, wie in Fig. 2 dargestellt. Diese Figur zeigt das zurückgesetzte Kontaktelement 110b, welches gemäß einer weiteren Modifikation des ersten Ausführungsbeispiels ausgebildet ist. Das zurückgesetzte Kontaktelement 110b kann während eines darauffolgenden Ätzprozesses zum Einebnen der Isolierschicht 106 als eine Ätzstoppschicht verwendet werden.
Wie in Fig. 1e dargestellt, kann abschließend ein CMP- Ätzprozeß zum Planarisieren ausgeführt werden, um die Isolierschicht 106 und das Kontaktelemente 110a einzuebnen. Während des CMP-Prozesses wird die obere Isolierschicht 106b beseitigt und die Oberfläche der unteren Isolierschicht 106a wird eingeebnet. Folglich wird das Kontaktelement 110a oder 110b ausgebildet, welches eine ebene Fläche mit der gleichen horizontalen Position wie die Oberfläche der unteren Isolierschicht 106a aufweist. Vorzugsweise wird der CMP-Prozeß unter Verwendung eines Poliermaterials ausgeführt, wobei ein Poliergeschwindigkeitsverhältnis der Leiterschicht 110 zur Isolierschicht 106 im Bereich von 1 : mehreren Hundert bis mehrere Hundert : 1 liegt.
Wenn das zurückgesetzte Kontaktelement 110b ausgebildet wird, wird alternativ der CMP-Prozeß zum Einebnen der Isolierschicht 106 unter Verwendung des zurückgesetzten Kontaktelementes 110b als eine Ätzstoppschicht ausgeführt, wie dies durch eine gestrichelte Linie 111 in Fig. 2 dargestellt ist.
Da der relativ hoch gelegene Teil der Isolierschicht 106, bei dem die Gate-Elektrode 104 und das Kontaktloch 108 ausgebildet sind, zum Planarisieren mit einer Poliergeschwindigkeit geätzt wird, die höher ist als bei einem Teil, in dem diese nicht ausgebildet sind (aufgrund des höheren Drucks auf höhere Teile beim Planarisieren mittels CMP), kann die Planarisierung der Isolierschicht 106 leichter erreicht werden. Da ebenfalls die obere Isolierschicht 106b gegenüber der unteren Isolierschicht 106a eine höhere Härte aufweist, wird diese mit einer langsameren Poliergeschwindigkeit geätzt, als die untere Isolierschicht 106a, wodurch eine wirksame Planarisierung der Isolierschicht 106 erreicht werden kann. Folglich kann die Dicke der unteren Isolierschicht 106a, welche zwischen Verbindungen als eine Zwischenlagen-Isolierschicht verwendet werden kann, im Vergleich zu einer Isolierschicht bei einem herkömmlichen Halbleiterbauteil beträchtlich verringert werden.
Andererseits können die Leiterschicht 110 und die Isolierschicht 106 unter Verwendung des CMP-Prozesses gleichzeitig zur Planarisierung geätzt werden. In diesem Fall wird der CMP-Prozeß unter Verwendung eines Poliermaterials zum Ätzen einer Oxidschicht ausgeführt, nämlich einem nichtselektiven Poliermaterial, um nacheinander die Leiterschicht 110 aus Polysilicium, die obere Isolierschicht 106b aus Nitrid und die untere Isolierschicht 106a aus Oxid zu ätzen.
Anschließend wird eine obere Verbindung (nicht dargestellt) ausgebildet, welche mit dem Kontaktelement 110a oder 110b elektrisch verbunden ist. Da ein leitendes Material, welches abgeschieden wird, um ein Kontaktelement auf der Oberfläche der planarisierten Isolierschicht 106 auszubilden, gemäß dem ersten Ausführungsbeispiel der Erfindung nicht eingefangen wird, kann eine Brücke zwischen Verbindungen nicht erzeugt werden, selbst wenn die Verbindungen auf der Isolierschicht ausgebildet werden.
Ausführungsbeispiel 2
Unter Bezugnahme auf die Fig. 3 und 4 wird im folgenden ein Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterspeicherbauteils gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben.
Wie in Fig. 3a dargestellt, ist eine Metallverbindung 202 auf einem Halbleitersubstrat 200 ausgebildet, z. B. ein Siliciumsubstrat, dessen aktive und inaktive Bereiche abgegrenzt sind. Die Metallverbindung 202 wird auf dem aktiven Bereich ausgebildet.
Obwohl dies nicht dargestellt ist, kann alternativ eine Isolierschicht mit einer Dicke von 4.000 bis 20.000 Å auf dem Siliciumsubstrat 200, auf dem eine Gate-Elektrode (nicht dargestellt) ausgebildet ist, abgeschieden werden und dann kann die Metallverbindung 202 auf der Isolierschicht ausgebildet werden.
Als nächstes wird eine Isolierschicht 204 auf dem Siliciumsubstrat 200, einschließlich der Metallverbindung 202, abgeschieden, um zwischen den Verbindungen eine elektrische Isolierung zu ermöglichen. Die Isolierschicht 204 kann aus einem Material aus der folgenden Gruppe ausgewählt sein: SiO2, USG, BPSG, PSG, SiN, SiON, SiOF, SOG, FOX, Polymer oder eine Kombination daraus. Vorzugsweise weist die Isolierschicht 204 eine Mehrlagenschicht auf, d. h., eine untere Isolierschicht 204a und eine obere Isolierschicht 204b, welche zueinander eine verschiedene Härte aufweisen. Die untere Isolierschicht 204a besteht aus einer Oxidschicht, welche vorzugsweise eine Dicke im Bereich von 10.000 bis 30.000 Å aufweist. Die untere Isolierschicht 204a kann aus einem Material der folgenden Gruppe ausgewählt sein: SiO2, USG, BPSG, PSG oder einer Kombination daraus; welche unter Verwendung eines CVD-Prozesses, eines Aufschmelzprozesses, eines Abscheide- /Ätzprozesses oder eines HDP-Prozesses hergestellt werden. Alternativ kann die untere Isolierschicht 204a aus einem Material der folgenden Gruppe ausgewählt werden: SiOF, FOX, Polymer oder einer Kombination daraus; welche unter Verwendung eines SOG-Prozesses oder eines Aufspinn- Beschichtungsprozesses hergestellt werden.
Die obere Isolierschicht 204b ist aus einem Material hergestellt, welches bezüglich der unteren Isolierschicht 204a eine höhere Härte und vorzugsweise eine Dicke im Bereich von 100 bis 1.000 Å aufweist. Die obere Isolierschicht 204b kann z. B. aus einem Material der folgenden Gruppe ausgewählt sein: SiN, SiON, AlN, Al2O3, BN, diamantartiger Kohlenstoff oder eine Kombination daraus. Die obere Isolierschicht 204b wird verwendet, um während eines anschließenden Planarisierungs-Ätzschrittes einen tiefer gelegenen Teil der unteren Isolierschicht 204a mit einer geringeren Geschwindigkeit zu ätzen.
Im wesentlichen wird die Isolierschicht 204 mit einer unebenen Fläche längs der Topologie der Metallverbindung 202 ausgebildet. Ein Bereich, in dem die Metallverbindung 202 ausgebildet ist, weist eine relativ große Stufe zu einem Bereich, in dem die Metallverbindung nicht ausgebildet ist, auf.
Wie in Fig. 3b dargestellt, wird die Isolierschicht 204 geätzt, bis zumindest die Metallverbindung 202 freigelegt ist, wodurch ein Kontaktloch 206 ausgebildet wird.
Wie in Fig. 3c dargestellt, wird eine Sperrschicht 207 direkt auf der oberen Isolierschicht 204b und auf beiden Seitenwänden sowie dem Boden des Kontaktloches 206 ausgebildet. Die Sperrschicht bzw. Stoppschicht 207 wird aus einem Material, das aus der folgenden Gruppe ausgewählt ist, hergestellt: Ti, TiN, Ta, TaN, WN, TiSiN oder einer Kombination daraus, um den Kontaktwiderstand und die Haftcharakteristik zu verbessern sowie um die wechselseitige Reaktion zwischen der Metallverbindung 202 und einem leitendem Material für das Kontaktelement zu unterdrücken. Als nächstes wird eine Leiterschicht 208 zum Ausbilden der Kontaktelemente auf der Sperrschicht 207 abgeschieden. Die Dicke (z. B. 2.000 bis 6.000 Å) reicht aus, um das Kontaktloch 206 aufzufüllen. Die Leiterschicht 208 besteht aus einem Material, welches aus der folgenden Gruppe ausgewählt sein kann: W, Al, Cu, Ti, TiN, Polysilicium, W-Si, Al-Cu oder Al-Cu-Si; hergestellt unter Verwendung eines CVD-, PVD-, Aufschmelz- oder Zwangsfüllprozesses (Force-Fill-Process) bzw. Sputter- Prozeß.
Wie in Fig. 3d dargestellt, werden die Leiterschicht 208 und die Sperrschicht 207 nacheinander geätzt, bis eine Oberfläche der oberen Isolierschicht 204b freigelegt ist, um dadurch ein Kontaktelement 208a auszubilden. Der Ätzprozeß der Leiterschicht 208 und der Sperrschicht 207 wird durch einen CMP-Prozeß oder einen Rückätzprozeß unter Verwendung einer Naß- oder Trockenätze ausgeführt. Wenn der CMP-Prozeß ausgeführt wird, um die Leiterschicht 208 zu ätzen, wird ein Poliermaterial verwendet, bei dem das Poliergeschwindigkeitsverhältnis für die Leiterschicht 208 zur Isolierschicht 204 im Bereich von 1 : einige Hundert bis einige Hundert : 1 liegt. Vorzugsweise wird ein solches Poliermaterial verwendet, bei dem eine Poliergeschwindigkeit für die Leiterschicht 208 aus Wolfram (W) 5 × oder noch höher ist als die für die untere Isolierschicht 204 aus Oxid oder die für die obere Isolierschicht aus Nitrid (SiN oder SiON).
Falls der Rückätzprozeß ausgeführt wird, um die Leiterschicht 208 zu ätzen und falls die Leiterschicht 208, die das Kontaktloch 206 auffüllt, ausreichend überätzt wird, wird alternativ ein zurückgesetztes Kontaktelement 208b ausgebildet, wie dies in Fig. 4 dargestellt ist. Diese Figur zeigt das zurückgesetzte Kontaktelement 208b, das gemäß einer Modifikation des zweiten Ausführungsbeispiels ausgebildet ist. Das zurückgesetzte Kontaktelement 208b wird während des anschließenden Planarisierung-Ätzprozesses der Isolierschicht 204 als Ätzstoppschicht verwendet.
Wie dies in Fig. 3e dargestellt ist, wird schließlich ein CMP-Ätzprozeß zum Planarisieren ausgeführt, um die Isolierschicht 204 und das Kontaktelement 208a einzuebnen. Während des CMP-Prozesses wird die obere Isolierschicht 204b beseitigt und eine Oberfläche der unteren Isolierschicht 204a wird eingeebnet. Folglich wird das Kontaktelement 208a oder 208b ausgebildet, welches eine glatte Oberfläche und die gleiche horizontale Position wie die Oberfläche der unteren Isolierschicht 204a aufweist. Der CMP-Prozeß wird vorzugsweise unter Verwendung eines Poliermaterials ausgeführt, bei dem das Poliergeschwindigkeitsverhältnis der Leiterschicht 208 zur Isolierschicht 204 im Bereich von 1 : mehreren Hundert bis mehreren Hundert : 1 liegt.
Falls alternativ das zurückgesetzte Kontaktelement 208b durch den Überätzprozeß ausgebildet wird, wird der CMP- Prozeß zur Planarisierung der Isolierschicht 204 unter Verwendung des zurückgesetzten Kontaktelementes 208b als einer Ätzstoppschicht ausgeführt, wie dies durch eine gestrichelte Linie 209 in Fig. 4 dargestellt ist. Es ist vorteilhaft, wenn beim CMP-Prozeß ein Poliermaterial verwendet wird, bei dem ein Poliergeschwindigkeitsverhältnis der Leiterschicht 208 zur Isolierschicht 204 bei 1 : 10 liegt.
Da ähnlich wie beim ersten Ausführungsbeispiel ein höher gelegener Teil der Isolierschicht 204, bei dem die Metallverbindung 202 und das Kontaktloch 206 ausgebildet sind, mit einer Poliergeschwindigkeit eben geätzt wird, die höher ist als bei einem Teil, bei dem diese nicht ausgebildet sind, kann die Planarisierung bzw. Einebnung der Isolierschicht 204 einfach erreicht werden. Da ebenfalls die obere Isolierschicht 204b eine relativ höhere Härte bezüglich der unteren Isolierschicht 204a aufweist, wird diese mit einer langsameren Poliergeschwindigkeit geätzt, als die untere Isolierschicht 204a, wodurch eine wirksame Planarisierung der Isolierschicht 204 erreicht werden kann. Folglich kann im Vergleich zu einer Isolierschicht bei einem herkömmlichen Halbleiterbauteil die Dicke der unteren Isolierschicht 204a, welche als Isolierschicht zwischen Verbindungen verwendet werden kann, beträchtlich verringert werden.
Andererseits können die Leiterschicht 208 und die Isolierschicht 204 gleichzeitig unter Verwendung des CMP- Prozesses eben geätzt werden. In diesem Fall wird der CMP- Prozeß unter Verwendung eines Poliermaterials (eines nichtselektiven Poliermaterials) zum Ätzen einer Oxidschicht ausgeführt, um nacheinander die Leiterschicht 208 aus Wolfram, die Sperrschicht 207, die obere Isolierschicht 204b aus Nitrid und die untere Isolierschicht 204a aus Oxid zu ätzen.
Anschließend wird eine obere Verbindung (nicht dargestellt) ausgebildet, um mit dem Kontaktelement 208a oder 208b elektrisch in Verbindung zu stehen. Da gemäß dem zweiten Ausführungsbeispiel der Erfindung ein Leitermaterial, welches abgeschieden wird, um ein Kontaktelement auf der Oberfläche der geglätteten Isolierschicht 204 auszubilden, nicht eingefangen wird, kann keine Überbrückung erzeugt werden, selbst wenn die obere Verbindung ausgebildet wird.
Wie dies aus dem Vorgenannten offensichtlich ist, bietet die Erfindung den Vorteil von Kontaktelementen, welche eine Überbrückung zwischen Verbindungen verhindern, welche durch einen Kratzer der Oberfläche einer Isolierschicht verursacht werden kann. Dies liegt daran, daß ein CMP- Prozeß zum Ausbilden der Kontaktelemente ausgeführt wird, nachdem ein CMP-Prozeß zum Planarisieren der Isolierschicht ausgeführt wurde.
Da weiterhin die Isolierschicht zwei Schichten einschließt, eine untere Isolierschicht und eine obere Isolierschicht mit einer relativ hohen Härte bezüglich der unteren Isolierschicht, werden ein hoch gelegener Bereich, in dem eine Leiterstruktur ausgebildet ist, und ein tief gelegener Bereich, in dem der Leiter nicht ausgebildet ist, wirksam geglättet. Daher bietet die Erfindung weiterhin den Vorteil, daß die Dicke der Isolierschicht beträchtlich verringert werden kann.

Claims (8)

1. Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils, das die Schritte aufweist:
Ausbilden einer Leiterstruktur (104, 202) auf einem Halbleitersubstrat (100, 200) mit einer Vielzahl von darin befindlichen, diffundierten Bereichen;
Ausbilden einer Isolierschicht (106, 204) auf dem Halbleitersubstrat (100, 200), einschließlich der Leiterstruktur (104, 202), wobei sich um die Leiterstrukturen (104, 202) Bereiche ergeben, in denen die Isolierschicht (106, 202) höher über dem Halbleitersubstrat (100, 200) gelegen ist als in anderen Bereichen;
Ätzen der Isolierschicht (106, 204), bis mindestens einer der diffundierten Bereiche oder die Leiterstruktur (104, 202) freigelegt ist, um ein Kontaktloch (108, 206) auszubilden;
Ausbilden einer Leiterschicht (110, 208), welche das Kontaktloch (108, 206) auffüllt, auf der Isolierschicht (106, 204);
Ätzen der Leiterschicht (110, 208), bis die Isolierschicht (106, 204) freigelegt ist, und Überätzen der Leiterschicht (110, 208), um im Kontaktloch (108, 206) ein zurückgesetztes Kontaktelement (110b, 208b) auszubilden, mit einer Oberfläche der zurückgesetzten Kontaktelemente (110b, 208b) auf der Höhe einer Niveaulinie (111, 209), wobei die Niveaulinie (111, 209) unterhalb der oberen Fläche der Isolierschicht (106, 204) in den anderen Bereichen des Substrats (100, 200) verläuft, in denen die Leiterstruktur (104, 202) nicht ausgebildet ist; und
Chemisch-mechanisches Polieren (CMP) der Isolierschicht (106, 204) und der Kontaktelemente (110b, 208b) zum Einebnen der Oberfläche, wobei die Kontaktelemente (110b, 204a) als Ätzstoppschicht auf der Höhe der Niveaulinie (111, 209) verwendet werden.
2. Verfahren gemäß Anspruch 1, bei dem die Isolierschicht (106) aus einem Material der Gruppe SiO2, USG (undotiertes Silikatglas), Bor-Phosphor- Silikat-Glas (BPSG), Phosphor-Silikatglas (PSG), SiN, SiON, SiOF, aufgesponnenes Glas, fließfähiges Oxid, Polymer oder eine Kombination daraus ausgewählt ist.
3. Verfahren gemäß Anspruch 1 oder 2, bei dem die Leiterschicht (110, 208) aus einem Material der Gruppe W, Al, Cu, Ti, TiN, Polysilicium, W-Si, Al-Cu oder Al-Cu-Si ausgewählt ist, welche mittels eines chemischen Gasphase-Abscheide- (CVD-), physikalischen Gasphase- Abscheide- (PVD-), Aufschmelz- oder Zwangsfüll-Prozesses hergestellt werden.
4. Verfahren gemäß Anspruch 1, 2 oder 3, bei dem das Ätzen der Leiterschicht (110, 208) mittels eines Naß- oder Trocken-Ätzprozesses ausgeführt wird.
5. Verfahren gemäß einem der vorhergehenden Ansprüche, das vor dem Schritt des Ausbildens der Leiterschicht (208) das Ausbilden einer Sperrschicht (207) auf der Isolierschicht (204), einschließlich des Kontaktloches (206), aufweist.
6. Verfahren gemäß Anspruch 5, bei dem die Sperrschicht (207) zumindest aus einem Material der Gruppe Ti, TiN, Ta, TaN, WN, TiSiN oder einer Kombination daraus hergestellt wird.
7. Verfahren gemäß einem der vorhergehenden Ansprüche,
bei dem das Ausbilden der Isolierschicht (106, 202) das aufeinanderfolgende Ausbilden einer ersten Isolierschicht (106a, 204a) und einer zweiten Isolierschicht (106b, 204b) umfaßt, wobei die zweite Isolierschicht (106b, 204b) gegenüber der ersten Isolierschicht (106a, 204a) eine höhere Härte aufweist;
bei dem beim Ätzen der Leiterschicht (110, 208) die obere Fläche der überätzten, zurückgesetzten Kontaktelemente (110b, 208b) auf der Niveaulinie (111, 209) liegt, die unterhalb der oberen Fläche der ersten Isolierschicht (106a, 204a) in den anderen Bereichen des Substrats (100, 200) verläuft, in denen die Leiterstruktur (104, 202) nicht ausgebildet ist; und
bei dem die zweite Isolierschicht (106b, 204b) beim chemisch-mechanischen Polieren mit einer niedrigeten Geschwindigkeit geätzt wird, als die erste Isolierschicht (106a, 204a).
8. Verfahren gemäß Anspruch 7, bei dem die erste Isolierschicht (204a) aus einem Material der Gruppe SiO2, USG, BPSG, PSG, SiOF, fließfähiges Oxid oder Polymer ausgewählt ist und bei dem die zweite Isolierschicht (204b) aus einem Material aus der Gruppe SiN, SiON, AlN, Al2O3, BN oder diamantartiger Kohlenstoff ausgewählt ist.
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TW (1) TW396576B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183139B2 (en) 2010-04-30 2012-05-22 Globalfoundries Inc. Reduced defectivity in contacts of a semiconductor device comprising replacement gate electrode structures by using an intermediate cap layer

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233621A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6727170B2 (en) * 1998-02-16 2004-04-27 Renesas Technology Corp. Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
US6218306B1 (en) 1998-04-22 2001-04-17 Applied Materials, Inc. Method of chemical mechanical polishing a metal layer
KR100268459B1 (ko) * 1998-05-07 2000-10-16 윤종용 반도체 장치의 콘택 플러그 형성 방법
JP2000294640A (ja) 1999-04-09 2000-10-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
FR2795236B1 (fr) * 1999-06-15 2002-06-28 Commissariat Energie Atomique Procede de realisation d'interconnexions notamment en cuivre pour dispositifs micro-electroniques
US6225226B1 (en) * 1999-12-13 2001-05-01 Taiwan Semiconductor Manufacturing Company Method for processing and integrating copper interconnects
US6420267B1 (en) * 2000-04-18 2002-07-16 Infineon Technologies Ag Method for forming an integrated barrier/plug for a stacked capacitor
KR100373356B1 (ko) * 2000-06-30 2003-02-25 주식회사 하이닉스반도체 반도체장치 제조방법
KR100399064B1 (ko) * 2000-06-30 2003-09-26 주식회사 하이닉스반도체 반도체 소자 제조방법
DE10208714B4 (de) 2002-02-28 2006-08-31 Infineon Technologies Ag Herstellungsverfahren für einen Kontakt für eine integrierte Schaltung
JP4034115B2 (ja) * 2002-05-14 2008-01-16 富士通株式会社 半導体装置の製造方法
TW519858B (en) * 2002-05-20 2003-02-01 Via Tech Inc Printing method for manufacturing through hole and circuit of circuit board
JP3918933B2 (ja) * 2002-12-06 2007-05-23 Ｊｓｒ株式会社 化学機械研磨ストッパー、その製造方法および化学機械研磨方法
CN1315189C (zh) * 2003-05-06 2007-05-09 旺宏电子股份有限公司 字符线交接点布局结构
US6909131B2 (en) * 2003-05-30 2005-06-21 Macronix International Co., Ltd. Word line strap layout structure
DE102006030265B4 (de) * 2006-06-30 2014-01-30 Globalfoundries Inc. Verfahren zum Verbessern der Planarität einer Oberflächentopographie in einer Mikrostruktur
KR100955838B1 (ko) 2007-12-28 2010-05-06 주식회사 동부하이텍 반도체 소자 및 그 배선 제조 방법
CN103160781B (zh) * 2011-12-16 2015-07-01 中国科学院兰州化学物理研究所 模具钢表面多层梯度纳米复合类金刚石薄膜的制备方法
CN104233222B (zh) * 2014-09-26 2016-06-29 厦门大学 一种直接在Si衬底上生长六方氮化硼二维薄膜的方法
KR102406583B1 (ko) * 2017-07-12 2022-06-09 삼성전자주식회사 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0540444A1 (de) * 1991-10-30 1993-05-05 International Business Machines Corporation Diamant- oder diamantähnliche Ätzstopschicht für chemisch-mechanisches Polieren
DE4311484A1 (de) * 1992-04-09 1993-10-14 Micron Technology Inc Verfahren zur Bildung einer leitfähigen Struktur auf der Oberfläche eines Substrats
EP0621630A1 (de) * 1993-04-22 1994-10-26 International Business Machines Corporation Verfahren zur Planasierung mit Hilfe einer Polierstopschicht und hergestellter Struktur
US5573633A (en) * 1995-11-14 1996-11-12 International Business Machines Corporation Method of chemically mechanically polishing an electronic component
DE4301451C2 (de) * 1992-01-24 1999-12-02 Micron Technology Inc Verfahren zur Bildung eines leitfähigen Stopfens in einer Isolierschicht

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989000503A1 (en) * 1987-07-21 1989-01-26 Storage Technology Corporation Control of printer functions via band id
JPH0682660B2 (ja) * 1987-08-17 1994-10-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 導電性スタツドを形成する方法
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5124780A (en) * 1991-06-10 1992-06-23 Micron Technology, Inc. Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization
EP0660393B1 (de) * 1993-12-23 2000-05-10 STMicroelectronics, Inc. Verfahren und Dielektrikumstruktur zur Erleichterung der Metallüberätzung ohne Beschädigung des Zwischendielektrikums
JPH07221292A (ja) * 1994-02-04 1995-08-18 Citizen Watch Co Ltd 半導体装置およびその製造方法
US5885899A (en) * 1995-11-14 1999-03-23 International Business Machines Corporation Method of chemically mechanically polishing an electronic component using a non-selective ammonium hydroxide slurry
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
US5915189A (en) * 1997-08-22 1999-06-22 Samsung Electronics Co., Ltd. Manufacturing method for semiconductor memory device having a storage node with surface irregularities

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0540444A1 (de) * 1991-10-30 1993-05-05 International Business Machines Corporation Diamant- oder diamantähnliche Ätzstopschicht für chemisch-mechanisches Polieren
DE4301451C2 (de) * 1992-01-24 1999-12-02 Micron Technology Inc Verfahren zur Bildung eines leitfähigen Stopfens in einer Isolierschicht
DE4311484A1 (de) * 1992-04-09 1993-10-14 Micron Technology Inc Verfahren zur Bildung einer leitfähigen Struktur auf der Oberfläche eines Substrats
EP0621630A1 (de) * 1993-04-22 1994-10-26 International Business Machines Corporation Verfahren zur Planasierung mit Hilfe einer Polierstopschicht und hergestellter Struktur
US5573633A (en) * 1995-11-14 1996-11-12 International Business Machines Corporation Method of chemically mechanically polishing an electronic component

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183139B2 (en) 2010-04-30 2012-05-22 Globalfoundries Inc. Reduced defectivity in contacts of a semiconductor device comprising replacement gate electrode structures by using an intermediate cap layer

Also Published As

Publication number Publication date
CN1203444A (zh) 1998-12-30
GB9812552D0 (en) 1998-08-05
JPH1131745A (ja) 1999-02-02
US6121146A (en) 2000-09-19
FR2764734A1 (fr) 1998-12-18
CN1127123C (zh) 2003-11-05
TW396576B (en) 2000-07-01
NL1009351A1 (nl) 1998-12-14
KR100266749B1 (ko) 2000-09-15
GB2326281B (en) 2000-07-12
DE19826031A1 (de) 1998-12-17
KR19990006403A (ko) 1999-01-25
NL1009351C2 (nl) 2000-02-23
FR2764734B1 (fr) 2002-11-08
GB2326281A (en) 1998-12-16

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