DE4311484A1 - Verfahren zur Bildung einer leitfähigen Struktur auf der Oberfläche eines Substrats - Google Patents

Verfahren zur Bildung einer leitfähigen Struktur auf der Oberfläche eines Substrats

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Description

Die vorliegende Erfindung bezieht sich auf das Gebiet der Halbleiterher­ stellung und betrifft im Spezielleren ein Verfahren zur Bildung leit­ fähiger Strukturen auf einer Waferoberfläche.
Integrierte Schaltungen werden chemisch und physisch in ein Substrat, wie zum Beispiel einen Silizium- oder Galliumarsenid-Wafer, integriert, indem man Bereiche in dem Substrat sowie Schichten auf dem Substrat in ein Muster bringt. Diese Bereiche und Schichten können für die Her­ stellung von Leiterbahnen und Anschlußflächen leitfähig sein. Sie können auch unterschiedliche Leitfähigkeitstypen aufweisen, was für die Herstellung von Transistoren und Dioden wesentlich ist. Bis zu eintau­ send oder mehr Vorrichtungen werden gleichzeitig auf der Oberfläche eines einzigen Wafers aus Halbleitermaterial gebildet.
Für Vorrichtungen hoher Dichte mit Strukturgrößen im Submikronbe­ reich ist es von wesentlicher Bedeutung, die Herstellung mit einem ebenen Halbleiterwafer zu beginnen und eine planare Fläche in den verschiedenen Herstellungsschritten aufrechtzuerhalten. Wenn die Ver­ fahrensschritte zur Herstellung der Vorrichtungen auf einer Waferober­ fläche durchgeführt werden, die nicht gleichmäßig und planar ausgebil­ det ist, können verschiedene Probleme auftreten, die zu einer großen Anzahl nicht betriebsfähiger Vorrichtungen führen können.
Frühere Verfahren, die zur Gewährleistung der planaren Ausbildung der Waferoberfläche verwendet wurden, beinhalteten die Bildung eines Oxids, wie zum Beispiel einer Borophosphosilikatglas-(BPSG)-Schicht auf der Waferoberfläche, sowie das anschließende Erwärmen des Wafers zur Wiederverflüssigung und planaren Ausbildung der Oxidschicht. Dieses "Wiederverflüssigungsverfahren" zur planaren Ausbildung der Waferoberfläche war bei ziemlich großen Vorrichtungsgeometrien zu­ friedenstellend, doch als die Technik kleinere Vorrichtungs­ strukturgrößen ermöglichte, erzielte man mit diesem Verfahren keine zufriedenstellenden Resultate.
Ein weiteres Verfahren, das zur Erzeugung einer planaren Waferober­ fläche verwendet wurde, besteht in der Verwendung des vorstehend beschriebenen Oxid-Wiederverflüssigungsverfahrens, wonach der Wafer durch Aufschleuderbeschichtung mit Fotoresist beschichtet wurde. Die Aufschleuderbeschichtung des Materials auf der Waferoberfläche füllt die Tiefstellen auf und erzeugt eine planare Oberfläche, von der der Herstellungsvorgang gestartet werden kann. Danach folgt eine Trocken­ ätzung, die Fotoresist und Oxid mit einer ausreichend nahe bei dem Verhältnis von 1:1 liegenden Rate entfernt, wodurch das Fotoresist und die Erhebungsstellen des Wafer entfernt werden und dadurch auf der Waferoberfläche eine planare Oxidschicht gebildet wird.
In letzter Zeit hat man chemisch-mechanische Planarisierverfahren zum planaren Ausbilden der Oberfläche von Wafern in Vorbereitung für die Herstellung von Vorrichtungen verwendet. Bei dem chemisch-mechani­ schen Planarisierverfahren wird ein dünner ebener Wafer aus Halbleiter­ material unter einem vorbestimmten, nach unten gehenden Druck gegen eine rotierende, benetzte Polierkissenfläche gehalten. Dabei kann ein Polierbrei verwendet werden, bei dem es sich zum Beispiel um eine Mischung entweder aus einer basischen oder einer sauren Lösung als chemische Ätzkomponente in Kombination mit Aluminiumoxid- oder Siliziumdioxidpartikeln handelt. Typischerweise wird ein rotierender Polierkopf oder Waferträger zum Halten des Wafers unter einem gesteu­ erten Druck gegen eine rotierende Polierplatte verwendet. Die Polier­ platte ist typischerweise mit einem Polierkissenmaterial, wie aufge­ blähtem Polyurethan, bedeckt.
Derartige Vorrichtungen zum Polieren dünner ebener Halbleiterwafer sind in der einschlägigen Technik allgemein bekannt, wobei solche Vorrichtungen zum Beispiel in den US-PS 4,193,226, 4,811,522 und 3,841,031 offenbart sind.
Aufgebrachte Leiter sind ein integraler Bestandteil jeder integrierten Schaltung, und aus leitfähigen Materialien gebildete Zwischenverbin­ dungsleitungen übernehmen die Rolle der Oberflächenverschaltung zum Leiten von Strom. Genauer gesagt werden die aufgebrachten Leiter zum elektrischen Zusammenschalten der verschiedenen Komponenten ver­ wendet, die in der Oberfläche des Wafers ausgebildet sind, wobei die aufgebrachten Leiter auch zur Verwendung als Anschlußflächen für die Halbleitervorrichtung dienen. Eine jüngere Entwicklung zur Herstellung dieser Metallstrukturen besteht in der Verwendung eines damaszierten Verfahrens, wie es in der US-PS 5,065,273 beschrieben ist. Ein damasziertes Verfahren erzeugt leitfähige Zwischenverbindungen sowie andere Strukturen, die ohne Reaktivionenätzvorgang direkt durch das chemisch-mechanische Planarisieren definiert sind, wobei dieses damaszierte Verfahren die Möglichkeit zur Herstellung von Zwischen­ verbindungen im Submikronbereich beinhaltet. Im Gegensatz zu einem Schritt bei dem erfindungsgemäßen Verfahren, wie es in Fig. 1 darge­ stellt ist, beginnt ein herkömmliches damasziertes Verfahren, wie es in den Fig. 2 bis 4 dargestellt ist, mit der Bildung eines Dielektrikums 10, wie z. B. Oxids, über einem Wafersubstrat 12. Das Dielektrikum 10 wird in ein Muster gebracht, und zwar z. B. unter Verwendung eines lithographischen Verfahrens zur Bildung einer Fotoresistschicht 14. Wie in Fig. 3 zu sehen ist, werden "Rinnen" bzw. Vertiefungen 20 in dem Dielektrikum 10 ausgebildet, die an den beiden Seiten durch das Dielek­ trikum und am Boden durch das Substrat 12 oder eine nicht gezeigte Sperrschicht definiert sind, wie dies nachfolgend noch erläutert wird. Eine konforme vollflächige Schicht aus leitfähigem Material 22, wie z. B. dotiertes polykristallines Silizium oder ein Metall, wie z. B. Kupfer oder Wolfram, wird auf der Oberfläche des Wafers aufgebracht. Schließlich wird die Waferoberfläche poliert, um dadurch das überschüs­ sige leitfähige Material zu entfernen, während das gewünschte leitfähige Material 30 in der in Fig. 4 gezeigten Weise in der planaren dielektri­ schen Fläche 10 verbleibt.
Fig. 5 zeigt eine weitere Struktur, die sich mit einem ähnlichen damas­ zierten Verfahren erzielen läßt. Eine Kontaktöffnung 40 in einem Dielektrikum 10 (wie z. B. Oxid), die zu einem aktiven Bereich 42 des Substrats 12 führt, wird nach Art eines Stopfens mit leitfähigem Material 44, wie z. B. Wolfram, gefüllt. Eine nicht gezeigte Leiterbahn wird dann mit dem Metallstopfen 44 kontaktiert.
Ein Problem, das während der Herstellung einer Halbleitervorrichtung unter Verwendung einer damaszierten Ausbildung eines leitfähigen Mate­ rials, wie Kupfer oder Wolfram, besteht in der "Einwölbung" der ver­ gleichsweise großen Anschlußflächen, Kontakte und anderen großen Metallflächen. Fig. 6 zeigt eine Draufsicht auf eine Mikrofotografie der Einwölbung 50 in einer Wolframschicht, die bei Verwendung eines normalen damaszierten Verfahrens bei einer Anschlußfläche 52 auftreten kann. Die Einwölbung 50 tritt dann auf, wenn das Polierkissen mehr Material in der Mitte der großen Struktur als an den äußeren Randberei­ chen entfernt. Aufgrund der Elastizität des Polierkissens dauert der Poliervorgang an den Verbindungsflächen 52 und anderen großen Metallstrukturbereichen fort, wenn die Grenzfläche zwischen Metall und Dielektrikum bei einem chemisch-mechanischen Planarisiervorgang erreicht wird. Das Material in der Mitte der Struktur ist somit dünner als an den Rändern. In extremen Fällen kann das Material in der Mitte der Struktur durch das Polierkissen vollständig weggerieben werden. Die Anschlußfläche bzw. Bondkontaktstelle 52 liegt über einem nicht-leiten­ den Substrat 54, so daß das Verlöten des Verbindungsdrahts mit einer Anschlußfläche mit diesem Einwölbungseffekt zu einer physisch und elektrisch schwachen Kopplung führt. Der elektrische Widerstand kann sich erhöhen, da der Oberflächenbereich des Kontakts zwischen dem Verbindungsdraht und der Anschlußfläche stark vermindert ist.
Es besteht daher ein Bedarf für verbesserte Verfahren zur Bildung leitfä­ higer Strukturen auf Halbleiterwafern unter Verwendung eines damas­ zierten Verfahrens, bei dem sich die Einwölbung der Strukturoberfläche vermindern oder eliminieren läßt.
Eine Aufgabe der vorliegenden Erfindung besteht in der Reduzierung der bei einem damaszierten Polierverfahren auftretenden Einwölbung bei großen Strukturen aus leitfähigem Material.
Zur Lösung dieser Aufgabe ist das Verfahren erfindungsgemäß so geführt, wie es im Kennzeichen der Ansprüche 1 und 2 angegeben ist.
Das erfindungsgemäße Verfahren beinhaltet die Bildung einer in ein Muster gebrachten Schicht aus einem Material, wie Oxid, wonach eine vollflächige Schicht aus leitfähigem Material aufgebracht wird. Eine Schutzschicht aus einem Material, wie Borophosphosilikatglas oder Tetraethylorthosilikat, oder irgendein Isolator oder Leiter, der sich mit einer langsameren Rate als die leitfähige Schicht entfernen läßt, wird über der leitfähigen Schicht aufgebracht. Die Schutzschicht in den vor­ stehenden Bereichen bzw. den Erhebungsstellen wird in einem chemisch­ mechanischen Planarisierverfahren unter Verwendung eines harten Polierkissens (mit geringer mechanischer Komprimierbarkeit) entfernt, das mit einem zum Polieren der Schutzschicht geeigneten Polierbrei benetzt ist. Schließlich wird noch ein Polierbrei verwendet, der zum Entfernen des Metalls mit einer höheren Rate als bei der Entfernung der Schutzschicht ausgelegt ist. Die verbliebene Schutzschicht an den Tief­ stellen verlangsamt den Poliervorgang und führt zu einer Metallstruktur, bei der die Bildung von Einwölbungen stark reduziert ist.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unter­ ansprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Querschnittsansicht bei einem Verfahrensschritt des erfindungsgemäßen Verfahrens;
Fig. 2 eine Querschnittsansicht einer ersten Struktur, wie sie bei einem damaszierten Verfahren zur Bildung leit­ fähiger Strukturen gebildet wird;
Fig. 3 eine Querschnittsansicht der Struktur der Fig. 2 nach dem Ätzen der dielektrischen Schicht und der Auf­ bringung einer Metallschicht;
Fig. 4 eine Querschnittsansicht der Struktur der Fig. 3 nach der planaren Ausbildung der Metallschicht;
Fig. 5 eine Querschnittsansicht eines in einem damaszierten Verfahren gebildeten Stopfens zum Kontaktieren eines aktiven Bereichs eines Substrats;
Fig. 6 eine in einer Mikrofotografie dargestellte Draufsicht unter Darstellung der sich ergebenden Einwölbung, wie sie bei herkömmlichen damaszierten Verfahren auftritt;
Fig. 7 eine Querschnittsansicht unter Darstellung einer bei dem erfindungsgemäßen Verfahren verwendeten Schutzschicht;
Fig. 8 eine Querschnittsansicht der Struktur der Fig. 7 nach dem Entfernen eines Bereichs der Schutzschicht zum Freilegen der darunterliegenden leitfähigen Schicht; und
Fig. 9 eine in einer Mikrofotografie dargestellte Draufsicht unter Darstellung der nicht-eingewölbten Strukturen, wie sie sich bei dem erfindungsgemäßen Verfahren ergeben.
Es ist an dieser Stelle darauf hinzuweisen, daß die Zeichnungen der vorliegenden Anmeldung nicht maßstabsgetreu sind, sondern es sich dabei lediglich um schematische Darstellungen handelt, die nicht die speziellen Parameter oder Konstruktionsdetails der vorliegenden Erfin­ dung wiedergeben sollen, wie sie für den Fachmann bei Betrachtung der hierin enthaltenen Informationen erkennbar sind.
Das erfindungsgemäße damaszierte Verfahren verwendet die nachfolgend geschilderten Schritte. Dabei sind weitere Variationen erwähnt, doch zusätzlich dazu sind noch andere Variationen und Schritte möglich und wahrscheinlich, wie sich dies durch die hierin enthaltenen Informationen ergibt.
Zuerst wird die Oberfläche eines Substrats aus Borophosphosilikatglas bzw. BPSG unter Verwendung herkömmlicher chemisch-mechanischer Planarisierverfahren planar ausgebildet. Es sind auch andere Verfahren durchführbar, und für das Substrat kann auch Tetraethylorthosilikat bzw. TEOS verwendet werden. Die Oberfläche wird derart planar ausgebildet, daß eine Abweichung von nicht mehr als ±100 nm (ca. 1000 Q) von der durchschnittlichen Dicke erreicht wird.
Als nächstes wird das Dielektrikum unter Verwendung lithografischer Techniken und Ätztechniken in ein Muster gebracht, wodurch die zur Struktur der Fig. 3 führenden Grenzflächen des leitfähigen Materials definiert werden. Eine solche in ein Muster gebrachte, dielektrische Schicht besteht typischerweise aus Kontaktöffnungen und Vertiefungen, in denen Metallzwischenverbindungen gebildet werden sollen. Zur Bil­ dung einer Anschlußfläche ragen die Oxidstrukturen etwa 1 bis 3 µm von der Waferoberfläche 12 in Fig. 4 weg, wobei es sich hierbei auch um die sich letztendlich ergebende Dicke der Anschlußflächen handelt.
Danach werden nicht gezeigte Adhäsions- oder Sperrschichten aus Titan, Titannitrid und/oder Titanwolfram aufgebracht. Eine Schicht aus leitfä­ higem Material, im vorliegenden Fall Wolfram, wird auf der Substrat­ oberfläche durch chemische Dampfphasenabscheidung gebildet. Im Ideal­ fall sollte die obere Oberfläche des leitfähigen Materials bündig mit der oberen Oberfläche des Dielektrikums ausgebildet sein. Kupfer, Aluminium oder dotiertes polykristallines Silizium sind drei weitere mögliche Materialien zur Bildung der leitfähigen Strukturen, und auch noch andere Materialien können sich als zufriedenstellend erweisen. Im vorliegenden Fall besaß das Wolfram eine Dicke von ca. 1 µm.
Gemäß der vorliegenden Erfindung wird dann eine dünne Schicht aus TEOS 60 über der vollflächig aufgebrachten Wolframschicht 22 aufge­ bracht, wie dies in Fig. 7 gezeigt ist. Eine TEOS-Schicht 60 mit einer Dicke zwischen 50 nm und 500 nm (ca. 500 Å bis 5 K Å) ist ausrei­ chend, jedoch sind auch andere Dicken möglich. Die am weitesten vorstehenden bzw. erhabensten Bereiche 62 der TEOS-Schicht 60 werden dann in einem chemisch-mechanischen Planarisiervorgang ent­ fernt, und zwar unter Verwendung eines Polierbreis, der Siliziumoxid enthält, das Abriebeigenschaften zur Freilegung des darunterliegenden Wolframs 22 besitzt. Idealerweise wird das Wolfram 22 in diesem Schritt nicht geätzt, obwohl jedoch ein gewisses Ätzen wahrscheinlich ist. Wie in Fig. 8 zu sehen ist, führt dieser chemisch-mechanische Pla­ narisierschritt zu freigelegten Wolframbereichen 70, während andere Bereiche der Wolframschicht 22 mit der Schutzschicht 60 bedeckt bleiben. BPSG, Siliziumnitrid, Titan, Titannitrid, Wolfram, Titan­ wolfram, Molybdän, Tantal und Tantalnitrid sind ebenfalls als Material für die Schutzschicht geeignet. Allgemein kann man sagen, daß ein jedes Material eine angemessene Funktion als Schutzschicht aufweist, das sich mit einer langsameren Rate als die leitfähige Schicht 72 entfernen läßt.
Schließlich werden die Wolframschicht und die verbliebene TEOS- Schicht in einem auf Wolfram-Polieren optimierten chemisch-mechani­ schen Planarisierverfahren geätzt, so daß eine Struktur der in Fig. 4 gezeigten Art übrigbleibt. Fig. 9 zeigt eine in einer Mikrofotografie dargestellte Draufsicht auf eine Anschlußfläche 80 und einen Leistungs­ bus 82, wie sie unter Verwendung des erfindungsgemäßen Verfahrens gebildet werden, wobei keinerlei Einwölbung zu sehen ist. Es sei an dieser Stelle darauf hingewiesen, daß die Schwankung in der Größe der Anschlußflächen der Fig. 6 und 9 aus unterschiedlichen Vergrößerungen resultiert.
Der zum Ätzen des Wolfram und des TEOS verwendete Polierbrei ist stark selektiv gegenüber Wolfram, so daß eine viel geringere Menge TEOS entfernt wird. Im vorliegenden Fall handelte es sich bei dem Polierbrei um eine Lösung mit Aluminiumoxid-Schleifpartikeln, 30% H2O2 und 70 Volumen-% Wasser, wobei eine Polierraten-Selektivitat von 20:1 (Wolfram:TEOS) ins Auge gefaßt und erreicht wurde, wobei das Wolfram bei Verwendung der hierin genannten Parameter in einer Rate von 100 bis 300 nm/min (1 bis 3 KÅ/min) entfernt wird. Die Waferoberfläche wird poliert, bis das überschüssige Wolfram, das das die Vertiefungen definierende Oxid überdeckt, entfernt ist, wodurch in das Oxid-Dielektrikum eingelegtes Wolfram übrigbleibt. Bei Ausfüh­ rungsformen, bei denen ein anderes leitfähiges Material und/oder eine andere Schutzschicht verwendet wird, ist der Polierbrei ebenfalls anders geartet. Bei Verwendung von Aluminium als Leiter und TEOS als Schutzeinrichtung kann z. B. ein Polierbrei aus Phosphorsäure verwen­ det werden, wobei eine Polierraten-Selektivität von 300:1 (Aluminium:TEOS) erzielt worden ist.
Bei Verwendung eines herkömmlichen damaszierten Verfahrens hat man mittels eines Oberflächenmeßgeräts festgestellt, daß das Ausmaß der Einwölbung einer Anschlußfläche (und zwar eines Quadrats mit einer Seitenlänge von ca. 100 µm unter Verwendung derzeitiger Technologien) bei 600 nm (ca. 6 KÅ) lag. Eine Messung bei einer in dem erfindungs­ gemäßen Verfahren hergestellten Anschlußfläche zeigte, daß die Ein­ wölbung auf ca. 200 nm (ca. 2 KÅ) reduziert wurde.
Man hat festgestellt, daß mehrere Parameter das Ausmaß der Einwöl­ bung und/oder der Polierrate beinträchtigen. Man hat erkannt, daß die elastischen Eigenschaften des Polierkissens sowohl die Einwölbung als auch die Entfernungsrate der Leiterschicht und der Schutzschicht beein­ flussen. Im allgemeinen kann man sagen, daß die Einwölbung desto geringer ist, je härter das Polierkissen ausgebildet ist. Wenn ein Polier­ kissen jedoch übermäßig hart ist, kann es zu einem Verkratzen des Leiters kommen.
Außerdem hat man festgestellt, daß die Konzentration des Ätzmittels in dem Polierbrei nur auf die Polierrate eine beträchtliche Auswirkung hat. Je höher der Prozentsatz des H2O2, desto schneller ist die Polierrate. Im vorliegenden Fall enthielt der Polierbrei 10% bis 35% H2O2 sowie 90 bis 65 Volumen-% Wasser. Die Temperatur des Ätzmittels hat ebenfalls nur auf die Polierrate eine Auswirkung. Man hat festgestellt, daß eine Polierbreitemperatur zwischen 70°C und 100°C bei der vorstehend beschriebenen Polierbreikonzentration ausreichend ist. Der Polierbrei kann durch kontinuierliche Zufuhr auf den sich drehenden Wafer aufge­ bracht werden, oder aber der Wafer kann in einen "See" aus Polierbrei eingetaucht werden, wobei eine dammartige Erhebung um die Polier­ platte herum verwendet wird.
Eine Geschwindigkeit von ca. 10 bis 100 min-1 hat sich als ausreichende Rotationsgeschwindigkeit der Polierplatte erwiesen, wobei man eine Geschwindigkeit von ca. 25 bis 35 min-1 als optimal ermittelt hat. Der Oszillationsbereich des Trägers variierte von 30 cm bis 60 cm bei einer Zielsetzung von 50 cm, und die Geschwindigkeit, mit der sich der Träger über die Platte bewegt, lag im Bereich von 20 bis 35 cm/s bei einer Zielsetzung von 30 cm/s.
Der Druck des Trägers gegen die Platte lag im Bereich von ca. 1 bis 9 N/cm2 (2 bis 12 psi), und der Träger drehte sich mit ca. 35 bis 50 min-1.
Zur Bildung einer Erhebungsstruktur, wie z. B. eines wegstehenden Stopfens, kann auch ein Bereich des den Stopfen umgebenden Materials (normalerweise Oxid) durch chemisch-mechanisches Planarisieren oder in einem anderen Verfahren als zusätzlicher Schritt entfernt werden. Bei einem chemisch-mechanisch Planarisierverfahren würde man einen Brei verwenden, der eine hohe Rate von Oxidentfernung zu Stopfenentfer­ nung besitzt. Das Entfernen von ca. 100 nm (ca. 1000 Q) eines Materi­ als wie Oxid, das einen Stopfen aus einem Material wie Wolfram um­ gibt, sollte zu einer ausreichenden Freilegung des Stopfens führen, um einen verbesserten Kontakt mit einer nachfolgenden Schicht auf einem Material, wie aufgestäubtem Aluminium, zu ermöglichen.

Claims (10)

1. Verfahren zur Bildung einer leitfähigen Struktur auf der Ober­ fläche eines Substrats (12), gekennzeichnet durch folgende Schritte:
Bilden einer Schicht aus Dielektrikum (10) auf der Oberfläche des Substrats (12), wobei das Dielektrikum (10) wenigstens ein Paar Erhebungsbereiche zur Bildung einer Vertiefung zur Auf­ nahme eines Leiters aufweist;
Bilden einer vollflächigen Schicht aus einem Leiter (22) über dem Dielektrikum (10), so daß das Dielektrikum (10) mit dem Leiter (22) bedeckt ist und dadurch eine ungleichmäßige Ober­ fläche mit erhöhten Bereichen, wo der Leiter das Dielektrikum an den Erhebungsbereichen kontaktiert, sowie tieferliegenden Bereichen, wo der Leiter die Vertiefung kontaktiert, gebildet wird;
Bilden einer Schutzschicht (60) in konformer Weise über der Leiterschicht (22), wobei die Schutzschicht (60) aus einem Material besteht, das sich in einer langsameren Ätzrate als der Entfernungsrate der Leiterschicht (22) entfernen läßt;
Entfernen von über den erhöhten dielektrischen Bereichen liegenden Teilen der Schutzschicht, während der Leiter im wesentlichen intakt bleibt; und
Entfernen des über den erhöhten dielektrischen Bereichen (10) liegenden Leiters (22) und der verbliebenen Schutzschicht (60), so daß in den Vertiefungen befindliches Leitermaterial übrig­ bleibt.
2. Damasziertes Verfahren zur Bildung einer leitfähigen Struktur auf der Oberfläche eines Substrats, gekennzeichnet durch fol­ gende Schritte:
Bilden einer Schicht aus Dielektrikum (10) auf der Oberfläche des Substrats (12), wobei das Dielektrikum (10) wenigstens ein Paar Erhebungsbereiche zur Bildung einer Vertiefung zur Auf­ nahme eines Leiters aufweist;
Bilden einer vollflächigen Schicht aus einem Leiter (22) über dem Dielektrikum (10), so daß das Dielektrikum (10) mit dem Leiter (22) bedeckt ist und dadurch eine ungleichmäßige Ober­ fläche mit erhöhten Bereichen, wo der Leiter (22) das Dielek­ trikum (10) an den Erhebungsbereichen kontaktiert, sowie tieferliegenden Bereichen, wo der Leiter (22) das Substrat (12) kontaktiert, gebildet wird;
Bilden einer Schutzschicht (60) in konformer Weise über der Leiterschicht (22);
Entfernen von über den erhöhten dielektrischen Bereichen (10) liegenden Teilen der Schutzschicht (60), während der Leiter (22) im wesentlichen intakt bleibt;
Entfernen des über den erhöhten dielektrischen Bereichen (10) liegenden Leiters (22) und der verbliebenen Schutzschicht (60), so daß in den Vertiefungen befindliches Leitermaterial (22) übrigbleibt, so daß sich eine Struktur mit verminderter Einwöl­ bung ergibt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Entfernen der Schutzschicht (60) durch chemisch-me­ chanische Planarisierung erfolgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß es sich bei dem Leiter (22) um ein Material handelt, das ausgewählt ist aus der Gruppe bestehend aus Wolfram, Titan, Titannitrid, Kupfer, Aluminium und polykristallinem Silizium.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß es sich bei der Schutzschicht (60) um eine Zusammenset­ zung handelt, die ausgewählt ist aus der Gruppe bestehend aus Tetraethylorthosilikat und Borophosphosilikat-Glas.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Entfernen des Leiters (22) durch chemisch-mechani­ sches Planarisieren unter Verwendung eines Breis bestehend aus Wasserstoffperoxid, Schleifpartikeln und Wasser erfolgt.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß es sich bei den Schleifpartikeln um ein Material handelt, das ausgewählt ist aus der Gruppe bestehend aus Aluminium­ oxid, Titanoxid, Siliziumdioxid und Siliziumoxid.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß Teile des Dielektrikums (10) derart entfernt werden, daß der Leiter (22) von dem Dielektrikum (10) hervorsteht.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die verbliebene Schutzschicht (60) in einer langsameren Rate als der Leiter (22) entfernt wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das Entfernen des Leiters (22) durch chemisch- mechanisches Planarisieren unter Verwendung eines Breis aus Wasserstoffperoxid, Schleifpartikeln und Wasser erfolgt, wobei die Schleifpartikel ausgewählt sind aus der Gruppe bestehend aus Aluminiumoxid, Titanoxid, Siliziumdioxid und Siliziumoxid und wobei der Brei zwischen 3 und 50 Volumen-% Wasser­ stoffperoxid enthält.
DE19934311484 1992-04-09 1993-04-07 Verfahren zur Bildung einer leitfähigen Struktur auf der Oberfläche eines Substrats Ceased DE4311484A1 (de)

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* Cited by examiner, † Cited by third party
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DE19826031C2 (de) * 1997-06-11 2002-12-05 Samsung Electronics Co Ltd Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6811680B2 (en) * 2001-03-14 2004-11-02 Applied Materials Inc. Planarization of substrates using electrochemical mechanical polishing
JP5938920B2 (ja) * 2012-01-26 2016-06-22 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2538855A1 (de) * 1975-09-01 1977-03-10 Wacker Chemitronic Verfahren zur herstellung von schleierfreien halbleiteroberflaechen, insbesondere schleierfreien oberflaechen von (111)-orientiertem galliumarsenid
JPH0685400B2 (ja) * 1985-11-14 1994-10-26 富士通株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19826031C2 (de) * 1997-06-11 2002-12-05 Samsung Electronics Co Ltd Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils

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