DE69734465T2 - Verwendung eines lokalen einbauleiters in einer integrierten schaltung zur herstellung von versetzt angeordneten leiterbahnen - Google Patents

Verwendung eines lokalen einbauleiters in einer integrierten schaltung zur herstellung von versetzt angeordneten leiterbahnen Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft die Halbleiterherstellung und insbesondere ein Verfahren und eine Struktur zum Reduzieren einer zwischen den Ebenen auftretenden kapazitiven Kopplung zwischen einander benachbarten Leitern in Bereichen einer dichten Schaltungsanordnung durch versetztes Anordnen eines Zwischen-Leiters relativ zu ihm benachbarten Leitern.
  • 2. Beschreibung des einschlägigen Stands der Technik
  • Eine integrierte Schaltung weist zahlreiche Leiter auf, die über die Topografie eines monolithischen Substrats verlaufen. Ein Set von Zwischenverbindungsleitungen (oder -leitern), die zum elektrischen Verbinden von zwei oder mehr Komponenten innerhalb des Systems dienen, werden generell als "Bus" bezeichnet. Eine Anzahl von Spannungspegeln wird über die Leiter weitergeleitet, um einen korrekten Betrieb der Komponenten zu ermöglichen. Beispielsweise ist ein Mikroprozessor über eine bestimmte Busstruktur mit Speichern und Eingangs-/Ausgangs-Vorrichtungen verbunden. Es gibt zahlreiche Arten von Bussen, die entsprechend ihres Betriebs klassifiziert sind. Beispiele für bekannte Arten von Bussen umfassen Adressenbusse, Datenbusse und Steuerbusse.
  • Leiter innerhalb eines Busses verlaufen generell parallel zueinander über die Halbleitertopografie. Die Leiter sind durch ein Dielektrikum gegeneinander und gegen darunter liegende leitende Elemente isoliert, wobei es sich bei einem geeigneten Dielektrikum beispielsweise um Siliziumdioxid ("Oxid") handelt. Leiter werden dadurch lithografisch auf der Halbleitertopografie gemustert, wobei die Topografie ein Substrat mit einem darauf platzierten Dielektrikum aufweist. Die Topografie kann ferner eine oder mehrere Schichten aufweisen, die durch eine obere Schicht aus dielektrischem Material versiegelt ist/sind. Entsprechend weisen die Schichten von mit einem Dielektrikum versehenen Leitern eine Topografie auf, auf der eine nachfolgende Schicht aus Leitern gemustert werden kann.
  • Leiter sind aus einem elektrisch leitenden Material hergestellt, wobei ein geeignetes Material Cu, Al, Ti, Ta, W, Mo, Polysilizium oder eine Kombination daraus umfasst. Ein Substrat weist eine beliebige Art von Material auf, das Dotiermittel-Ionen und die von diesen Ionen gebildeten isolierten Leitfähigkeitregionen halten kann. Typischerweise ist das Substrat ein siliziumbasiertes Material, das p- oder n-Ionen aufnimmt.
  • Generell werden die Zwischenverbindungsleitungen (oder -leiter) auf der Topografie ausgebildet und durch ein Dielektrikum mit einer Dicke Td2 von einem darunter liegenden Leiter oder Substrat beabstandet. Jeder Leiter ist innerhalb derselben Ebene von Leitern über eine Distanz Td2 dielektrisch von den anderen Leitern getrennt. Entsprechend wird eine zwischen den Ebenen vorhandene Kapazität CLS (d.h. eine Kapazität zwischen Leitern auf verschiedenen Ebenen) wie folgt bestimmt: CLS ≈ εWL/Td1 (Gleichung 1)
  • Ferner wird die zwischen den Ebenen vorhandene Kapazität CLL (d.h. eine Kapazität zwischen Leitern auf derselben Ebene) wie folgt bestimmt: CLL ≈ εTcL/Td2 (Gleichung 2)wobei ε die Dielektrizitätskonstante des dielektrischen Materials (des dielektrischen Materials zwischen dem Leiter und dem Substrat oder des dielektrischen Materials zwischen Leitern), WL die Leiterbreite, TC die Leiterdi cke und L die Leiterlänge ist. Der Widerstand des Leiters wird wie folgt berechnet: R = (ρL)/WLTc (Gleichung 3)wobei ρ die Widerstandsfähigkeit des leitenden Materials repräsentiert und TC die Dicke des Leiters ist. Kombinationen aus Gleichungen 1 und 3 und/oder Gleichungen 2 und 3 geben die Verzögerungszeit eines Leiters wie folgt an: RCLS ≈ ρεL2/TcTd1 RCLL ≈ ρεL2/WLTd2 (Gleichung 4)
  • Die Verzögerungszeit ist eine wichtige Charakteristik einer integrierten Schaltung, da sie die Geschwindigkeit (Frequenz) begrenzt, mit der die Schaltung oder Schaltungen arbeiten kann/können. Je kürzer die Verzögerungszeit ist, desto höher ist die Geschwindigkeit der Schaltung oder der Schaltungen. Es ist daher wichtig, dass die Verzögerungszeit soweit wie möglich innerhalb der geometrischen Grenzen der Halbleitertopografie minimiert wird.
  • Gleichung 4 zeigt, dass die Verzögerungszeit einer Schaltung von Parasitärkapazitätswerten (CLL) zwischen seitlich beabstandeten Leitern und Parasitärkapazitätswerten (CLS) zwischen vertikal beabstandeten Leitern oder zwischen einem Leiter und dem darunter liegenden Substrat bestimmt wird. Mit steigender Schaltungsdichte nehmen die seitliche Beabstandung und die vertikale Beabstandung zwischen Leitern ab und steigt die Kapazität CLL. Inzwischen macht das Ebnen zu einem gewissen Grad eine Verringerung der vertikalen Beabstandung zwingend erforderlich. Das Bearbeiten flacher Gräben, das Bearbeiten eingelassener LOCOS und zwischen den Ebenen vorhandene mehrlagige Dielektrika bewirken eine Gesamtreduzierung der vertikalen Beabstandung und daher eine Erhöhung von CLS. Bei integrierten Schaltungen, bei denen enge Zwischenverbindungs-Beabstan dungen vorgesehen sind, wird daher CLL als vorherrschende Kapazität definiert, und bei integrierten Schaltungen, bei denen dünne Dielektrika zwischen den Ebenen vorgesehen sind, wird CLS als vorherrschende Kapazität definiert.
  • Bei Erhöhungen der CLL- oder CLS-Parasitärkapazität treten zwei Hauptprobleme auf. Erstens bewirkt eine Erhöhung der Parasitärkapazität generell eine Verlängerung der Zeit, in der ein an einem Ende des Leiters erfolgender Übergang am anderen Ende auftritt. Durch längere Übergangszeiten verlangsamt sich der Schaltungsbetrieb, da ein längerer Ansteuerzeitraum erforderlich ist, in dem der gesamte Leiter einen stationären Wert erreichen kann. Wenn der Leiter entlang einem Weg mit kritischer Geschwindigkeit verläuft, gefährdet die Geschwindigkeitsreduzierung auf der Leitung die Funktionalität der gesamten Schaltung. Zweitens bewirkt eine größere Parasitärkapazität eine Erhöhung des Übersprechrauschens. Ein Leiter, bei dem kein Übergang erfolgt, empfängt trotzdem das Übersprechrauschen von benachbarten Leitungen, bei denen ein Übergang erfolgt.
  • Es ist daher wichtig, die Verzögerungszeit zu minimieren, insbesondere in Wegen mit kritischer Geschwindigkeit. 1 und 2 zeigen eine Teil-Draufsicht bzw. eine Teil-Querschnittsansicht einer herkömmlichen Zweiebenen-Zwischenverbindungsstruktur. Mehrere erste Leiter 10 sind auf einem Halbleitersubstrat 8 angeordnet, um eine erste Zwischenverbindungsebene zu bilden. Das Substrat 8 weist ein Dielektrikum auf, auf dem eine Zwischenverbindung gemustert und selektiv verbunden ist, gegebenenfalls über Öffnungen in dem Dielektrikum. Anschließend an das Ausbilden einer Zwischenverbindung wird eine dielektrische Schicht 11 auf der ersten Zwischenverbindungsebene 10 ausgebildet. Mehrere zweite Leiter 12 werden dann auf der ersten dielektrischen Schicht 11 angeordnet, um eine zweite Zwischenverbindungsebene 13 zu bilden. Regionen 14 einer dichten Schaltungsanordnung treten in der zweiten Zwischenverbindungsebene 13 auf, wenn mehrere zweite Leiter einander sehr nahe kommen. Wie deutlicher aus 2 ersichtlich, kann die horizontale Distanz zwischen einander benachbarten Leitern 12, die als dh1 angegeben ist, signifikant größer sein als die vertikale Distanz dv1 zwischen der ersten Zwischenverbindungsebene 10 und der zweiten Zwischenverbindungsebene 13. Wenn dh1 signifikant kleiner ist als dv1, neigt die zwischen den Ebenen auftretende Kapazität CLL dazu, die Schaltungsleistung zu dominieren. Auf im Wesentlichen gleiche Weise werden die Steuerung und Minimierung der zwischen den Ebenen auftretenden Kapazität CLL mit abnehmender horizontaler Distanz zwischen einander benachbarten Leitern immer signifikanter. Angesichts der Einschränkungen bei chemischen Zusammensetzungen ist es nicht sofort plausibel, die Widerstandfähigkeit ρ von Leitermaterialien oder die Dielektrizitätskonstante ε herkömmlicher Dielektrika zwischen den Ebenen, wie z.B. von CVD- (chemische Aufdampfung) Oxiden, zu reduzieren. Bearbeitungseinschränkungen erschweren die Vergrößerung der Leiterdicke TC oder der Dielektriumsdicke Td1 oder Td2. Ferner werden anstelle der Reduzierung der Länge L eines Leiters bei den meisten modernen integrierten Schaltungen lange Zwischenverbindungsleitungen verwendet, wodurch die Verzögerungszeitprobleme verstärkt werden. Entsprechend besteht Bedarf an der Durchführung einer Reduzierung der Verzögerungszeit und des Übersprechrauschens innerhalb der Grenzen bestehender Fertigungsprozesse.
  • Das Dokument IBM TDB 34 (12), 1. Mai 1992, Seiten 283 bis 285 beschreibt einen Prozess zum Ausbilden von unter der Oberfläche befindlichen lokalen Zwischenverbindungen durch Ausbilden einer tiefen Grabenvertiefung.
  • Die vorliegende Erfindung schafft gemäß einem ersten Aspekt ein Verfahren zum Ausbilden einer mit Vertiefungen versehenen Zwischenverbindungsstruktur, mit folgenden Schritten:
    Ausbilden eines im Wesentlichen koplanaren Sets von Leitern auf einem Halbleitersubstrat;
    Auftragen einer ersten dielektrischen Schicht auf dem ersten Set von Leitern; gekennzeichnet durch
    Ausbilden eines Grabens in der ersten dielektrischen Schicht;
    Auftragen eines leitenden Materials in dem Graben;
    Ebnen des leitenden Materials, bis eine obere Fläche des in dem Graben angeordneten leitenden Materials im Wesentlichen koplanar mit einer oberen Fläche des ersten Dielektrikums ist;
    Ätzen des leitenden Materials, bis die obere Fläche des leitenden Materials gegenüber der oberen Fläche des ersten Dielektrikums nach unten versetzt ist;
    Ausbilden einer zweiten dielektrischen Schicht auf dem leitenden Material und der ersten dielektrischen Schicht; und
    Ausbilden eines zweiten im Wesentlichen koplanaren Sets von Leitern auf der oberen Fläche des ersten Dielektrikums.
  • Gemäß einem weiteren Aspekt schafft die vorliegende Erfindung eine Halbleitervorrichtung mit:
    einer ersten dielektrischen Schicht, die auf einer Ebene von ersten Zwischenverbindungen ausgebildet ist;
    einer zweiten Ebene von Zwischenverbindungen, die auf der ersten dielektrischen Schicht angeordnet ist, wobei die zweite Ebene von Zwischenverbindungen bereichsweise ein dichtes Layout mit minimalen Abständen der zweiten Zwischenverbindungsebene und ersten und zweiten Leitern aufweist, gekennzeichnet durch
    einen lokalen Leiter, der derart in dem ersten Dielektrikum angeordnet ist, dass eine obere Fläche des lokalen Leiters um eine vertikale Distanz von einer unteren Fläche der ersten und zweiten Leiter vertikal versetzt ist, wobei der lokale Leiter seitlich zwischen und im Wesentlichen äquidistant von den ersten und zweiten Leitern angeordnet ist, wobei der lokale Leiter durch außerhalb des dichten Bereichs angeordnete Kontakte mit einem in der zweiten Ebene von Zwischenverbindungen angeordneten weiteren Leitern verbunden ist, der seitlich zwischen den ersten und zweiten Leitern angeordnet ist.
  • Somit werden bei den zu beschreibenden bevorzugten Anordnungen die oben dargestellten Probleme zum großen Teil durch eine verbesserte Mehrebenen-Zwischenverbindungsstruktur gelöst. Die Zwischenverbindungsstruktur weist versetzt angeordnete Zwischenverbindungsleitungen auf, die in Bereichen ausgebildet sind, in denen die Zwischenverbindungsleitungen dicht beieinander liegen. Die versetzt angeordneten Zwischenverbindungsleitungen werden durch Routen eines Zwischen-Leiters (d.h. eines in einer dichten Region seitlich zwischen zwei benachbarten Leitern angeordneten Leiters) zu einer Lokal-Leiterebene ausgebildet, welche sich in einer Ebene befindet, die vertikal unter der Ebene der benachbarten Leiter versetzt angeordnet ist. Gemäß einem Ausführungsbeispiel weist die Mehrebenen-Zwischenverbindungsstruktur zwei Ebenen globaler Zwischenverbindungen, die typischerweise aus Kupfer oder Aluminium gebildet sind, und eine Lokal-Zwischenverbindungsebene auf, die vorzugsweise aus Wolfram oder einem anderen schwerschmelzendem Metall gebildet ist. Die erste globale Zwischenverbindungsebene weist mehrere im Wesentlichen koplanare erste Leiter auf, die auf einem Halbleitersubstrat angeordnet sind. Nach dem Ausbilden einer ersten dielektrischen Schicht auf der ersten Zwischenverbindungsebene wird ein Graben vorzugsweise unter Anwendung eines anisotropen Trockenätzprozesses in der ersten dielektrischen Schicht ausgebildet. Der Graben verläuft von einer oberen Fläche der ersten dielektrischen Schicht nach unten und dabei teilweise durch die erste dielektrische Schicht.
  • Die Lokal-Leiterebene wird vorzugsweise durch überdeckendes Auftragen eines leitenden Materials, wie z.B. Wolfram, auf das Wafer zum Füllen des Grabens ausgebildet. Überschüssiges Leitermaterial wird dann vorzugsweise durch Anwendung eines chemisch-mechanischen Polierprozesses von dem Wafer entfernt, wobei der chemisch-mechanische Polierprozess beendet wird, wenn die obere Fläche des Leitermaterials im Wesentlichen mit der oberen Fläche der ersten dielektrischen Schicht koplanar ist. Als nächstes erfolgt ein Ätzprozess, der für das Leitermaterial geeignet ist, um Teile des Leitermaterials nahe der oberen Fläche der ersten dielektrischen Schicht wegzuätzen. Das nach dem Ätzprozess verbleibende Leitermaterial bildet einen mit Vertiefungen versehenen Leiter, dessen obere Fläche gegenüber der oberen Fläche der ersten dielektrischen Schicht vertikal nach unten versetzt angeordnet ist. Eine zweite dielektrische Schicht wird dann ausgebildet, um den Graben zu füllen und den lokalen Leiter zu versiegeln. Die zweite dielektrische Schicht kann dann bis auf die obere Fläche des erste Dielektrikums zurück geebnet werden. Eine zweite Zwischenverbindungsebene wird als nächstes auf der ersten dielektrischen Schicht ausgebildet und gemustert. Die zweite Zwischenverbindungsebene weist mehrere dielektrisch voneinander beabstandete, im Wesentlichen koplanare zweite Leiter auf.
  • Lokale Leiter sind in einer gestaffelten Konfiguration relativ zu den Leitern der zweiten Ebene angeordnet. Das Staffeln der Leiter auf unterschiedlichen Höhenebenen dient zur Vergrößerung der Beabstandung zwischen dicht gemusterten zweiten und lokalen Leitern. Insbesondere wird ein direktes elektrisches Feld zwischen den zweiten und den lokalen Leitern minimiert. In den Leitern befindlicher Strom wird typischerweise über die Querschnittsfläche des Leiters verteilt. Das Absenken des lokalen Leiters zwischen ein Leiterpaar der zweiten Ebene führt zu einem minimalen direkten elektrischen Feld zwischen den Leitern. Die Kreuzkopplung zwischen dem lokalen Leiter und dem Paar zweiter Leiter wird dadurch reduziert. Die verbesserte Mehrebenen-Zwischenverbindungsstruktur ermöglicht dadurch das Ausbilden einer dichten Zwischenverbindungsstruktur, jedoch in zwei separaten Ebenen statt in einer. Somit wird durch das Platzieren von Zwischenverbindungsleitungen auf separaten Ebenen die Verzögerungszeit der durch die Leitungen gesendeten Signale reduziert. Generell betrifft die vorliegende Erfindung ein Verfahren zum Ausbilden einer mit Vertiefungen versehenen Zwischenverbindungsstruktur. Eine erste Zwischenverbindungsebene wird auf einem Halbleitersubstrat ausgebildet, und eine erste dielektrische Schicht wird auf der ersten Zwischenverbindungsebene ausgebildet. Die erste Zwischenverbindungsebene weist vorzugsweise Kupfer oder Aluminium auf, während die erste dielektrische Schicht vorzugsweise ein in einer für die chemische Aufdampfung vorgesehenen Kammer mit einer TEOS-Quelle hergestelltes Oxid ist. Ein Graben wird dann vorzugsweise durch Anwendung von anisotropem Trockenätzen in der ersten dielektrischen Schicht ausgebildet. Ein Leitermaterial, wie z.B. ein schwerschmelzendes Metall, wird in den Graben eingebracht. Das Leitermaterial wird dann geebnet, bis eine obere Fläche des Materials mit einer oberen Fläche des ersten Dielektrikums im Wesentlichen koplanar ist. Das Leitermaterial wird dann unter Anwendung eines Prozesses, der für das Leitermaterial geeignet ist, geätzt, um einen mit Vertiefungen versehenen lokalen Leiter herzustellen, dessen Oberfläche gegenüber der oberen Fläche der ersten dielektrischen Schicht vertikal versetzt ist. Nach dem Ausbilden der lokalen Zwischenverbindung wird eine zweite dielektrische Schicht auf der oberen Fläche des Leitermaterials ausgebildet, und zwar vorzugsweise in einer CVD-Kammer. Bei einer Ausführungsform der Erfindung wird ein Kontakttunnel ausgebildet, der von der oberen Fläche des zweiten Dielektrikums zu dem Leitermaterial verläuft. Bei einer weiteren Ausführungsform der vorliegenden Erfindung wird eine Kontaktöffnung, die von der oberen Fläche des zweiten Dielektrikums zu der ersten Zwischenverbindungsebene verläuft, ausgebildet. Bei einer Ausführungsform betrifft die vorliegende Erfindung ferner das Ausbilden einer zweiten Zwischenverbindungsebene auf der oberen Fläche des ersten Dielektrikums.
  • Die vorliegende Erfindung betrifft ferner eine Mehrebenen-Zwischenverbindungsstruktur mit einer ersten Zwischenverbindungsebene auf einem Halbleitersubstrat. Eine erste dielektrische Schicht ist auf der ersten Zwischenverbindungsebene angeordnet. Die erste dielektrische Schicht weist einen Graben auf, der von der oberen Fläche des ersten Dielektrikums nach unten verläuft. Der Graben enthält einen lokalen Leiter, der ein Leitermaterial mit einer oberen Fläche aufweist, die gegenüber der oberen Fläche der ersten dielektrischen Schicht vertikal nach unten versetzt ist. Eine zweite dielektrische Schicht ist auf dem lokalen Leiter angeordnet. Die ersten und zweiten Leiter der zweiten Zwischenverbindungsebene sind auf der ersten dielektrischen Schicht ausgebildet. Die ersten und zweiten Leiter weisen eine untere Fläche auf, die gegenüber einer oberen Fläche des lokalen Leiters vertikal nach oben versetzt ist. Die ersten- und zweiten Leiter sind von beiden Seiten des lokalen Leiters um eine horizontale Distanz horizontal versetzt. Bei einer Ausführungsform weist die Zwischenverbindungsstruktur einen oder mehrere Kontakttunnel auf, der/die von einem oder mehreren Paar/Paaren zweiter Zwischenverbindungen durch die erste dielektrische Schicht zu der ersten Zwischenverbindungsebene verläuft/verlaufen. Bei einer weiteren Ausführungsform weist die erste dielektrische Schicht einen oder mehrere Kontakttunnel auf, der/die von einem dritten Leiter der zweiten Zwischenverbindungsebene durch die erste dielektrische Schicht zu dem lokalen Zwischenverbindungsmaterial verläuft/verlaufen.
  • Die vorliegende Erfindung betrifft ferner eine Verbesserung an einer Halbleitervorrichtung mit einer ersten Zwischenverbindungsebene, einer auf der ersten Zwischenverbindungsebene ausgebildeten ersten dielektrischen Schicht und einer auf der ersten dielektrische Schicht angeordneten zweiten Zwischenverbindungsebene. Die Verbessung umfasst das Ersetzen eines Zwischen-Leiters der zweiten Zwischenverbindungsebene durch einen in der ersten dielektrischen Schicht angeordneten lokalen Leiter, und zwar derart, dass die obere Fläche des lokalen Leiters gegenüber der unteren Fläche der ersten und zweiten Leiter in den dichten Regionen der Schaltung vertikal nach unten versetzt ist.
  • KURZEBESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Aufgaben und Vorteile der Erfindung werden anhand der folgenden detaillierten Beschreibung mit Bezug auf die beiliegenden Zeichnungen offensichtlich. Es zeigen:
  • 1 eine Teil-Draufsicht einer herkömmlichen Zweiebenen-Zwischenverbindungsstruktur;
  • 2 eine Teil-Querschnittsansicht der in 1 gezeigten Ansicht;
  • 3 eine Teil-Draufsicht einer verbesserten Mehrebenen-Zwischenverbindungsstruktur;
  • 4 eine Teil-Querschnittsansicht entlang der Linie A aus 3;
  • 5A und 5B Teil-Querschnittsansichten einer ersten Zwischenverbindungsebene auf einem Halbleitersubstrat entlang der Linie A aus 3 bzw. der Linie B aus 3;
  • 6A und 6B einen anschließenden Bearbeitungsschritt, bei dem die erste Zwischenverbindungsebene gemustert und geätzt worden ist;
  • 7A und 7B einen anschließenden Bearbeitungsschritt, bei dem eine dielektrische Schicht auf der ersten Zwischenverbindungsebene ausgebildet worden ist;
  • 8A und 8B einen anschließenden Bearbeitungsschritt, bei dem ein Graben in der ersten dielektrischen Schicht ausgebildet worden ist;
  • 9A und 9B einen anschließenden Bearbeitungsschritt, bei dem der Graben mit einem Leitermaterial gefüllt worden ist;
  • 10A und 10B einen anschließenden Bearbeitungsschritt, bei dem das Leitermaterial auf die obere Fläche der ersten dielektrischen Schicht zurück geebnet worden ist;
  • 11A und 11B einen anschließenden Bearbeitungsschritt, bei dem das Leitermaterial teilweise geätzt worden ist;
  • 12A und 12B einen anschließenden Bearbeitungsschritt, bei dem eine zweite dielektrische Schicht zum Füllen des Grabens ausgebildet worden ist;
  • 13A und 13B einen anschließenden Bearbeitungsschritt, bei dem die zweite dielektrische Schicht auf die oberen Fläche der ersten dielektrischen Schicht zurück geebnet worden ist;
  • 14A und 14B einen anschließenden Bearbeitungsschritt, bei dem Kontakte mit der ersten Zwischenverbindungsebene und mit dem Leitermaterial in der ersten dielektrischen Schicht bzw. der zweiten dielektrischen Schicht ausgebildet worden sind;
  • 15A und 15B einen anschließenden Bearbeitungsschritt, bei dem der Kontakt mit der ersten Zwischenverbindungsebene und der Kontakt mit der lokalen Zwischenverbindung mit einem Leitermaterial, wie z.B. Wolfram, gefüllt und geebnet worden sind;
  • 16A und 16B einen anschließenden Bearbeitungsschritt, bei dem eine Zwischenverbindung einer zweiten Ebene ausgebildet und gemustert worden ist.
  • Obwohl die Erfindung verschiedene Modifikationen und alternative Formen aufweisen kann, zeigen die Zeichnungen spezifische Ausführungsbeispiele, die nachstehend detailliert beschrieben werden. Es sei jedoch darauf hingewiesen, dass die Zeichnungen und die detaillierte Beschreibung nicht als Einschränkung der Erfindung auf die spezielle offenbarte Form angesehen werden dürfen, sondern dass im Gegenteil die Erfindung sämtliche Modifikationen, Äquivalente und Alternativen abdeckt, die in den Geist und Umfang der vorliegenden Erfindung fallen, wie er in den beiliegenden Patentansprüchen definiert ist.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • 3 zeigt eine Draufsicht einer Mehrebenen-Zwischenverbindungsstruktur 100. Die Zwischenverbindungsstruktur 100 weist mehrere Zwischenverbindungsleiter auf, die lithografisch auf unterschiedlichen Höhenebenen ausgebildet sind. Die auf derselben Höhenebene ausgebildeten Zwischenverbindungsleiter sind um einen minimalen Abstand voneinander beabstandet, der von den Layout-Regeln bezüglich des Herstellprozesses definiert ist. Bei der in 3 gezeigten Ausführungsform sind drei Zwischenverbindungsebenen dargestellt. Eine erste Zwischenverbindungsebene weist mehrere im Wesentlichen koplanare, voneinander beabstandete Sets erster Leiter 102 auf. Eine lokale Zwischenverbindungsebene weist mehrere im Wesentlichen koplanare Sets lokaler Leiter 104 auf (von denen nur einer in der Figur gezeigt ist). Die dritte Ebene weist mehrere im Wesentlichen koplanare Sätze zweiter Leiter 106 auf. Der Einfachheit halber zeigt 3 nur drei der mehreren ersten Leiter 102, nur einen der mehreren lokalen Leiter 104 und nur zwei der mehreren zweiten Leiter 106. Die ersten Leiter 102 sind mit gepunkteten Linien dargestellt, der lokale Leiter 104 ist mit gestrichelten Linien dargestellt, und der zweite Leiter 106 ist mit durchgehenden Linien dargestellt. 4 zeigt eine Querschnittsansicht entlang der Linie A aus 3. Insbesondere zeigt 4 ein beispielhaftes Layout für zahlreiche mögliche Konfigurationen der Zwischenverbindungsstruktur 100. 4 zeigt die verschiedenen Höhenebenen der ersten, lokalen und zweiten Leiter 102, 104 bzw. 106. Bei dem dargestellten Ausführungsbeispiel ist der lokale Leiter 104 auf einer Höhenebene zwischen den ersten Leitern 102 und den zweiten Leitern 106 platziert. Es sei jedoch darauf hingewiesen, dass bei einer alternativen Ausführungsform die zweiten Leiter 106 in einer Höhenebene unter dem lokalen Leiter 104 platziert sein können.
  • 4 zeigt eine zwischen den Ebenen angeordnete dielektrische Struktur 120 auf einem Halbleitersubstrat 101. Die dielektrische Struktur 120 weist bei einer Ausführungsform eine erste Zwischenverbindungsebene 102 auf dem Halbleitersubstrat 101 auf. Eine erste dielektrische Schicht 103 ist auf der ersten Zwischenverbindungsebene 102 ausgebildet. Das erste Dielektrikum 103 weist einen Graben 105 auf, der teilweise mit leitendem Material 104 gefüllt ist. Eine zweite dielektrische Schicht 112 ist auf dem leitenden Material 104 ausgebildet. Zweite Zwischenverbindungen 106 sind auf dem ersten Dielektrikum 103 ausgebildet. Erste und zweite Leiter 106a und 106b der zweiten Zwischenverbindungsebene 106 sind um einen vertikalen Abstand dv2 gegenüber der oberen Fläche des lokalen Leiters 105 vertikal versetzt. Die ersten und zweiten Leiter 106a und 106b sind um einen horizontalen Abstand dh2 gegenüber beiden Seiten des leitenden Materials seitlich versetzt. Durch Anwenden des Satzes des Pythagoras wird gezeigt, dass der lokale Leiter 104 um einen Abstand dt, der ungefähr gleich (dh2 2 + dv2 2)1/2 ist, gegenüber den ersten und zweiten Leitern 106a und 106b versetzt ist. Ein Vergleich zwischen 2 und 4 zeigt die Vorteile des vertikalen Versetzens des lokalen Leiters 104 relativ zu dem Paar zweiter Zwischenverbindungs-Leiter 106. Ein in 2 gezeigtes elektrisches Feld E1 und ein in 4 gezeigtes elektrisches Feld E2 entstehen aufgrund einer Potentialdifferenz zwischen benachbarten Leitern 12b und 12a. Es wird da von ausgegangen, dass der Fluss ϕ1 des elektrischen Felds in der Region 14 mit hoher Dichte aus 1 signifikanter ist als der Fluss ϕ2 in einer in 3 gezeigten Region 107. Ein elektrisches Feld äquivalent zu E1 aus 2 bestünde zwischen einem zweiten Zwischenverbindungsleiter 106c und dem Leiter 106b aus 4, wenn der Leiter 106b auf derselben Höhenebene ausgebildet wäre wie der Leiter 106c. Erfindungsgemäß wird der Leiter 106b jedoch durch den lokalen Leiter 104 ersetzt, der gegenüber der Höhenebene der zweiten Leiter 106a und 106c in Regionen 107 mit dichter Schaltungsanordnung versetzt ist. Es wird davon ausgegangen, dass durch Ausbilden von Erhöhungen oder Vertiefungen in dem lokalen Leiter 104 relativ zu den zweiten Leitern 106a und 106c der Fluss des elektrischen Felds und die kapazitive Kopplung zwischen dem lokalen Leiter 104 und den zweiten Leitern 106a und 106c reduziert werden.
  • 5–16 zeigen einen Prozessablauf zum Ausbilden einer erfindungsgemäßen Mehrebenen-Zwischenverbindungsstruktur. Jede der Figuren ist in "A" und "B" aufgeteilt. Der Teil A jeder Figur zeigt einen Querschnitt entlang der Linie A aus 3. Der Teil B der Figuren zeigt Querschnitte entlang der Linie B aus 3. Somit zeigen 5A–16A Ansichten des Bearbeitungsablaufs in der Ebene A aus 3, während 5B–16B Ansichten des im Wesentlichen gleichen Bearbeitungsablaufs in der Ebene B aus 4 zeigen. Gemäß 5A und 5B wird eine erste Zwischenverbindungsebene 102 auf dem Halbleitersubstrat 101 ausgebildet. Die erste Zwischenverbindungsebene 102 wird vorzugsweise während eines physikalischen Aufdampfprozesses unter Verwendung einer Aluminiumquelle ausgebildet. Das Substrat 101 bildet eine physische Unterstützung für die Zwischenverbindungsebene 102. Das Substrat 101 umfasst eine Halbleiterbearbeitung vor dem Ausbilden der Zwischenverbindungsebene 102 und kann Polysilizium-Gate-Transistor-Strukturen, Feldoxid- oder Grabenisolationsstrukturen oder ein darunter liegendes Dielektrikum zum Isolieren der ersten Zwischenverbindung 102 gegen aktive Regionen des Substrats 101 aufweisen. Gemäß 6A und 6B ist die erste Zwischenverbindungsebene 102 gemustert. Das Mustern der ersten Zwischenverbindungsebene 102 erfolgt in einem Fotolithografieschritt, dem ein Ätzprozess folgt. Gemäß 6B bilden die erste Zwischenverbindung 102 und das Halbleitersubstrat 101 gemeinsam eine Topografie. Gemäß 7A und 7B wird die erste dielektrische Schicht 103 auf der in 6A und 6B gezeigten Topografie ausgebildet und zur Herstellung einer im Wesentlichen ebenen oberen Fläche geebnet. Teile des Dielektrikums 103, die bei der Ebnung entfernt werden, sind in den Zeichnungen durch die gestrichelten Linien dargestellt. Das Ebnen der ersten dielektrischen Schicht 103 kann auf zahlreiche Arten erfolgen, einschließlich chemisch-mechanischen Polierens, eines Resist-Rückätz-Prozesses oder einer Kombination daraus. Die erste dielektrische Schicht 103 weist bei einer Ausführungsform ein in einer für die chemische Aufdampfung vorgesehenen Kammer unter Verwendung einer TEOS-Quelle ausgebildetes Oxid auf.
  • Nach dem Ausbilden und Ebnen des ersten Dielektrikums 103 wird ein Graben 105 in der ersten dielektrischen Schicht 103 ausgebildet, wie in 8A und 8B gezeigt. Der Graben 105 wird in einem Fotolithografieschritt ausgebildet, dem ein Trockenätzprozess folgt, bei dem eine anisotrope Ätzung hergestellt wird. Das anisotrope Ätzen des Dielektrikums 103 kann durch einen Plasmaätzprozess unter Verwendung einer Fluorkohlenwasserstoffverbindung erfolgen. Der Graben 105 verläuft von einer oberen Fläche des ersten Dielektrikums 103 nach unten und teilweise, jedoch nicht vollständig, durch das Dielektrikum 103. Nach dem Ausbilden des Grabens 105 wird leitendes Material 104 zum Füllen des Grabens 105 aufgebracht, wie in 9A und 9B gezeigt. Bei einer Ausführungsform weist das leitende Material 104 in einem chemischen Aufdampfprozess aufgebrachtes Wolfram auf. Bei dieser Ausführungsform wird zum Verbessern der unzureichenden Haftqualitäten des Wolframfilms eine Titannitrid (TiN) aufweisende Haftschicht vor dem Aufbringen des Wolframs aufgebracht.
  • Gemäß 10A und 10B wird überschüssiges Leitermaterial 104 unter Anwendung eines Ebnungsprozesses von außerhalb des Grabens 105 befindlichen Regionen entfernt. Das Ebnen des Leitermaterials 104 erfolgt vorzugsweise durch chemisch-mechanisches Polieren, das beendet wird, wenn eine obere Fläche des Leitermaterials 104 mit einer oberen Fläche der ersten dielektrischen Schicht 103 koplanar ist. 10A und 10B zeigen einen Querschnitt der Zwischenverbindungsstruktur nach dem Ebnen des Leitermaterials 104.
  • Nach dem Ebnen des Leitermaterials 104 werden nahe der oberen Fläche des Dielektrikums 103 befindliche Teile des Leitermaterials 104 unter Anwendung eines Ätzprozesses geätzt, der in hohem Maße für das Leitermaterial 104 geeignet ist. Bei einer Ausführungsform, bei der das Leitermaterial Wolfram aufweist und die erste dielektrische Schicht 103 CVD-Oxid aufweist, wird bei einem Ätzprozess, der für das Leitermaterial 104 geeignet ist, ein Chlor- oder Fluorplasma verwendet. 11A und 11B zeigen Querschnittsansichten der Zwischenverbindungsstruktur nach dem Ätzen des Leitermaterials 104. Gemäß den Zeichnungen ist eine obere Fläche des Leitermaterials 104 gegenüber einer oberen Fläche des ersten Dielektrikums 103 vertikal versetzt. Der Teil des Leitermaterials 104, der nach dem Ätzen verbleibt und in 11A und 11B gezeigt ist, bildet den lokalen Leiter 104. Das zweite Dielektrikum 112 wird dann zum Füllen des übrigen Teils des Grabens 105 aufgebracht. 12A und 12B zeigen Querschnitte der Zwischenverbindungsstruktur nach dem Aufbringen des Dielektrikums 112. Wie die erste dielektrische Schicht 103 kann auch das zweite Dielektrikum 112 ein CVD-Oxid sein. Das zweite Dielektrikum 112 kann dann zum Herstellen einer im Wesentlichen ebenen oberen Fläche geebnet werden, wie in 13A und 13B gezeigt.
  • Bei den in 14A und 14B gezeigten Prozessschritten werden Kontakttunnel 114 und 116 in die ersten dielektrische Schicht 103 bzw. die zweite dielektrische Schicht 112 geätzt. Der Kontakt 114 verläuft von einer oberen Fläche der ersten dielektrischen Schicht 103 zu der ersten Zwischenverbindungsebene 102. Der Kontakt 116 verläuft von einer oberen Fläche des zweiten Dielektrikums 112 zu dem lokalen Leiter 104. Bei der dargestellten Ausführungsform werden die Kontakttunnel 114 und 116 in demselben Ätzprozess ausgebildet. Der zum Ausbilden der Kontakttunnel 114 und 116 angewendete Ätzprozess muss im Hinblick auf das für den lokalen Leiter 104 verwendete Leitermaterial in hohem Maße für das Dielektrikum geeignet sein. Bei einer Ausführungsform, bei der das Dielektrikum 103 ein CVD-Oxid aufweist und der lokale Leiter 104 Wolfram aufweist, muss der Ätzprozess derart ausgelegt sein, dass die Oxidätzrate viel höher (d.h. zehn oder mehr Mal so hoch) ist als die Wolframätzrate. Es wird davon ausgegangen, dass die wünschenswerte Eignung mit einem fluorkohlenwasserstoffbasierten Plasmaätzprozess erzielt werden kann.
  • Gemäß 15A und 15B werden die Kontakttunnel 114 und 116 mit einem Leitermaterial gefüllt, wonach außerhalb der Kontakttunnel befindliches überschüssiges Leitermaterial durch chemisch-mechanisches Polieren oder einen alternativen Ebnungsprozess entfernt wird. Bei einem Ausführungsbeispiel der Erfindung erfolgt zum Füllen der Kontakttunnel ein abdeckendes Auftragen von Wolfram. Dem Auftragen der abdeckenden Wolframschicht kann das Auftragen einer dünnen Haftschicht vorangehen, wie oben beschrieben. Typische Haftschichten können Titan, Titanwolfram, Titannitrid oder eine Kombination daraus aufweisen. Das bei dem anschließenden Ebnungsprozess entfernte überschüssige Leitermaterial ist in 15A und 15B durch die gepunkteten Linien dargestellt. 16A und 16B zeigen das Ausbilden der zweiten Zwischenverbindungsebene 106. Die zweite Zwischenverbindungsebene 106 weist vorzugsweise Aluminium auf, das durch einen physikalischen Aufdampfprozessschritt unter Verwendung eines Aluminium-Target ausgebildet wird. Die zweite Zwischenverbindungsebene 106 wird abdeckend auf eine obere Fläche 106 des ersten Dielektrikums 106, des zweiten Dielektrikums 112 und von Kontakten 118 und 120 aufgebracht. Die zweite Zwischenverbindungsebene 106 wird dann unter Anwendung eines Fotolithografieschritts gemustert und vorzugsweise in einem Trockenätzprozess mit einem Chlorplasma geätzt.
  • Der in 5 beginnende und in 16 endende Prozessablauf kann im Anschluss an 16 wiederholt werden, wobei die zweite Zwischenverbindungsebene 106 als erste Zwischenverbindungsebene 102 dient und wo bei die erste dielektrische Schicht 103 auf die zweite Zwischenverbindungsebene 106 aufgebracht werden kann. Entsprechend zeigen die in 5 bis 16 gezeigten Prozessschritte nur drei von zahlreichen möglichen Zwischenverbindungsebenen, die ausgebildet werden können. Ferner dienen die oben beschriebenen Prozessschritte nur der Erläuterung einer in 3 gezeigten beispielhaften Zwischenverbindungsstruktur 100. Es sei jedoch darauf hingewiesen, dass die Anordnung der ersten Zwischenverbindung 102, der lokalen Zwischenverbindung 104 und der zweiten Zwischenverbindung 106 zahlreiche Formen aufweisen kann und dazwischen vorgesehene Kontakte auf zahlreiche Arten angeordnet sein können. Beispielsweise kann es Fälle geben, in denen je nach Anzahl von Leitern der ersten und der zweiten Ebene mehr oder weniger Kontakte als in 3 gezeigt vorgesehen sein können. Das dargestellte Ausführungsbeispiel ist daher nur beispielhaft für eine einzelne Ausführungsform von zahlreichen Ausführungsformen, und all dies ist für einen Fachmann auf dem Sachgebiet, der von dieser Offenbarung Kenntnis hat, offensichtlich. Verschiedene Modifikationen und Änderungen können bei jedem Bearbeitungsschritt durchgeführt werden, wie es für einen Fachmann auf dem Sachgebiet, der Kenntnis von dieser Offenbarung hat, offensichtlich ist. Es ist beabsichtigt, dass die folgenden Patentansprüche sämtliche Modifikationen und Änderungen umfassen, und entsprechend müssen die Spezifikation und die Zeichnungen als Erläuterung und nicht als Einschränkung angesehen werden.

Claims (8)

  1. Verfahren zum Ausbilden einer mit Vertiefungen versehenen Zwischenverbindungsstruktur, mit folgenden Schritten: Ausbilden eines im Wesentlichen koplanaren Sets von Leitern (102) auf einem Halbleitersubstrat (101); Auftragen einer ersten dielektrischen Schicht auf dem ersten Set von Leitern (102); Ausbilden eines Grabens (105) in der ersten dielektrischen Schicht; Auftragen eines leitenden Materials (104) in dem Graben; Ebnen des leitenden Materials, bis eine obere Fläche des in dem Graben angeordneten leitenden Materials im Wesentlichen koplanar mit einer oberen Fläche des ersten Dielektrikums ist; Ätzen des leitenden Materials, bis die obere Fläche des leitenden Materials gegenüber der oberen Fläche des ersten Dielektrikums nach unten versetzt ist; Ausbilden einer zweiten dielektrischen Schicht (112) auf dem leitenden Material und der ersten dielektrischen Schicht; und Ausbilden eines zweiten im Wesentlichen koplanaren Sets von Leitern (106) auf der oberen Fläche des ersten Dielektrikums.
  2. Verfahren nach Anspruch 1, bei dem die obere Fläche des zweiten Dielektrikums im Wesentlichen koplanar mit einer oberen Fläche des ersten Dielektrikums ist.
  3. Verfahren nach Anspruch 1, ferner mit dem Schritt des Ausbildens eines Kontakttunnels, der sich von der oberen Fläche des zweiten Dielektrikums zu dem leitenden Material erstreckt.
  4. Verfahren nach Anspruch 1, ferner mit dem Schritt des Ausbildens einer Kontaktöffnung, die sich von der oberen Fläche des zweiten Dielektrikums zu der ersten Zwischenverbindungsebene erstreckt.
  5. Halbleitervorrichtung, mit: einer ersten dielektrischen Schicht (103), die auf einer Ebene von ersten Zwischenverbindungen (102) ausgebildet ist; einer zweiten Ebene von Zwischenverbindungen (106), die auf der ersten dielektrischen Schicht angeordnet ist, wobei die zweite Ebene von Zwischenverbindungen bereichsweise ein dichtes Layout mit minimalen Abständen der zweiten Zwischenverbindungsebene und ersten und zweiten Leitern (106a, 106c) aufweist, gekennzeichnet durch einen lokalen Leiter (104), der derart in dem ersten Dielektrikum angeordnet ist, dass eine obere Fläche des lokalen Leiters um eine vertikale Distanz von einer unteren Fläche der ersten und zweiten Leiter vertikal versetzt ist, wobei der lokale Leiter seitlich zwischen und im Wesentlichen äquidistant von den ersten und zweiten Leitern angeordnet ist, wobei der lokale Leiter durch außerhalb des dichten Bereichs angeordnete Kontakte (116) mit einem in der zweiten Ebene von Zwischenverbindungen angeordneten weiteren Leiter (106b) verbunden ist, der seitlich zwischen den ersten und zweiten Leitern angeordnet ist.
  6. Halbleitervorrichtung nach Anspruch 5, bei der die erste dielektrische Schicht einen Graben (105) aufweist, der sich von einer oberen Fläche des Dielektrikums nach unten erstreckt, wobei der Graben teilweise mit einem leitenden Material (104) gefüllt ist, derart, dass eine obere Fläche des leitenden Materials vertikal unter der oberen Fläche der ersten dielektrischen Schicht angeordnet ist, wobei das leitende Material den lokalen Leiter bildet; und bei der eine zweite dielektrische Schicht (112) auf dem lokalen Leiter ausgebildet ist.
  7. Halbleitervorrichtung nach Anspruch 5 oder 6, bei der die erste dielektrische Schicht einen oder mehrere Kontakttunnel aufweist, die sich von der zweiten Zwischenverbindungsebene durch die erste dielektrische Schicht hindurch zu der ersten Zwischenverbindungsebene erstrecken.
  8. Halbleitervorrichtung nach einem der Ansprüche 5 bis 7, bei der die erste dielektrische Schicht einen oder mehrere Kontakttunnel aufweist, die sich von einem dritten Leiter der zweiten Zwischenverbindungsebene durch die erste dielektrische Schicht hindurch zu dem lokalen Leiter erstrecken.
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