DE10318299B4 - Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung - Google Patents
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Abstract
Verfahren
zur Bildung einer Doppeldamaszener-Zwischenverbindung, bei dem
– eine untere Isolationsschicht (310), eine obere Ätzstoppschicht (315), eine obere Isolationsschicht (320) und eine harte Maskenschicht (325) auf einem Halbleitersubstrat gebildet werden, auf dem eine untere leitfähige Schicht (300) ausgebildet ist, und
– die harte Maskenschicht (325) und die obere Isolationsschicht (320) strukturiert werden, um eine Zwischenverbindungsvertiefung (335) in der oberen Isolationsschicht (320) zu bilden, wobei die Zwischenverbindungsvertiefung (335) einen Teil der oberen Ätzstoppschicht (315) freilegt,
gekennzeichnet durch folgende weitere Schritte:
– Bilden eines Abstandshalters (340) an einer Seitenwand der Zwischenverbindungsvertiefung (335) aus einem Material, das bezüglich eines vorgebbaren Ätzprozesses eine Ätzrate beinhaltet, die identisch zu jener der harten Maskenschicht (325) ist, sich jedoch von jener der oberen Ätzstoppschicht (315) unterscheidet,
– Bilden einer Photoresiststruktur (345) mit einer Öffnung (347), welche die Zwischenverbindungsvertiefung (335) und den Teil der oberen Ätzstoppschicht (315) freilegt,
– sukzessives Ätzen der...
– eine untere Isolationsschicht (310), eine obere Ätzstoppschicht (315), eine obere Isolationsschicht (320) und eine harte Maskenschicht (325) auf einem Halbleitersubstrat gebildet werden, auf dem eine untere leitfähige Schicht (300) ausgebildet ist, und
– die harte Maskenschicht (325) und die obere Isolationsschicht (320) strukturiert werden, um eine Zwischenverbindungsvertiefung (335) in der oberen Isolationsschicht (320) zu bilden, wobei die Zwischenverbindungsvertiefung (335) einen Teil der oberen Ätzstoppschicht (315) freilegt,
gekennzeichnet durch folgende weitere Schritte:
– Bilden eines Abstandshalters (340) an einer Seitenwand der Zwischenverbindungsvertiefung (335) aus einem Material, das bezüglich eines vorgebbaren Ätzprozesses eine Ätzrate beinhaltet, die identisch zu jener der harten Maskenschicht (325) ist, sich jedoch von jener der oberen Ätzstoppschicht (315) unterscheidet,
– Bilden einer Photoresiststruktur (345) mit einer Öffnung (347), welche die Zwischenverbindungsvertiefung (335) und den Teil der oberen Ätzstoppschicht (315) freilegt,
– sukzessives Ätzen der...
Description
- Die Erfindung bezieht sich auf ein Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung nach dem Oberbegriff des Anspruchs 1.
- Mit höherer Integration von Transistoren tendieren Logikbauelemente in Richtung hoher Geschwindigkeit und hoher Integration. Mit hoher Integration der Transistoren werden Zwischenverbindungen in ihrer Abmessung zunehmend minimiert. Eine derartige Minimierung führt zu einer Verzögerung der Zwischenverbindung und einer Behinderung des Hochgeschwindigkeitsbetriebs der Bauelemente.
- Statt Aluminiumlegierungen (Al-Legierungen) wurde in letzter Zeit Kupfer (Cu) aufgrund seines geringeren spezifischen elektrischen Widerstands und seinen höheren Elektromigrations(EM)-Widerstandseigenschaften zum Zwischenverbindungsmaterial der Wahl. Da es jedoch schwierig ist, Cu zu ätzen, und da Cu während eines Oxidationsprozesses leicht oxidiert, wird ein Damaszener-Prozess zur Bildung von Cu-Zwischenverbindungen verwendet. Entsprechend dem Damaszener-Prozess werden eine Zwischenverbindungsvertiefung, in der eine obere Zwischenverbin dung zu bilden ist, und eine Durchkontaktöffnung, welche die obere Zwischenverbindung mit einer unteren Zwischenverbindung oder einem Substrat verbindet, in einer Isolationsschicht erzeugt. Nach dem Füllen der Zwischenverbindungsvertiefung und der Durchkontaktöffnung mit Cu wird chemisch-mechanisches Polieren (CMP) durchgeführt, um die besagte Struktur zu planarisieren. Auf diese Weise stellt der Damaszener-Prozess eine Art Füllprozess dar.
- Ein Dielektrikum mit niedrigem k macht es möglich, die resultierende parasitäre Kapazität zwischen Zwischenverbindungen zu verringern, die Betriebsgeschwindigkeit des Bauelements zu steigern und das Kreuzkopplungsphänomen zu unterdrücken. In Anbetracht dieser Vorteile wird das Dielektrikum mit niedrigem k auf verschiedene Weisen entwickelt. Im Allgemeinen wird das Dielektrikum mit niedrigem k in ein organisches Polymer einer Siliciumdioxid(SiO2)-Gruppe und ein organisches Polymer einer Kohlenstoff(C)-Gruppe klassifiziert.
- Nunmehr wird ein herkömmlicher Damaszener-Prozess unter Verwendung einer einzelnen harten Maskenschicht unter Bezugnahme auf
1 beschrieben. - Bezugnehmend auf
1 werden eine untere Ätzstoppschicht105 , eine untere Isolationsschicht110 , eine obere Ätzstoppschicht115 , eine obere Isolationsschicht120 und eine harte Maskenschicht125 sequentiell auf eine untere leitfähige Schicht100 gestapelt. Die harte Maskenschicht125 , die obere Isolationsschicht120 , die obere Ätzstoppschicht115 und die untere Isolationsschicht110 werden sukzessiv geätzt, um eine Durchkontaktöffnung135 zu bilden, welche die untere Ätzstoppschicht105 freilegt. In den Zeichnungen bezeichnet das Bezugszeichen D1 die Breite der Durchkontaktöffnung. - Als nächstes wird eine Photoresiststruktur
140 mit einer Öffnung mit der Breite einer Zwischenverbindungsvertiefung gebildet. In den Zeichnungen bezeichnet das Bezugszeichen D2 die Breite einer Zwischenverbindung. In nicht näher gezeigter Weise wird eine Zwischenverbindungsvertiefung unter Verwendung der Photoresiststruktur140 gebildet, um eine Damaszener-Struktur zu erzeugen. - In dem Fall, in dem die untere und die obere isolierende Schicht
110 und120 aus einem Dielektrikum mit niedrigem k gebildet werden, das ein organisches Polymer ist, tendieren sie dazu, durch Sauerstoffplasma geschädigt zu werden, das in einem Veraschungsprozess für die Photoresiststruktur140 verwendet wird. Wenn ein Nachbehandlungsprozess verwendet wird, bei dem eine Photoresiststruktur entfernt wird, um den photolithographischen Prozess neu durchzuführen, da der anfängliche photolithographische Prozess nicht korrekt war, können außerdem die Isolationsschichten110 und120 , die an den Seitenwänden der Durchkontaktöffnung bereits freigelegt sind, signifikant geschädigt werden. - Demgemäß wird in einem bisherigen Doppeldamaszener-Prozess, der eine aus einem organischen Polymer gebildete Isolationsschicht verwendet, eine zweifache harte Maskenschicht verwendet, um eine Zwischenverbindungsvertiefungsstruktur zu bilden.
- Die
2A bis2J zeigen herkömmliche Schritte zur Bildung einer Doppeldamaszener-Struktur in einer aus einem organischen Polymer bestehenden Isolationsschicht, wobei eine zweifache harte Maskenschicht verwendet wird. - Bezugnehmend auf
2A werden eine untere Ätzstoppschicht205 , eine untere Isolationsschicht210 , eine obere Ätzstoppschicht215 , eine obere Isolationsschicht220 , eine untere harte Maskenschicht225 und eine obere harte Maskenschicht230 sequentiell auf eine untere leitfähige Schicht200 gestapelt. - Bezugnehmend auf
2B wird eine Photoresiststruktur235 mit einer Öffnung, die eine Breite D2 einer Zwischenverbindungsvertiefung aufweist, auf der oberen harten Maskenschicht230 gebildet. Unter Verwendung der Photoresiststruktur235 als Ätzmaske wird die obere harte Maskenschicht230 strukturiert, um eine Zwischenverbindungsvertiefungsöffnung233 zu bilden, welche eine Oberfläche der unteren harten Maskenschicht225 freilegt. - Bezugnehmend auf
2C wird die Photoresiststruktur235 durch einen Veraschungsprozess entfernt. Die Zwischenverbindungsvertiefungsöffnung233 ist in der oberen harten Maskenschicht230 angeordnet. - Bezugnehmend auf
2D wird eine Photoresiststruktur240 mit einer Öffnung, die eine Breite einer Durchkontaktöffnung aufweist, auf der freigelegten unteren harten Maskenschicht225 gebildet. In einem photolithographischen Prozess zur Bildung der Photoresiststruktur240 kann eine Fehljustierung auftreten, und nach dem photolithographischen Prozess kann eine restliche Photoresistspur241 auftreten. Der Photoresistrest241 resultiert aus einem Fehlen eines Spielraums für die Tiefenschärfe (DOF), was durch einen Stufenunterschied der strukturierten oberen harten Maskenschicht230 verursacht wird. Der Photoresistrest241 führt zu einer nicht korrekten Struktur, welche die Bildung einer stabilen Damaszener-Struktur verhindern kann. Im schlechtesten Fall wird eventuell gar keine Struktur gebildet. - Bezugnehmend auf
2E wird die untere harte Maskenschicht225 unter Verwendung der Photoresiststruktur240 als Ätzmaske strukturiert, um eine Oberfläche der oberen isolierenden Schicht220 freizulegen. - Bezugnehmend auf
2F wird die obere Isolationsschicht220 unter Verwendung der unteren harten Maskenschicht225 als Ätzmaske selektiv geätzt, um eine Öffnung243 zu bilden, die eine Oberfläche der oberen Ätzstoppschicht215 freilegt. Man beachte, dass sich die obere Isolationsschicht220 , die aus einem organischen Polymer besteht, in der gleichen Kohlenstoffgruppe wie die Photoresiststruktur240 befindet. Da ihre Ätzraten ähnlich zueinander sind, wird auch die Photoresiststruktur240 entfernt, während die obere Isolationsschicht220 geätzt wird. - Bezugnehmend auf
2G werden die untere harte Maskenschicht225 und die freigelegte obere Ätzstoppschicht215 unter Verwendung der strukturierten oberen harten Maskenschicht230 als Ätzmaske geätzt, um eine Oberseite der oberen Isolationsschicht220 benachbart zu dem oberen Teil der Öffnung243 und die untere Isolationsschicht210 in einem unteren Teil der Öffnung243 freizulegen. - Bezugnehmend auf
2H werden die freigelegte obere Isolationsschicht220 und die freigelegte untere Isolationsschicht210 strukturiert, um sowohl eine Zwischenverbindungsvertiefung245 in der oberen Isolationsschicht als auch eine Durchkontaktöffnung250 in der unteren Isolationsschicht zu erzeugen. Die Zwischenverbindungsvertiefung245 ist breiter als die Durchkontaktöffnung250 , wie gezeigt. - Bezugnehmend auf
2I wird die untere Ätzstoppschicht205 an einem unteren Teil der Durchkontaktöffnung250 entfernt, um eine Oberfläche der unteren leitfähigen Schicht200 freizulegen. Zu diesem Zeitpunkt können auch die obere harte Maskenschicht230 und die freigelegte Ätzstoppschicht215 an einem unteren Teil der Zwischenverbindungsvertiefung245 entfernt werden. - Bezugnehmend auf
2J wird nach dem Füllen der Zwischenverbindungsvertiefung245 und der Durchkontaktöffnung250 mit einem leitfä higen Material ein CMP-Vorgang ausgeführt, um eine Zwischenverbindung260 zu bilden. Vor dem Füllen der Zwischenverbindungsvertiefung245 und der Durchkontaktöffnung250 kann eine optionale Barrierenmetallschicht255 erzeugt werden, wie gezeigt. - Der Damaszener-Prozess, der die vorstehende zweifache harte Maskenschicht verwendet, ist relativ komplex. Des Weiteren führt dieser Damaszener-Prozess, wie vorstehend erläutert, üblicherweise zu einer Fehljustierung oder der Bildung einer Photoresistspur.
- In der Patentschrift
US 6.365.504 B1 ist in Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung nach dem Oberbegriff des Auspruchs 1 bechrieben, bei dem auf einer ersten Isolationsschicht, in der an einer Oberseite eine Leiterstruktur vorgesehen ist, eine zweite Isolationsschicht, eine erste Ätzstoppschicht, eine dritte Isolationsschicht und eine zweite Ätzstoppschicht aufgebracht und anschließend die zweite Ätzstoppschicht und die dritte Isolationsschicht strukturiert werden, um eine einen Teil der ersten Ätzstoppschicht freilegende Zwischenverbindungsvertiefung in der dritten Isolationsschicht zu bilden. Für die erste und zweite Ätzstoppschicht wird als Material Siliciumnitrid vorgeschlagen. Anschließend wird an einer Seitenwand der Zwischenverbindungsvertiefung ein Abstandshalter eben falls aus Siliziumnitrid gebildet, wonach eine Photoresiststruktur mit einer Öffnung erzeugt wird, welche die Zwischenverbindungsvertiefung und den betreffenden freiliegenden Teil der ersten Ätzstoppschicht freilässt. Danach werden die erste Ätzstoppschicht und die zweite Isolationsschicht geätzt, um eine einen Teil der in der Oberseite der ersten Isolationsschicht gebildeten Leiterstruktur freizulegen. Dann wird die Öffnung mit einem leitfähigen Material gefüllt, wobei die zweite Ätzstoppschicht und der Seitenwandabstandshalter belassen werden und letzterer das hohlraumfreie Füllen der Öffnung mit guter Metallbedeckung unterstützen soll, indem das leitfähige Metall leicht entlang der geneigten Seitenwand des Seitenwandabstandshalters in die Öffnung fließen kann. - In der Patentschrift
US 5.795.823 A ist ein Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung beschrieben, bei dem über einer Leiterbahnstruktur eine zweilagige Isolationsschicht und eine Barrierenschicht aufgebracht werden, wonach in die Barrierenschicht und die obere Schichtlage der zweilagigen Isolationsschicht eine Öffnung strukturiert wird, an deren Seitenwand ein Abstandshalter aus einem Metallmaterial erzeugt wird. Nach Ätzen der unteren Schichtlage der zweilagigen Isolationsschicht wird die insgesamt gebildete Öffnung mit Metallmaterial gefüllt, wobei der metallische Seitenwand-Abstandshalter verbleibt. Die Barrierenschicht kann vor dem Füllen der Öffnung mit dem Metallmaterial optional entfernt werden. In einer Variante wird der Seitenwand-Abstandshalter aus einem Isolationsmaterial, z.B. Polysilizium, gebildet und nach Erzeugung der die Leiterbahnstruktur freiliegenden Öffnung entfernt, während die Barrierenschicht verbleibt. - In der Patentschrift
US 6.303.489 B1 ist für ein Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung die Verwendung von Hartmaskenschichten und einem Seitenwand-Abstandshalter aus je nach Wahl Siliziumdioxid- oder Siliziumnitridmaterial offenbart, wobei der Abstandshalter vor dem Füllen der Doppeldamszener-Öffnung mit leitfähigem Material optional entfernt wird, während die Hartmaskenschichten verbleiben. - Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zur Bildung einer Doppeldamaszener-Zwischenverbindung der eingangs genannten Art zugrunde, mit dem sich die oben genannten Schwierigkeiten herkömmlicher Verfahren, wie Veraschungsschädigungen und störende Photoresistreste, wenigstens teilweise vermeiden lassen und das in einer relativ einfachen Prozesstechnik realisierbar ist.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines Verfahrens zur Bildung einer Doppeldamaszener-Zwischenverbindung mit den Merkmalen des Anspruchs 1. Charakteristischerweise kann bei diesem Verfahren eine einzelne harte Maskenschicht genügen. Dies vereinfacht den Herstellungsprozess. Trotzdem wird eine Isolationsschicht aus einem organischen Polymer vor einer Schädigung durch Veraschung zuverlässig geschützt.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung und die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
-
1 eine Querschnittansicht eines herkömmlichen Doppeldamaszener-Prozesses unter Verwendung einer einzelnen harten Maskenschicht, -
2A bis2J Querschnittansichten eines herkömmlichen Doppeldamaszener-Prozesses unter Verwendung einer zweifachen harten Maskenschicht, -
3A bis3H Querschnittansichten, welche die Schritte zur Bildung einer erfindungsgemäßen Doppeldamaszener-Zwischenverbindung darstellen, und -
4A bis4E Draufsichten, welche die Schritte zur Bildung der erfindungsgemäßen Doppeldamaszener-Zwischenverbindung darstellen. - Die
3A bis3H sind Querschnittansichten, welche die Schritte zur Bildung einer erfindungsgemäßen Doppeldamaszener-Zwischenverbindung zeigen. Die4A bis4E sind Draufsichten, welche ebenfalls bestimmte Schritte zur Bildung der erfindungsgemäßen Doppeldamaszener-Zwischenverbindung zeigen. - Bezugnehmend auf
3A werden eine untere Ätzstoppschicht305 , eine untere Isolationsschicht310 , eine obere Ätzstoppschicht315 , eine obere Isolationsschicht320 und eine harte Maskenschicht325 sequentiell auf ein Halbleitersubstrat gestapelt, das eine untere leitfähige Schicht beinhaltet. Hierbei kann die untere leitfähige Schicht zum Beispiel einer unteren Zwischenverbindung einer Mehrebenen-Zwischenverbindungsstruktur entsprechen oder kann an dem Halbleitersubstrat ausgebildet sein. - Die obere und die untere Isolationsschicht
320 und310 weisen eine ausreichende Dicke auf, um später die Basis für eine Zwischenverbindungsvertiefung und eine Durchkontaktöffnung bereitzustellen (im Folgenden wird der Einfachkeit halber auch eine Kontaktöffnung als Durchkontaktöffnung bezeichnet). Die obere und die untere Isolationsschicht320 und310 können aus einem organischen Polymer oder optional anderen Verbindungen bestehen, wie mit Fluor dotiertes Oxid, mit Kohlenstoff dotiertes Oxid und Siliciumoxid. Das organische Polymer kann ein dielektrisches organisches Polymer mit niedrigem k beinhalten, wie ein Harz der Polyallylether-Gruppe, ein ringförmiges Fluorid-Harz, ein Siloxan-Copolymer, ein Fluorid-Harz der Polyallylether-Gruppe, Polypentafluorstyrol, ein Harz der Polytetrafluorstyrol-Gruppe, ein Polyimidfluorid-Harz, ein Polynaphthalenfluorid-Harz und ein Polycid-Harz. Ein Verfahren zur Erzeugung derselben kann eines sein, das aus der Gruppe ausgewählt ist, die aus plasmaunterstützter Gasphasenabscheidung (PECVD), chemischer Gasphasenabscheidung mit Plasma hoher Dichte (HDCVD), chemischer Gasphasenabscheidung bei Atmosphärendruck (APCVD) und Aufschleudern besteht. - Die harte Maskenschicht
325 und die untere Ätzstoppschicht305 können zum Beispiel aus Siliciumnitrid gebildet sein. - Die obere Ätzstoppschicht
315 ist aus einem Material gebildet, dessen Ätzrate sich von jener der harten Maskenschicht325 und der unteren Ätzstoppschicht305 unterscheidet. Wenn zum Beispiel die harte Maskenschicht325 und die untere Ätzstoppschicht305 aus Siliciumnitrid gebildet sind, kann die obere Ätzstoppschicht315 aus Siliciumoxid gebildet sein. - Bezugnehmend auf
3B wird eine Photoresiststruktur330 mit einer Öffnung, die eine Breite einer Zwischenverbindungsvertiefung aufweist, auf der harten Maskenschicht325 gebildet. Unter Verwendung der Pho toresiststruktur330 als Ätzmaske wird die harte Maskenschicht325 strukturiert, um zur Freilegung einer Oberfläche der oberen Isolationsschicht320 eine Zwischenverbindungsvertiefungsöffnung323 zu bilden. In dieser Figur sind drei Zwischenverbindungsvertiefungsöffnungen323 gezeigt. - Bezugnehmend auf
3C wird die obere Isolationsschicht320 unter Verwendung der strukturierten harten Maskenschicht325 als Ätzmaske bis auf eine Oberfläche der unteren Ätzstoppschicht315 heruntergeätzt, um eine Zwischenverbindungsvertiefung335 zu bilden. Man beachte, dass in dem Fall, in dem die obere Isolationsschicht320 aus einem dielektrischen organischen Polymer mit niedrigem k gebildet ist, diese in der gleichen Kohlenstoffgruppe wie die Photoresiststruktur330 ist. Demgemäß ist die Ätzrate der oberen Isolationsschicht330 ähnlich jener der Photoresiststruktur330 . Somit kann die Photoresiststruktur330 geätzt werden, während die obere Isolationsschicht320 geätzt wird. - Bezugnehmend auf
4A wird unter Verwendung der harten Maskenschicht325 als Ätzmaske eine Zwischenverbindungsvertiefung335 gebildet, um die obere Ätzstoppschicht315 freizulegen. - Bezugnehmend auf
3D wird eine isolierende Abstandshalterschicht auf einer gesamten Oberfläche der resultierenden Struktur einschließlich der Zwischenverbindungsvertiefung335 gebildet. Es wird dann ein vollständiger Ätzvorgang an dieser Schicht durchgeführt, um einen selbstjustierten Abstandshalter340 an Seitenwänden der Zwischenverbindungsvertiefung335 zu bilden. Die isolierende Abstandshalterschicht ist zum Beispiel aus einem Material gebildet, dessen Ätzrate oder Ätzselektivität identisch zu jener der harten Maskenschicht325 und der unteren Ätzstoppschicht305 ist, die sich jedoch von jener der oberen Ätzstoppschicht unterscheidet. Die isolierende Abstandshalterschicht kann zum Beispiel aus Siliciumnitrid gebildet sein. Somit wird die obere Ätzstopp schicht315 während des vollständigen Ätzschrittes nicht geätzt, der zur Bildung des selbstjustierten Abstandshalters340 verwendet wird. - Da die Breite einer Durchkontaktöffnung durch die untere Breite des an der Seitenwand der Zwischenverbindungsvertiefung
335 ausgebildeten Abstandshalters340 festgelegt ist, kann sie durch Einstellen der gebildeten Dicke des Abstandshalters340 eingestellt werden. Das heißt, der selbstjustierte Abstandshalter340 dient dazu, die Abmessung der Durchkontaktöffnung auf eine Abmessung zu begrenzen, die geringer als die verfügbare Auflösung des photolithographischen Prozesses ist. Des Weiteren leidet der Prozess der Erfindung nicht an den Beschränkungen der herkömmlichen Vorgehensweise, wie dem Auftreten einer Fehljustierung während des photolithographischen Prozesses oder der Bildung eines Photoresistrestes, der durch einen Stufenunterschied verursacht wird, wie vorstehend erläutert. - Bezugnehmend auf
4B wird ein selbstjustierter Abstandshalter340 an einer Seitenwand der Zwischenverbindungsvertiefung335 gebildet. - Bezugnehmend auf
3E wird nach der Beschichtung einer gesamten Oberfläche eines Substrats mit einem Photoresist ein herkömmlicher photolithographischer Prozess ausgeführt, um eine Photoresiststruktur345 mit einer Öffnung347 zu bilden, welche die Zwischenverbindungsvertiefung335 freilegt. In dem Fall, in dem aufgrund einer schlechten Struktur (oder schlechter Strukturen), die während des zur Bildung der Photoresiststruktur345 verwendeten photolithographischen Prozesses gebildet wird, eine Nachbehandlung notwendig ist, werden die Isolationsschichten310 und320 nicht geschädigt, wenngleich sie aus organischem Polymer bestehen, dessen Ätzrate ähnlich jener der Photoresiststruktur345 ist. Dies liegt daran, dass die Isolationsschichten310 und320 von dem Abstandshalter340 , der harten Maskenschicht325 und der oberen Ätzstoppschicht315 bedeckt und somit vor einem bei der Nachbehandlung verwendeten Veraschungsgas geschützt sind. Da die Photoresiststruktur345 auf der planarisierten harten Maskenschicht325 ohne Stufenunterschied in dem photolithographischen Prozess gebildet wird, wird der herkömmliche Photoresistrest nicht erzeugt. - Bezugnehmend auf
4C wird auf einem Halbleitersubstrat einschließlich des Abstandshalters340 eine Photoresiststruktur345 mit einer Öffnung347 gebildet, welche die Zwischenverbindungsvertiefung335 freilegt. - Im Stand der Technik wird die Öffnung
347 durch eine Photoresiststruktur mit der Breite der eventuellen Durchkontaktöffnung (siehe2D ) erzeugt. Im Gegensatz dazu wird in der Erfindung die Öffnung347 gemäß einer Photoresiststruktur gebildet, die breiter als die Durchkontaktöffnung ist, um die begrenzte Abmessung des photolithographischen Prozesses zu überwinden. Das heißt, in der Richtung über die Zwischenverbindungsvertiefung335 hinweg (x-Richtung) kann durch den vorgeformten Abstandshalter340 eine Durchkontaktöffnung erzeugt werden, die kleiner als die Auflösungsgrenze des photolithographischen Prozesses ist. In der Richtung der Zwischenverbindungsvertiefung (y-Richtung) kann der Spielraum des photolithographischen Prozesses gesichert werden, da die Öffnung347 in x-Richtung breit erzeugt werden kann. Um eine Durchkontaktöffnung in einer Zwischenverbindungsvertiefung zu bilden, kann die Öffnung347 geöffnet werden (siehe mittlere Öffnung von4C ). In dem Fall, dass eine Mehrzahl von Durchkontaktöffnungen an je einer von einer Mehrzahl benachbarter Zwischenverbindungsvertiefungen gebildet werden, kann eine Öffnung erzeugt werden (siehe die obere und die untere Öffnung347 von4C ), welche die Mehrzahl entsprechender Zwischenverbindungsvertiefungen kreuzt. Das heißt, während bei der herkömmlichen Vorgehensweise eine Durchkontaktöffnung an einer Photoresiststrukturöffnung mit der Breite der Durchkontaktöffnung gebildet wird, kann bei der Erfindung eine Mehrzahl von Durchkontaktöffnungen durch eine einzige Photoresiststrukturöffnung gebildet werden, die breiter als die resultierende Durchkontaktöffnungsbreite ist. Durch Bilden einer Mehrzahl von Durchkontaktöffnungen an einer Öffnung in der Photoresiststruktur wird der Spielraum des photolithographischen Prozesses breiter. Wieder bezugnehmend auf3E ist diese Figur eine Querschnittansicht entlang einer Linie I-I' von4C , die den Fall zeigt, in dem eine Öffnung347 in der Photoresiststruktur über drei benachbarte Zwischenverbindungsvertiefungen hinweg gebildet wird. Es können nämlich drei Durchkontaktöffnungen durch eine Öffnung in der Photoresiststruktur erzeugt werden, die drei Zwischenverbindungsvertiefungen kreuzt. - Bezugnehmend auf
3F wird unter Verwendung der Photoresiststruktur345 , des Abstandshalters340 und der harten Maskenschicht325 als Ätzmaske die durch die Öffnung347 freigelegte obere Ätzstoppschicht315 selektiv geätzt, um die untere Isolationsschicht310 freizulegen. Da sich die Ätzrate oder die Ätzselektivität des Abstandshalters340 und der harten Maskenschicht325 von jener der oberen Ätzstoppschicht315 unterscheidet, wie zuvor beschrieben, können diese als Ätzmaske verwendet werden. - Unter Verwendung der strukturierten harten Maskenschicht
325 , der oberen Ätzstoppschicht315 und des Abstandshalters340 als Ätzmaske wird die freigelegte untere Isolationsschicht310 bis auf eine Oberseite der unteren Ätzstoppschicht305 selektiv geätzt, um eine Durchkontaktöffnung350 in der unteren Isolationsschicht310 zu erzeugen. Man beachte, dass in dem Fall, in dem die untere Isolationsschicht310 aus organischem Polymer besteht, die Photoresiststruktur345 entfernt wird, während die freigelegte untere Isolationsschicht310 geätzt wird. - Bezugnehmend auf
4D wird nach der Strukturierung der oberen Ätzstoppschicht315 unter Verwendung der Photoresiststruktur345 als Ätzmaske eine Öffnung350 , welche die untere Ätzstoppschicht305 freilegt, unter Verwendung der strukturierten Ätzstoppschicht315 , der harten Maskenschicht325 und des Abstandshalters340 als Ätzmaske erzeugt.3F ist eine Querschnittansicht entlang einer Linie II-II' von4D . - Bezugnehmend auf
3G werden zum Beispiel die harte Maskenschicht325 , der Abstandshalter340 und die untere Ätzstoppschicht305 unter der Durchkontaktöffnung350 gleichzeitig entfernt, um eine Damaszener-Struktur mit einer Zwischenverbindungsvertiefung335 und einer Durchkontaktöffnung350 zu bilden. Da die entfernten Schichten alle aus einem Material mit der gleichen Ätzrate gebildet sind, z.B. Siliciumnitrid, können sie gleichzeitig entfernt werden. - Für den Entfernungsprozess kann eine Trockenätztechnik oder eine Nassätztechnik verwendet werden. In dem Fall, in dem eine Trockenätztechnik verwendet wird, wird ein Teil des Abstandshalters
340 nicht entfernt und verbleibt daher an der Seitenwand der Zwischenverbindungsvertiefung. In der Darstellung von3G sind sie alle entfernt. - Bezugnehmend auf
4E werden die harte Maskenschicht325 , der Abstandshalter340 und die freigelegte untere Ätzstoppschicht305 entfernt. Als Folge wird die Zwischenverbindungsvertiefung335 in der oberen Isolationsschicht320 gebildet, und die Durchkontaktöffnung350 , die mit der unteren leitfähigen Schicht300 verbunden ist, wird an der Zwischenverbindungsvertiefung335 gebildet.3G ist eine Querschnittansicht entlang einer Linie III-III' von4E . - Bezugnehmend auf
3H wird nach dem Füllen der Zwischenverbindungsvertiefung335 und der Durchkontaktöffnung350 mit einem leitfähigen Material ein Planarisierungsprozess ausgeführt, um eine Zwischenverbindung360 zu bilden. - Das leitfähige Material ist zum Beispiel wenigstens ein Material, das aus der Gruppe ausgewählt ist, die aus Aluminium (Al), Aluminiumlegierungen (Al-Legierungen), Kupfer (Cu), Gold (Au), Silber (Ag), Wolfram (W) und Molybdän (Mo) besteht. Des Weiteren kann das leitfähige Material unter Verwendung eines Prozesses gebildet werden, der aus der Gruppe ausgewählt ist, die aus einer Aufschmelztechnik für eine durch Sputtern des leitfähigen Materials gebildete Schicht, eine chemische Gasphasenabscheidungstechnik (CVD-Technik), eine Elektroplattierungstechnik und so weiter besteht. In dem Fall, in dem die Elektroplattierungstechnik verwendet wird, ist eine Kristallkeimschicht erforderlich, so dass Strom während der Elektrolysierung fließen kann.
- Vor der Bildung des leitfähigen Materials kann eine Barrierenmetallschicht
355 gebildet werden. Insbesondere in einem Fall, in dem Kupfer (Cu) in dem Damaszener-Prozess verwendet wird, wird die Barrierenmetallschicht dazu verwendet, zu verhindern, dass die isolierende Eigenschaft eines Zwischenschichtdielektrikums durch Diffusion des leitfähigen Materials, d.h. Cu, verschlechtert wird. Die Barrierenmetallschicht kann aus einem Material gebildet werden, das aus der Gruppe ausgewählt ist, die aus Ta, TaN, WN, TaC, TiSiN und TaSiN besteht. Des Weiteren kann die Barrierenmetallschicht unter Verwendung eines Prozesses gebildet werden, der aus der Gruppe ausgewählt ist, die aus einer physikalischen Gasphasenabscheidungstechnik (PVD-Technik), einer chemischen Gasphasenabscheidungstechnik (CVD-Technik) und einer atomaren Schichtdepositionstechnik (ALD-Technik) besteht.
Claims (15)
- Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung, bei dem – eine untere Isolationsschicht (
310 ), eine obere Ätzstoppschicht (315 ), eine obere Isolationsschicht (320 ) und eine harte Maskenschicht (325 ) auf einem Halbleitersubstrat gebildet werden, auf dem eine untere leitfähige Schicht (300 ) ausgebildet ist, und – die harte Maskenschicht (325 ) und die obere Isolationsschicht (320 ) strukturiert werden, um eine Zwischenverbindungsvertiefung (335 ) in der oberen Isolationsschicht (320 ) zu bilden, wobei die Zwischenverbindungsvertiefung (335 ) einen Teil der oberen Ätzstoppschicht (315 ) freilegt, gekennzeichnet durch folgende weitere Schritte: – Bilden eines Abstandshalters (340 ) an einer Seitenwand der Zwischenverbindungsvertiefung (335 ) aus einem Material, das bezüglich eines vorgebbaren Ätzprozesses eine Ätzrate beinhaltet, die identisch zu jener der harten Maskenschicht (325 ) ist, sich jedoch von jener der oberen Ätzstoppschicht (315 ) unterscheidet, – Bilden einer Photoresiststruktur (345 ) mit einer Öffnung (347 ), welche die Zwischenverbindungsvertiefung (335 ) und den Teil der oberen Ätzstoppschicht (315 ) freilegt, – sukzessives Ätzen der oberen Ätzstoppschicht (315 ) und der unteren Isolationsschicht (310 ), um eine Öffnung (350 ) in der unteren Isolationsschicht (310 ) zu bilden, wobei die Öffnung (350 ) einen Teil der unteren leitfähigen Schicht (300 ) freilegt, – gleichzeitiges Entfernen der strukturierten harten Maskenschicht (325 ) und des Abstandshalters (340 ) durch den vorgebbaren Ätzprozess der für die zu ätzende strukturierte harte Maskenschicht (325 ) und den zu ätzenden Abstandshalter eine andere Ätzrate aufweist als für die obere Ätzstoppschicht (315 ), und – Bilden einer Zwischenverbindung (360 ), indem die Zwischenverbindungsvertiefung (335 ) und die Öffnung (350 ) gefüllt werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die obere und die untere Isolationsschicht (
310 ,320 ), ein dielektrisches organisches Polymer mit niedrigem k beinhalten. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die untere und die obere Isolationsschicht (
310 ,320 ), Material beinhalten, das aus der Gruppe ausgewählt ist, die aus mit Fluor dotiertem Oxid, mit Kohlenstoff dotiertem Oxid und Siliciumoxid besteht. - Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die harte Maskenschicht (
325 ) und der Abstandshalter (340 ) Siliciumnitrid beinhalten und die obere Ätzstoppschicht (315 ) Siliciumoxid beinhaltet. - Verfahren nach einem der Ansprüche 1 bis 4, weiter gekennzeichnet durch das Bilden einer unteren Ätzstoppschicht (
305 ) auf der unteren leitfähigen Schicht (300 ), wobei die untere Ätzstoppschicht (305 ) während der Entfernung der strukturierten harten Maskenschicht (325 ) und des Abstandshalters (340 ) entfernt wird. - Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die untere Ätzstoppschicht (
305 ) ein Material mit einer Ätzrate beinhaltet, die identisch zu jener der harten Maskenschicht (325 ) ist. - Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Bildung der Zwischenverbindungsvertiefung (
335 ) folgende Schritte umfasst: – Bilden einer Photoresiststruktur (330 ) auf der harten Maskenschicht (325 ), wobei die Photoresiststruktur (330 ) einen Teil der harten Maskenschicht (325 ) freilegt, – Verwenden der Photoresiststruktur (330 ) als Ätzmaske, Ätzen der freigelegten harten Maskenschicht (325 ), um eine harte Maskenschichtstruktur zu bilden, die einen Teil der oberen Isolationsschicht (320 ) freilegt, und – Verwenden der harten Maskenschichtstruktur als Ätzmaske und Ätzen der freigelegten oberen Isolationsschicht(320 ), um einen Teil der oberen Ätzstoppschicht (315 ) freizulegen, – wobei die Photoresiststruktur (330 ) entfernt wird, während die freigelegte obere Isolationsschicht geätzt wird. - Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, das das Bilden der Öffnung (
350 ) in der unteren Isolationsschicht (310 ) folgende Schritte umfasst: – selektives Ätzen der oberen Ätzstoppschicht (315 ), die durch die zugehörige Öffnung (335 ) freigelegt ist, um einen Teil der unteren Isolationsschicht (310 ) freizulegen, und – Verwenden der strukturierten harten Maskenschicht (325 ), des Abstandshalters (340 ) und der oberen Ätzstoppschicht (315 ) als Ätzmaske und selektives Ätzen der freigelegten unteren Isolationsschicht (310 ), um den Teil der unteren leitfähigen Schicht (300 ) freizulegen, – wobei die Photoresiststruktur (345 ) entfernt wird, während die freigelegte untere Isolationsschicht (310 ) geätzt wird. - Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Öffnung (
347 ), welche die Zwischenverbindungsvertiefung (335 ) freilegt, mit einer ersten Breite in der Richtung der Zwischenverbindungsvertiefung gebildet wird, die größer als eine zweite Breite in einer Richtung ist, welche die Zwischenverbindungsvertiefung (335 ) kreuzt. - Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die betreffende Öffnung (
347 ) eine Mehrzahl von Zwischenverbindungsvertiefungen (335 ) freilegt. - Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Zwischenverbindung (
360 ) aus einem leitfähigen Material gebildet wird, das aus der Gruppe ausgewählt wird, die aus Aluminium (Al), Aluminium-Legierungen (Al-Legierungen), Kupfer (Cu), Gold (Au), Silber (Ag), Wolfram (W) und Molybdän (Mo) besteht. - Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass eine Barrierenmetallschicht (
355 ) vor der Bildung der Zwischenverbindung (360 ) gebildet wird. - Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Barrierenmetallschicht (
355 ) aus der Gruppe ausgewählt ist, die aus Ta, TaN, TiN, WN, TaC, WC, TiSiN und TaSiN besteht. - Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die untere leitfähige Schicht (
300 ) eine untere Zwischenverbindung ist, die auf dem Halbleitersubstrat ausgebildet ist, und die Öffnung (350 ) in der unteren Isolationsschicht (310 ) eine Durchkontaktöffnung ist. - Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die untere leitfähige Schicht (
300 ) auf einem Halbleitersubstrat ausgebildet ist und die Öffnung (350 ) in der unteren Isolationsschicht eine Kontaktöffnung ist.
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---|---|
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Families Citing this family (64)
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---|---|---|---|---|
US8337419B2 (en) | 2002-04-19 | 2012-12-25 | Sanofi-Aventis Deutschland Gmbh | Tissue penetration device |
US6992391B2 (en) * | 2001-09-28 | 2006-01-31 | Intel Corporation | Dual-damascene interconnects without an etch stop layer by alternating ILDs |
TWI250558B (en) * | 2003-10-23 | 2006-03-01 | Hynix Semiconductor Inc | Method for fabricating semiconductor device with fine patterns |
US7157380B2 (en) * | 2003-12-24 | 2007-01-02 | Intel Corporation | Damascene process for fabricating interconnect layers in an integrated circuit |
JP2005191290A (ja) * | 2003-12-25 | 2005-07-14 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
JP4012163B2 (ja) * | 2004-03-11 | 2007-11-21 | 株式会社東芝 | 半導体装置 |
CN1299349C (zh) * | 2004-04-28 | 2007-02-07 | 联华电子股份有限公司 | 双镶嵌工艺中两阶段去除介层洞光刻胶的方法 |
KR100568257B1 (ko) * | 2004-07-29 | 2006-04-07 | 삼성전자주식회사 | 듀얼 다마신 배선의 제조방법 |
JP2006245198A (ja) * | 2005-03-02 | 2006-09-14 | Nec Electronics Corp | 半導体装置の製造方法 |
US7240322B2 (en) * | 2005-04-04 | 2007-07-03 | International Business Machines Corporation | Method of adding fabrication monitors to integrated circuit chips |
JP2006294771A (ja) * | 2005-04-08 | 2006-10-26 | Sony Corp | 半導体装置の製造方法 |
KR100632653B1 (ko) * | 2005-04-22 | 2006-10-12 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 형성방법 |
DE102005020132B4 (de) * | 2005-04-29 | 2011-01-27 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Herstellung selbstjustierter Durchführungen in einer Metallisierungsschicht |
KR100744672B1 (ko) * | 2005-06-24 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
SG128529A1 (en) * | 2005-06-28 | 2007-01-30 | United Microelectronics Corp | Method for eliminating bridging defect in vial first dual damascene process |
KR100675895B1 (ko) | 2005-06-29 | 2007-02-02 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선구조 및 그 제조방법 |
US7238619B2 (en) | 2005-07-06 | 2007-07-03 | United Microelectronics Corp. | Method for eliminating bridging defect in via first dual damascene process |
CN100378951C (zh) * | 2005-07-12 | 2008-04-02 | 联华电子股份有限公司 | 介层洞优先双镶嵌的制造方法 |
US7214612B2 (en) * | 2005-08-31 | 2007-05-08 | United Microelectronics Corp. | Dual damascene structure and fabrication thereof |
US7829262B2 (en) * | 2005-08-31 | 2010-11-09 | Micron Technology, Inc. | Method of forming pitch multipled contacts |
KR100691456B1 (ko) * | 2005-09-07 | 2007-03-09 | 주식회사 대경기업 | 냉난방용 공기순환매트 |
CN100423228C (zh) * | 2005-09-16 | 2008-10-01 | 联华电子股份有限公司 | 双重金属镶嵌结构及其制造方法 |
KR100691492B1 (ko) * | 2005-09-29 | 2007-03-09 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 금속배선 형성방법 |
US7432189B2 (en) * | 2005-11-30 | 2008-10-07 | Lam Research Corporation | Device with self aligned gaps for capacitance reduction |
US7560388B2 (en) * | 2005-11-30 | 2009-07-14 | Lam Research Corporation | Self-aligned pitch reduction |
US7390749B2 (en) * | 2005-11-30 | 2008-06-24 | Lam Research Corporation | Self-aligned pitch reduction |
US7485581B2 (en) | 2005-11-30 | 2009-02-03 | Lam Research Corporation | Device with gaps for capacitance reduction |
US20090022891A1 (en) * | 2006-02-08 | 2009-01-22 | Jsr Corporation | Method of forming metal film |
US7795152B2 (en) | 2006-05-10 | 2010-09-14 | Micron Technology, Inc. | Methods of making self-aligned nano-structures |
KR100788587B1 (ko) * | 2006-07-05 | 2007-12-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
KR100776141B1 (ko) * | 2006-08-18 | 2007-11-15 | 동부일렉트로닉스 주식회사 | 반도체 장치의 금속 배선 형성 방법 |
US7902066B2 (en) * | 2006-09-26 | 2011-03-08 | Chartered Semiconductor Manufacturing, Ltd. | Damascene contact structure for integrated circuits |
KR100771891B1 (ko) * | 2006-11-10 | 2007-11-01 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
US7592262B2 (en) * | 2007-03-21 | 2009-09-22 | United Microelectronics Corp. | Method for manufacturing MOS transistors utilizing a hybrid hard mask |
JP5293930B2 (ja) * | 2007-03-22 | 2013-09-18 | Jsr株式会社 | 化学気相成長材料及び化学気相成長方法 |
CN101281871B (zh) * | 2007-04-05 | 2011-11-09 | 联华电子股份有限公司 | 复合硬掩模层、金属氧化物半导体晶体管及其制作方法 |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US7759242B2 (en) * | 2007-08-22 | 2010-07-20 | Qimonda Ag | Method of fabricating an integrated circuit |
CN101630667A (zh) | 2008-07-15 | 2010-01-20 | 中芯国际集成电路制造(上海)有限公司 | 形成具有铜互连的导电凸块的方法和系统 |
DE102008049727A1 (de) * | 2008-09-30 | 2010-07-01 | Advanced Micro Devices, Inc., Sunnyvale | Kontaktelemente und Kontaktdurchführungen eines Halbleiterbauelements, die durch eine Hartmaske und Doppelbelichtung hergestellt sind |
US20110236583A1 (en) * | 2008-11-28 | 2011-09-29 | Jsr Corporation | Container containing a cobalt carbonyl complex and cobalt carbonyl complex composition |
KR101460697B1 (ko) * | 2008-11-28 | 2014-11-13 | 삼성전자 주식회사 | 반도체 집적 회로 장치의 제조 방법 |
JP2010142862A (ja) * | 2008-12-22 | 2010-07-01 | Cyber Laser Kk | 誘電体材料表面のナノ周期構造形成方法 |
US7855142B2 (en) * | 2009-01-09 | 2010-12-21 | Samsung Electronics Co., Ltd. | Methods of forming dual-damascene metal interconnect structures using multi-layer hard masks |
CN102386059B (zh) * | 2010-09-03 | 2013-06-12 | 中芯国际集成电路制造(上海)有限公司 | 用于形成小间距图案的方法 |
DE102010063775B4 (de) | 2010-12-21 | 2019-11-28 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktbalken und Metallleitungen mit vergrößerten Aufnahmegebieten für Kontaktdurchführungen |
CN102412188A (zh) * | 2011-05-13 | 2012-04-11 | 上海华力微电子有限公司 | 一种超厚顶层金属的金属硬掩模双大马士革工艺 |
CN102420174B (zh) * | 2011-06-07 | 2013-09-11 | 上海华力微电子有限公司 | 一种双大马士革工艺中通孔填充的方法 |
CN102856248A (zh) * | 2011-07-01 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构的形成方法 |
CN102364670B (zh) * | 2011-09-15 | 2013-06-12 | 上海华力微电子有限公司 | 金属铜大马士革互联结构的制造方法 |
JP5754334B2 (ja) * | 2011-10-04 | 2015-07-29 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
US20130313717A1 (en) * | 2012-05-24 | 2013-11-28 | International Business Machines Corporation | Spacer for enhancing via pattern overlay tolerence |
US9269747B2 (en) | 2012-08-23 | 2016-02-23 | Micron Technology, Inc. | Self-aligned interconnection for integrated circuits |
US8647981B1 (en) * | 2012-08-31 | 2014-02-11 | Micron Technology, Inc. | Methods of forming patterns, and methods of forming integrated circuitry |
US9111857B2 (en) | 2012-09-21 | 2015-08-18 | Micron Technology, Inc. | Method, system and device for recessed contact in memory array |
JP6061610B2 (ja) * | 2012-10-18 | 2017-01-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
CN104112702B (zh) * | 2013-04-18 | 2016-12-28 | 中芯国际集成电路制造(上海)有限公司 | 在半导体制造中降低超低k介电层损伤的方法 |
JP2015198135A (ja) | 2014-03-31 | 2015-11-09 | 株式会社東芝 | 半導体装置の製造方法 |
US9431297B2 (en) * | 2014-10-01 | 2016-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming an interconnect structure for a semiconductor device |
US10546772B2 (en) * | 2016-03-30 | 2020-01-28 | Intel Corporation | Self-aligned via below subtractively patterned interconnect |
US10211151B2 (en) * | 2016-06-30 | 2019-02-19 | International Business Machines Corporation | Enhanced self-alignment of vias for asemiconductor device |
CN109656069A (zh) * | 2017-10-11 | 2019-04-19 | 京东方科技集团股份有限公司 | 阵列基板的制作方法、阵列基板和显示装置 |
US10566231B2 (en) | 2018-04-30 | 2020-02-18 | Globalfoundries Inc. | Interconnect formation with chamferless via, and related interconnect |
CN111640655B (zh) * | 2019-03-01 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5795823A (en) * | 1995-06-07 | 1998-08-18 | Advanced Micro Devices, Inc. | Self aligned via dual damascene |
US6017817A (en) * | 1999-05-10 | 2000-01-25 | United Microelectronics Corp. | Method of fabricating dual damascene |
US6303489B1 (en) * | 1998-06-03 | 2001-10-16 | Advanced Micro Devices, Inc. | Spacer - defined dual damascene process method |
US6365504B1 (en) * | 1999-10-15 | 2002-04-02 | Tsmc-Acer Semiconductor Manufacturing Corporation | Self aligned dual damascene method |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970707571A (ko) * | 1995-09-14 | 1997-12-01 | 이시마루 미키오 | 축소 치수용 다마스크 공정(damascene process for reduced feature size) |
US5847460A (en) * | 1995-12-19 | 1998-12-08 | Stmicroelectronics, Inc. | Submicron contacts and vias in an integrated circuit |
US6300235B1 (en) | 1997-06-30 | 2001-10-09 | Siemens Aktiengesellschaft | Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide |
US6140226A (en) | 1998-01-16 | 2000-10-31 | International Business Machines Corporation | Dual damascene processing for semiconductor chip interconnects |
US6063711A (en) | 1998-04-28 | 2000-05-16 | Taiwan Semiconductor Manufacturing Company | High selectivity etching stop layer for damascene process |
KR100299379B1 (ko) * | 1998-06-30 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
JP2000077416A (ja) * | 1998-09-02 | 2000-03-14 | Nec Corp | 埋め込み配線の形成方法 |
JP3657788B2 (ja) | 1998-10-14 | 2005-06-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
US6319815B1 (en) | 1998-10-21 | 2001-11-20 | Tokyo Ohka Kogyo Co., Ltd. | Electric wiring forming method with use of embedding material |
KR20010004004A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 반도체 소자의 금속배선 형성방법 |
KR100585069B1 (ko) * | 1999-08-16 | 2006-05-30 | 삼성전자주식회사 | 듀얼다마신 배선 형성방법 |
JP2002026122A (ja) | 2000-07-04 | 2002-01-25 | Sony Corp | 半導体装置の製造方法 |
US6603204B2 (en) | 2001-02-28 | 2003-08-05 | International Business Machines Corporation | Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics |
KR100759256B1 (ko) * | 2001-06-30 | 2007-09-17 | 매그나칩 반도체 유한회사 | 감광막 스페이서를 이용한 듀얼 다마신 패턴 형성방법 |
US20030008490A1 (en) | 2001-07-09 | 2003-01-09 | Guoqiang Xing | Dual hardmask process for the formation of copper/low-k interconnects |
US6696222B2 (en) * | 2001-07-24 | 2004-02-24 | Silicon Integrated Systems Corp. | Dual damascene process using metal hard mask |
US6613666B2 (en) | 2001-12-07 | 2003-09-02 | Applied Materials Inc. | Method of reducing plasma charging damage during dielectric etch process for dual damascene interconnect structures |
US7226853B2 (en) | 2001-12-26 | 2007-06-05 | Applied Materials, Inc. | Method of forming a dual damascene structure utilizing a three layer hard mask structure |
-
2002
- 2002-04-17 KR KR10-2002-0020887A patent/KR100428791B1/ko active IP Right Grant
-
2003
- 2003-04-11 US US10/412,522 patent/US6911397B2/en not_active Expired - Lifetime
- 2003-04-14 JP JP2003109503A patent/JP4105023B2/ja not_active Expired - Fee Related
- 2003-04-15 DE DE10318299A patent/DE10318299B4/de not_active Expired - Lifetime
- 2003-04-17 CN CNB031454224A patent/CN1317756C/zh not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5795823A (en) * | 1995-06-07 | 1998-08-18 | Advanced Micro Devices, Inc. | Self aligned via dual damascene |
US6303489B1 (en) * | 1998-06-03 | 2001-10-16 | Advanced Micro Devices, Inc. | Spacer - defined dual damascene process method |
US6017817A (en) * | 1999-05-10 | 2000-01-25 | United Microelectronics Corp. | Method of fabricating dual damascene |
US6365504B1 (en) * | 1999-10-15 | 2002-04-02 | Tsmc-Acer Semiconductor Manufacturing Corporation | Self aligned dual damascene method |
Also Published As
Publication number | Publication date |
---|---|
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