DE10318299A1 - Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung - Google Patents
Verfahren zur Bildung einer Doppeldamaszener-ZwischenverbindungInfo
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- 230000009977 dual effect Effects 0.000 title abstract description 11
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 48
- 125000006850 spacer group Chemical group 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 66
- 238000009413 insulation Methods 0.000 claims description 48
- 239000010949 copper Substances 0.000 claims description 13
- 229920000620 organic polymer Polymers 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910000838 Al alloy Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 2
- 229910004200 TaSiN Inorganic materials 0.000 claims description 2
- 229910008482 TiSiN Inorganic materials 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910052709 silver Inorganic materials 0.000 claims description 2
- 239000004332 silver Substances 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 239000011737 fluorine Substances 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 128
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 238000004380 ashing Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 125000001033 ether group Chemical group 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- -1 fluorine-doped oxide Chemical class 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005191 phase separation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000417 polynaphthalene Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L21/02104—Forming layers
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- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
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- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
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- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/3121—Layers comprising organo-silicon compounds
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Abstract
Die Erfindung bezieht sich auf ein Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung, bei dem eine untere Isolationsschicht (310), eine obere Ätzstoppschicht (315), eine obere Isolationsschicht (320) und eine harte Maskenschicht (325) auf einem Halbleitersubstrat gebildet werden, auf dem eine untere leitfähige Schicht (300) ausgebildet ist. DOLLAR A Erfindungsgemäß werden die harte Maskenschicht (325) und die obere Isolationsschicht (320) strukturiert, um eine Zwischenverbindungsvertiefung in der oberen Isolationsschicht zu bilden, wobei die Zwischenverbindungsvertiefung einen Teil der oberen Ätzstoppschicht (315) freilegt, wonach ein Abstandshalter (340) an einer Seitenwand der Zwischenverbindungsvertiefung und anschließend eine Photoresiststruktur mit einer Öffnung gebildet werden, welche die Zwischenverbindungsvertiefung und den Teil der oberen Ätzstoppschicht freilegt. Dann werden die obere Ätzstoppschicht und die untere Isolationsschicht (310) geätzt, um eine Öffnung (350) in der unteren Isolationsschicht zu bilden, wobei die Öffnung einen Teil der unteren leitfähigen Schicht (300) freilegt, und die strukturierte harte Maskenschicht und der Abstandshalter werden entfernt und es wird eine Zwischenverbindung gebildet, indem die Vertiefung und die Öffnung gefüllt werden. DOLLAR A Verwendung z. B. in der Halbleiterbauelementfertigung.
Description
- Die Erfindung bezieht sich auf ein Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung nach dem Oberbegriff des Anspruchs 1.
- Mit höherer Integration von Transistoren tendieren Logikbauelemente in Richtung hoher Geschwindigkeit und hoher Integration. Mit hoher Integration der Transistoren werden Zwischenverbindungen in ihrer Abmessung zunehmend minimiert. Eine derartige Minimierung führt zu einer Verzögerung der Zwischenverbindung und einer Behinderung des Hochgeschwindigkeitsbetriebs der Bauelemente.
- Statt Aluminiumlegierungen (Al-Legierungen) wurde in letzter Zeit Kupfer (Cu) aufgrund seines geringeren spezifischen elektrischen Widerstands und seinen höheren Elektromigrations(EM)-Widerstandseigenschaften zum Zwischenverbindungsmaterial der Wahl. Da es jedoch schwierig ist, Cu zu ätzen, und da Cu während eines Oxidationsprozesses leicht oxidiert, wird ein Damaszener-Prozess zur Bildung von Cu-Zwischenverbindungen verwendet. Entsprechend dem Damaszener-Prozess werden eine Zwischenverbindungsvertiefung, in der eine obere Zwischenverbindung zu bilden ist, und eine Durchkontaktöffnung, weiche die obere Zwischenverbindung mit einer unteren Zwischenverbindung oder einem Substrat verbindet, in einer Isolationsschicht erzeugt. Nach dem Füllen der Zwischenverbindungsvertiefung und der Durchkontaktöffnung mit Cu wird chemisch-mechanisches Polieren (CMP) durchgeführt, um die besagte Struktur zu planarisieren. Auf diese Weise stellt der Damaszener- Prozess eine Art Füllprozess dar.
- Ein Dielektrikum mit niedrigem k macht es möglich, die resultierende parasitäre Kapazität zwischen Zwischenverbindungen zu verringern, die Betriebsgeschwindigkeit des Bauelements zu steigern und das Kreuzkopplungsphänomen zu unterdrücken. In Anbetracht dieser Vorteile wird das Dielektrikum mit niedrigem k auf verschiedene Weisen entwickelt. Im Allgemeinen wird das Dielektrikum mit niedrigem k in ein organisches Polymer einer Siliciumdioxid(SiO2)-Gruppe und ein organisches Polymer einer Kohlenstoff(C)-Gruppe klassifiziert.
- Nunmehr wird ein herkömmlicher Damaszener-Prozess unter Verwendung einer einzelnen harten Maskenschicht unter Bezugnahme auf Fig. 1 beschrieben.
- Bezugnehmend auf Fig. 1 werden eine untere Ätzstoppschicht 105, eine untere Isolationsschicht 110, eine obere Ätzstoppschicht 115, eine obere Isolationsschicht 120 und eine harte Maskenschicht 125 sequentiell auf eine untere leitfähige Schicht 100 gestapelt. Die harte Maskenschicht 125, die obere Isolationsschicht 120, die obere Ätzstoppschicht 115 und die untere Isolationsschicht 110 werden sukzessiv geätzt, um eine Durchkontaktöffnung 135 zu bilden, welche die untere Ätzstoppschicht 105 freilegt. In den Zeichnungen bezeichnet das Bezugszeichen D1 die Breite der Durchkontaktöffnung.
- Als nächstes wird eine Photoresiststruktur 140 mit einer Öffnung mit der Breite einer Zwischenverbindungsvertiefung gebildet. In den Zeichnungen bezeichnet das Bezugszeichen D2 die Breite einer Zwischenverbindung. In nicht näher gezeigter Weise wird eine Zwischenverbindungsvertiefung unter Verwendung der Photoresiststruktur 140 gebildet, um eine Damaszener-Struktur zu erzeugen.
- In dem Fall, in dem die untere und die obere isolierende Schicht 110 und 120 aus einem Dielektrikum mit niedrigem k gebildet werden, das ein organisches Polymer ist, tendieren sie dazu, durch Sauerstoffplasma geschädigt zu werden, das in einem Veraschungsprozess für die Photoresiststruktur 140 verwendet wird. Wenn ein Nachbehandlungsprozess verwendet wird, bei dem eine Photoresiststruktur entfernt wird, um den photolithographischen Prozess neu durchzuführen, da der anfängliche photolithographische Prozess nicht korrekt war, können außerdem die Isolationsschichten 110 und 120, die an den Seitenwänden der Durchkontaktöffnung bereits freigelegt sind, signifikant geschädigt werden. Demgemäß wird in einem bisherigen Doppeldamaszener-Prozess, der eine aus einem organischen Polymer gebildete Isolationsschicht verwendet, eine zweifache harte Maskenschicht verwendet, um eine Zwischenverbindungsvertiefungsstruktur zu bilden.
- Die Fig. 2A bis 2J zeigen herkömmliche Schritte zur Bildung einer Doppeldamaszener-Struktur in einer aus einem organischen Polymer bestehenden Isolationsschicht, wobei eine zweifache harte Maskenschicht verwendet wird.
- Bezugnehmend auf Fig. 2A werden eine untere Ätzstoppschicht 205, eine untere Isolationsschicht 210, eine obere Ätzstoppschicht 215, eine obere Isolationsschicht 220, eine untere harte Maskenschicht 225 und eine obere harte Maskenschicht 230 sequentiell auf eine untere leitfähige Schicht 200 gestapelt.
- Bezugnehmend auf Fig. 2B wird eine Photoresiststruktur 235 mit einer Öffnung, die eine Breite D2 einer Zwischenverbindungsvertiefung aufweist, auf der oberen harten Maskenschicht 230 gebildet. Unter Verwendung der Photoresiststruktur 235 als Ätzmaske wird die obere harte Maskenschicht 230 strukturiert, um eine Zwischenverbindungsvertiefungsöffnung 233 zu bilden, welche eine Oberfläche der unteren harten Maskenschicht 225 freilegt.
- Bezugnehmend auf Fig. 2C wird die Photoresiststruktur 235 durch einen Veraschungsprozess entfernt. Die Zwischenverbindungsvertiefungsöffnung 233 ist in der oberen harten Maskenschicht 230 angeordnet.
- Bezugnehmend auf Fig. 2D wird eine Photoresiststruktur 240 mit einer Öffnung, die eine Breite einer Durchkontaktöffnung aufweist, auf der freigelegten unteren harten Maskenschicht 225 gebildet. In einem photolithographischen Prozess zur Bildung der Photoresiststruktur 240 kann eine Fehljustierung auftreten, und nach dem photolithographischen Prozess kann eine restliche Photoresistspur 241 auftreten. Der Photoresistrest 241 resultiert aus einem Fehlen eines Spielraums für die Tiefenschärfe (DOF), was durch einen Stufenunterschied der strukturierten oberen harten Maskenschicht 230 verursacht wird. Der Photoresistrest 241 führt zu einer nicht korrekten Struktur, welche die Bildung einer stabilen Damaszener-Struktur verhindern kann. Im schlechtesten Fall wird eventuell gar keine Struktur gebildet.
- Bezugnehmend auf Fig. 2E wird die untere harte Maskenschicht 225 unter Verwendung der Photoresiststruktur 240 als Ätzmaske strukturiert, um eine Oberfläche der oberen isolierenden Schicht 220 freizulegen.
- Bezugnehmend auf Fig. 2F wird die obere Isolationsschicht 220 unter Verwendung der unteren harten Maskenschicht 225 als Ätzmaske selektiv geätzt, um eine Öffnung 243 zu bilden, die eine Oberfläche der oberen Ätzstoppschicht 215 freilegt. Man beachte, dass sich die obere Isolationsschicht 220, die aus einem organischen Polymer besteht, in der gleichen Kohlenstoffgruppe wie die Photoresiststruktur 240 befindet. Da ihre Ätzraten ähnlich zueinander sind, wird auch die Photoresiststruktur 240 entfernt, während die obere Isolationsschicht 220 geätzt wird.
- Bezugnehmend auf Fig. 2G werden die untere harte Maskenschicht 225 und die freigelegte obere Ätzstoppschicht 215 unter Verwendung der strukturierten oberen harten Maskenschicht 230 als Ätzmaske geätzt, um eine Oberseite der oberen Isolationsschicht 220 benachbart zu dem oberen Teil der Öffnung 243 und die untere Isolationsschicht 210 in einem unteren Teil der Öffnung 243 freizulegen.
- Bezugnehmend auf Fig. 2H werden die freigelegte obere Isolationsschicht 220 und die freigelegte untere Isolationsschicht 210 strukturiert, um sowohl eine Zwischenverbindungsvertiefung 245 in der oberen Isolationsschicht als auch eine Durchkontaktöffnung 250 in der unteren Isolationsschicht zu erzeugen. Die Zwischenverbindungsvertiefung 245 ist breiter als die Durchkontaktöffnung 250, wie gezeigt.
- Bezugnehmend auf Fig. 2I wird die untere Ätzstoppschicht 205 an einem unteren Teil der Durchkontaktöffnung 250 entfernt, um eine Oberfläche der unteren leitfähigen Schicht 200 freizulegen. Zu diesem Zeitpunkt können auch die obere harte Maskenschicht 230 und die freigelegte Ätzstoppschicht 215 an einem unteren Teil der Zwischenverbindungsvertiefung 245 entfernt werden.
- Bezugnehmend auf Fig. 2J wird nach dem Füllen der Zwischenverbindungsvertiefung 245 und der Durchkontaktöffnung 250 mit einem leitfähigen Material ein CMP-Vorgang ausgeführt, um eine Zwischenverbindung 260 zu bilden. Vor dem Füllen der Zwischenverbindungsvertiefung 245 und der Durchkontaktöffnung 250 kann eine optionale Barrierenmetallschicht 255 erzeugt werden, wie gezeigt.
- Der Damaszener-Prozess, der die vorstehende zweifache harte Maskenschicht verwendet, ist relativ komplex. Des Weiteren führt dieser Damaszener-Prozess, wie vorstehend erläutert, üblicherweise zu einer Fehljustierung oder der Bildung einer Photoresistspur.
- Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zur Bildung einer Doppeldamaszener-Zwischenverbindung der eingangs genannten Art zugrunde, mit dem sich die oben genannten Schwierigkeiten herkömmlicher Verfahren, wie Veraschungsschädigungen und störende Photoresistreste, wenigstens teilweise vermeiden lassen und das in einer relativ einfachen Prozesstechnik realisierbar ist.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines Verfahrens zur Bildung einer Doppeldamaszener-Zwischenverbindung mit den Merkmalen des Anspruchs 1. Charakteristischerweise kann bei diesem Verfahren eine einzelne harte Maskenschicht genügen. Dies vereinfacht den Herstellungsprozess. Trotzdem wird eine Isolationsschicht aus einem organischen Polymer vor einer Schädigung durch Veraschung zuverlässig geschützt.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung und die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
- Fig. 1 eine Querschnittansicht eines herkömmlichen Doppeldamaszener-Prozesses unter Verwendung einer einzelnen harten Maskenschicht,
- Fig. 2A bis 2J Querschnittansichten eines herkömmlichen Doppeldamaszener-Prozesses unter Verwendung einer zweifachen harten Maskenschicht,
- Fig. 3A bis 3H Querschnittansichten, welche die Schritte zur Bildung einer erfindungsgemäßen Doppeldamaszener-Zwischenverbindung darstellen, und
- Fig. 4A bis 4E Draufsichten, welche die Schritte zur Bildung der erfindungsgemäßen Doppeldamaszener-Zwischenverbindung darstellen.
- Die Fig. 3A bis 3H sind Querschnittansichten, welche die Schritte zur Bildung einer erfindungsgemäßen Doppeldamaszener-Zwischenverbindung zeigen. Die Fig. 4A bis 4E sind Draufsichten, welche ebenfalls bestimmte Schritte zur Bildung der erfindungsgemäßen Doppeldamaszener-Zwischenverbindung zeigen.
- Bezugnehmend auf Fig. 3A werden eine untere Ätzstoppschicht 305, eine untere Isolationsschicht 310, eine obere Ätzstoppschicht 315, eine obere Isolationsschicht 320 und eine harte Maskenschicht 325 sequentiell auf ein Halbleitersubstrat gestapelt, das eine untere leitfähige Schicht beinhaltet. Hierbei kann die untere leitfähige Schicht zum Beispiel einer unteren Zwischenverbindung einer Mehrebenen-Zwischenverbindungsstruktur entsprechen oder kann an dem Halbleitersubstrat ausgebildet sein.
- Die obere und die untere Isolationsschicht 320 und 310 weisen eine ausreichende Dicke auf, um später die Basis für eine Zwischenverbindungsvertiefung und eine Durchkontaktöffnung bereitzustellen (im Folgenden wird der Einfachkeit halber auch eine Kontaktöffnung als Durchkontaktöffnung bezeichnet). Die obere und die untere Isolationsschicht 320 und 310 können aus einem organischen Polymer oder optional anderen Verbindungen bestehen, wie mit Fluor dotiertes Oxid, mit Kohlenstoff dotiertes Oxid und Siliciumoxid. Das organische Polymer kann ein dielektrisches organisches Polymer mit niedrigem k beinhalten, wie ein Harz der Polyallylether-Gruppe, ein ringförmiges Fluorid-Harz, ein Siloxan-Copolymer, ein Fluorid-Harz der Polyallylether-Gruppe, Polypentafluorstyrol, ein Harz der Polytetrafluorstyrol-Gruppe, ein Polyimidfluorid-Harz, ein Polynaphthalenfluorid-Harz und ein Polycid-Harz. Ein Verfahren zur Erzeugung derselben kann eines sein, das aus der Gruppe ausgewählt ist, die aus plasmaunterstützter Gasphasenabscheidung (PECVD), chemischer Gasphasenabscheidung mit Plasma hoher Dichte (HDCVD), chemischer Gasphasenabscheidung bei Atmosphärendruck (APCVD) und Aufschleudern besteht.
- Die harte Maskenschicht 325 und die untere Ätzstoppschicht 305 können zum Beispiel aus Siliciumnitrid gebildet sein.
- Die obere Ätzstoppschicht 315 ist aus einem Material gebildet, dessen Ätzrate sich von jener der harten Maskenschicht 325 und der unteren Ätzstoppschicht 305 unterscheidet. Wenn zum Beispiel die harte Maskenschicht 325 und die untere Ätzstoppschicht 305 aus Siliciumnitrid gebildet sind, kann die obere Ätzstoppschicht 315 aus Siliciumoxid gebildet sein.
- Bezugnehmend auf Fig. 3B wird eine Photoresiststruktur 330 mit einer Öffnung, die eine Breite einer Zwischenverbindungsvertiefung aufweist, auf der harten Maskenschicht 325 gebildet. Unter Verwendung der Photoresiststruktur 330 als Ätzmaske wird die harte Maskenschicht 325 strukturiert, um zur Freilegung einer Oberfläche der oberen Isolationsschicht 320 eine Zwischenverbindungsvertiefungsöffnung 323 zu bilden. In dieser Figur sind drei Zwischenverbindungsvertiefungsöffnungen 323 gezeigt.
- Bezugnehmend auf Fig. 3C wird die obere Isolationsschicht 320 unter Verwendung der strukturierten harten Maskenschicht 325 als Ätzmaske bis auf eine Oberfläche der unteren Ätzstoppschicht 315 heruntergeätzt, um eine Zwischenverbindungsvertiefung 335 zu bilden. Man beachte, dass in dem Fall, in dem die obere Isolationsschicht 320 aus einem dielektrischen organischen Polymer mit niedrigem k gebildet ist, diese in der gleichen Kohlenstoffgruppe wie die Photoresiststruktur 330 ist. Demgemäß ist die Ätzrate der oberen Isolationsschicht 330 ähnlich jener der Photoresiststruktur 330. Somit kann die Photoresiststruktur 330 geätzt werden, während die obere Isolationsschicht 320 geätzt wird.
- Bezugnehmend auf Fig. 4A wird unter Verwendung der harten Maskenschicht 325 als Ätzmaske eine Zwischenverbindungsvertiefung 335 gebildet, um die obere Ätzstoppschicht 315 freizulegen.
- Bezugnehmend auf Fig. 3D wird eine isolierende Abstandshalterschicht auf einer gesamten Oberfläche der resultierenden Struktur einschließlich der Zwischenverbindungsvertiefung 335 gebildet. Es wird dann ein vollständiger Ätzvorgang an dieser Schicht durchgeführt, um einen selbstjustierten Abstandshalter 340 an Seitenwänden der Zwischenverbindungsvertiefung 335 zu bilden. Die isolierende Abstandshalterschicht ist zum Beispiel aus einem Material gebildet, dessen Ätzrate oder Ätzselektivität identisch zu jener der harten Maskenschicht 325 und der unteren Ätzstoppschicht 305 ist, die sich jedoch von jener der oberen Ätzstoppschicht unterscheidet. Die isolierende Abstandshalterschicht kann zum Beispiel aus Siliciumnitrid gebildet sein. Somit wird die obere Ätzstoppschicht 315 während des vollständigen Ätzschrittes nicht geätzt, der zur Bildung des selbstjustierten Abstandshalters 340 verwendet wird.
- Da die Breite einer Durchkontaktöffnung durch die untere Breite des an der Seitenwand der Zwischenverbindungsvertiefung 335 ausgebildeten Abstandshalters 340 festgelegt ist, kann sie durch Einstellen der gebildeten Dicke des Abstandshalters 340 eingestellt werden. Das heißt, der selbstjustierte Abstandshalter 340 dient dazu, die Abmessung der Durchkontaktöffnung auf eine Abmessung zu begrenzen, die geringer als die verfügbare Auflösung des photolithographischen Prozesses ist. Des Weiteren leidet der Prozess der Erfindung nicht an den Beschränkungen der herkömmlichen Vorgehensweise, wie dem Auftreten einer Fehljustierung während des photolithographischen Prozesses oder der Bildung eines Photoresistrestes, der durch einen Stufenunterschied verursacht wird, wie vorstehend erläutert.
- Bezugnehmend auf Fig. 4B wird ein selbstjustierter Abstandshalter 340 an einer Seitenwand der Zwischenverbindungsvertiefung 335 gebildet.
- Bezugnehmend auf Fig. 3E wird nach der Beschichtung einer gesamten Oberfläche eines Substrats mit einem Photoresist ein herkömmlicher photolithographischer Prozess ausgeführt, um eine Photoresiststruktur 345 mit einer Öffnung 347 zu bilden, welche die Zwischenverbindungsvertiefung 335 freilegt. In dem Fall, in dem aufgrund einer schlechten Struktur (oder schlechter Strukturen), die während des zur Bildung der Photoresiststruktur 345 verwendeten photolithographischen Prozesses gebildet wird, eine Nachbehandlung notwendig ist, werden die Isolationsschichten 310 und 320 nicht geschädigt, wenngleich sie aus organischem Polymer bestehen, dessen Ätzrate ähnlich jener der Photoresiststruktur 345 ist. Dies liegt daran, dass die Isolationsschichten 310 und 320 von dem Abstandshalter 340, der harten Maskenschicht 325 und der oberen Ätzstoppschicht 315 bedeckt und somit vor einem bei der Nachbehandlung verwendeten Veraschungsgas geschützt sind. Da die Photoresiststruktur 345 auf der planarisierten harten Maskenschicht 325 ohne Stufenunterschied in dem photolithographischen Prozess gebildet wird, wird der herkömmliche Photoresistrest nicht erzeugt.
- Bezugnehmend auf Fig. 4C wird auf einem Halbleitersubstrat einschließlich des Abstandshalters 340 eine Photoresiststruktur 345 mit einer Öffnung 347 gebildet, welche die Zwischenverbindungsvertiefung 335 freilegt.
- Im Stand der Technik wird die Öffnung 347 durch eine Photoresiststruktur mit der Breite der eventuellen Durchkontaktöffnung (siehe Fig. 2D) erzeugt. Im Gegensatz dazu wird in der Erfindung die Öffnung 347 gemäß einer Photoresiststruktur gebildet, die breiter als die Durchkontaktöffnung ist, um die begrenzte Abmessung des photolithographischen Prozesses zu überwinden. Das heißt, in der Richtung über die Zwischenverbindungsvertiefung 335 hinweg (x-Richtung) kann durch den vorgeformten Abstandshalter 340 eine Durchkontaktöffnung erzeugt werden, die kleiner als die Auflösungsgrenze des photolithographischen Prozesses ist. In der Richtung der Zwischenverbindungsvertiefung (y- Richtung) kann der Spielraum des photolithographischen Prozesses gesichert werden, da die Öffnung 347 in x-Richtung breit erzeugt werden kann. Um eine Durchkontaktöffnung in einer Zwischenverbindungsvertiefung zu bilden, kann die Öffnung 347 geöffnet werden (siehe mittlere (Öffnung von Fig. 4C). In dem Fall, dass eine Mehrzahl von Durchkontaktöffnungen an je einer von einer Mehrzahl benachbarter Zwischenverbindungsvertiefungen gebildet werden, kann eine Öffnung erzeugt werden (siehe die obere und die untere Öffnung 347 von Fig. 4C), welche die Mehrzahl entsprechender Zwischenverbindungsvertiefungen kreuzt. Das heißt, während bei der herkömmlichen Vorgehensweise eine Durchkontaktöffnung an einer Photoresiststrukturöffnung mit der Breite der Durchkontaktöffnung gebildet wird, kann bei der Erfindung eine Mehrzahl von Durchkontaktöffnungen durch eine einzige Photoresiststrukturöffnung gebildet werden, die breiter als die resultierende Durchkontaktöffnungsbreite ist. Durch Bilden einer Mehrzahl von Durchkontaktöffnungen an einer Öffnung in der Photoresiststruktur wird der Spielraum des photolithographischen Prozesses breiter. Wieder bezugnehmend auf Fig. 3E ist diese Figur eine Querschnittansicht entlang einer Linie I-I' von Fig. 4C, die den Fall zeigt, in dem eine Öffnung 347 in der Photoresiststruktur über drei benachbarte Zwischenverbindungsvertiefungen hinweg gebildet wird. Es können nämlich drei Durchkontaktöffnungen durch eine Öffnung in der Photoresiststruktur erzeugt werden, die drei Zwischenverbindungsvertiefungen kreuzt.
- Bezugnehmend auf Fig. 3F wird unter Verwendung der Photoresiststruktur 345, des Abstandshalters 340 und der harten Maskenschicht 325 als Ätzmaske die durch die Öffnung 347 freigelegte obere Ätzstoppschicht 315 selektiv geätzt, um die untere Isolationsschicht 310 freizulegen. Da sich die Ätzrate oder die Ätzselektivität des Abstandshalters 340 und der harten Maskenschicht 325 von jener der oberen Ätzstoppschicht 315 unterscheidet, wie zuvor beschrieben, können diese als Ätzmaske verwendet werden.
- Unter Verwendung der strukturierten harten Maskenschicht 325, der oberen Ätzstoppschicht 315 und des Abstandshalters 340 als Ätzmaske wird die freigelegte untere Isolationsschicht 310 bis auf eine Oberseite der unteren Ätzstoppschicht 305 selektiv geätzt, um eine Durchkontaktöffnung 350 in der unteren Isolationsschicht 310 zu erzeugen. Man beachte, dass in dem Fall, in dem die untere Isolationsschicht 310 aus organischem Polymer besteht, die Photoresiststruktur 345 entfernt wird, während die freigelegte untere Isolationsschicht 310 geätzt wird.
- Bezugnehmend auf Fig. 4D wird nach der Strukturierung der oberen Ätzstoppschicht 315 unter Verwendung der Photoresiststruktur 345 als Ätzmaske eine Öffnung 350, welche die untere Ätzstoppschicht 305 freilegt, unter Verwendung der strukturierten Ätzstoppschicht 315, der harten Maskenschicht 325 und des Abstandshalters 340 als Ätzmaske erzeugt. Fig. 3F ist eine Querschnittansicht entlang einer Linie II-II' von Fig. 4D.
- Bezugnehmend auf Fig. 3G werden zum Beispiel die harte Maskenschicht 325, der Abstandshalter 340 und die untere Ätzstoppschicht 305 unter der Durchkontaktöffnung 350 gleichzeitig entfernt, um eine Damaszener-Struktur mit einer Zwischenverbindungsvertiefung 335 und einer Durchkontaktöffnung 350 zu bilden. Da die entfernten Schichten alle aus einem Material mit der gleichen Ätzrate gebildet sind, z. B. Siliciumnitrid, können sie gleichzeitig entfernt werden.
- Für den Entfernungsprozess kann eine Trockenätztechnik oder eine Nassätztechnik verwendet werden. In dem Fall, in dem eine Trockenätztechnik verwendet wird, wird ein Teil des Abstandshalters 340 nicht entfernt und verbleibt daher an der Seitenwand der Zwischenverbindungsvertiefung. In der Darstellung von Fig. 3G sind sie alle entfernt.
- Bezugnehmend auf Fig. 4E werden die harte Maskenschicht 325, der Abstandshalter 340 und die freigelegte untere Ätzstoppschicht 305 entfernt. Als Folge wird die Zwischenverbindungsvertiefung 335 in der oberen Isolationsschicht 320 gebildet, und die Durchkontaktöffnung 350, die mit der unteren leitfähigen Schicht 300 verbunden ist, wird an der Zwischenverbindungsvertiefung 335 gebildet. Fig. 3G ist eine Querschnittansicht entlang einer Linie III-III' von Fig. 4E.
- Bezugnehmend auf Fig. 3H wird nach dem Füllen der Zwischenverbindungsvertiefung 335 und der Durchkontaktöffnung 350 mit einem leitfähigen Material ein Planarisierungsprozess ausgeführt, um eine Zwischenverbindung 360 zu bilden.
- Das leitfähige Material ist zum Beispiel wenigstens ein Material, das aus der Gruppe ausgewählt ist, die aus Aluminium (Al), Aluminiumlegierungen (Al-Legierungen), Kupfer (Cu), Gold (Au), Silber (Ag), Wolfram (W) und Molybdän (Mo) besteht. Des Weiteren kann das leitfähige Material unter Verwendung eines Prozesses gebildet werden, der aus der Gruppe ausgewählt ist, die aus einer Aufschmelztechnik für eine durch Sputtern des leitfähigen Materials gebildete Schicht, eine chemische Gasphasenabscheidungstechnik (CVD-Technik), eine Elektroplattierungstechnik und so weiter besteht. In dem Fall, in dem die Elektroplattierungstechnik verwendet wird, ist eine Kristallkeimschicht erforderlich, so dass Strom während der Elektrolysierung fließen kann.
- Vor der Bildung des leitfähigen Materials kann eine Barrierenmetallschicht 355 gebildet werden. Insbesondere in einem Fall, in dem Kupfer (Cu) in dem Damaszener-Prozess verwendet wird, wird die Barrierenmetallschicht dazu verwendet, zu verhindern, dass die isolierende Eigenschaft eines Zwischenschichtdielektrikums durch Diffusion des leitfähigen Materials, d. h. Cu, verschlechtert wird. Die Barrierenmetallschicht kann aus einem Material gebildet werden, das aus der Gruppe ausgewählt ist, die aus Ta, TaN, WN, TaC, TiSiN und TaSiN besteht. Des Weiteren kann die Barrierenmetallschicht unter Verwendung eines Prozesses gebildet werden, der aus der Gruppe ausgewählt ist, die aus einer physikalischen Gasphasenabscheidungstechnik (PVD-Technik), einer chemischen Gasphasenabscheidungstechnik (CVD-Technik) und einer atomaren Schichtdepositionstechnik (ALD-Technik) besteht.
Claims (16)
1. Verfahren zur Bildung einer
Doppeldamaszener-Zwischenverbindung, bei dem
eine untere Isolationsschicht (310), eine obere Ätzstoppschicht (315), eine obere Isolationsschicht (320) und eine harte Maskenschicht (325) auf einem Halbleitersubstrat gebildet werden, auf dem eine untere leitfähige Schicht (300) ausgebildet ist, gekennzeichnet durch folgende Schritte:
eine untere Isolationsschicht (310), eine obere Ätzstoppschicht (315), eine obere Isolationsschicht (320) und eine harte Maskenschicht (325) auf einem Halbleitersubstrat gebildet werden, auf dem eine untere leitfähige Schicht (300) ausgebildet ist, gekennzeichnet durch folgende Schritte:
- Strukturieren der harten Maskenschicht (325) und der oberen
Isolationsschicht (320), um eine
Zwischenverbindungsvertiefung (335) in der oberen Isolationsschicht zu bilden, wobei die
Zwischenverbindungsvertiefung einen Teil der oberen
Ätzstoppschicht (315) freilegt,
- Bilden eines Abstandshalters (340) an einer Seitenwand der
Zwischenverbindungsvertiefung,
- Bilden einer Photoresiststruktur (345) mit einer Öffnung (347),
welche die Zwischenverbindungsvertiefung und den Teil der
oberen Ätzstoppschicht freilegt,
- sukzessives Ätzen der oberen Ätzstoppschicht und der unteren
Isolationsschicht (310), um eine Öffnung (350) in der unteren
Isolationsschicht zu bilden, wobei die Öffnung einen Teil der
unteren leitfähigen Schicht (300) freilegt,
- Entfernen der strukturierten harten Maskenschicht und des
Abstandshalters und
- Bilden einer Zwischenverbindung (360), indem die
Zwischenverbindungsvertiefung und die Öffnung gefüllt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die
obere und die untere Isolationsschicht ein dielektrisches
organisches Polymer mit niedrigem k beinhalten.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass
die untere und die obere Isolationsschicht ein Material beinhalten,
das aus der Gruppe ausgewählt ist, die aus mit Fluor dotiertem
Oxid, mit Kohlenstoff dotiertem Oxid und Siliciumoxid besteht.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, dass die harte Maskenschicht ein Material mit einer
Ätzrate beinhaltet, die identisch zu jener des Abstandshalters ist, die
sich jedoch von jener der oberen Ätzstoppschicht unterscheidet.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die
harte Maskenschicht und der Abstandshalter Siliciumnitrid
beinhalten und die obere Ätzstoppschicht Siliciumoxid beinhaltet.
6. Verfahren nach einem der Ansprüche 1 bis 5, weiter
gekennzeichnet durch das Bilden einer unteren Ätzstoppschicht (305) auf
der unteren leitfähigen Schicht, wobei die untere Ätzstoppschicht
während der Entfernung der strukturierten harten Maskenschicht
und des Abstandshalters entfernt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die
untere Ätzstoppschicht ein Material mit einer Ätzrate beinhaltet,
die identisch zu jener der harten Maskenschicht ist.
8. Verfahren nach einem der Ansprüche 1 bis 7, dädurch
gekennzeichnet, dass die Bildung der Zwischenverbindungsvertiefung
folgende Schritte umfasst:
- Bilden einer Photoresiststruktur (330) auf der harten
Maskenschicht, wobei die Photoresiststruktur einen Teil der harten
Maskenschicht freilegt,
- Verwenden der Photoresiststruktur als Ätzmaske, Ätzen der
freigelegten harten Maskenschicht, um eine harte
Maskenschichtstruktur zu bilden, die einen Teil der oberen
Isolationsschicht freilegt, und
- Verwenden der harten Maskenschichtstruktur als Ätzmaske
und Ätzen der freigelegten oberen Isolationsschicht, um einen
Teil der oberen Ätzstoppschicht freizulegen,
- wobei die Photoresiststruktur entfernt wird, während die
freigelegte obere Isolationsschicht geätzt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch
gekennzeichnet, dass das Bilden der Öffnung (350) in der unteren
Isolationsschicht folgende Schritte umfasst:
- selektives Ätzen der oberen Ätzstoppschicht, die durch die
zugehörige Öffnung freigelegt ist, um einen Teil der unteren
Isolationsschicht freizulegen, und
- Verwenden der strukturierten harten Maskenschicht, des
Abstandshalters und der oberen Ätzstoppschicht als Ätzmaske
und selektives Ätzen der freigelegten unteren Isolationsschicht,
um den Teil der unteren leitfähigen Schicht freizulegen,
- wobei die Photoresiststruktur entfernt wird, während die
freigelegte untere Isolationsschicht geätzt wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch
gekennzeichnet, dass die Öffnung (347), welche die
Zwischenverbindungsvertiefung freilegt, mit einer ersten Breite in der Richtung der
Zwischenverbindungsvertiefung gebildet wird, die größer als eine
zweite Breite in einer Richtung ist, welche die
Zwischenverbindungsvertiefung kreuzt.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch
gekennzeichnet, dass die betreffende Öffnung (347) eine Mehrzahl von
Zwischenverbindungsvertiefungen freilegt.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch
gekennzeichnet, dass die Zwischenverbindung aus einem leitfähigen
Material gebildet wird, das aus der Gruppe ausgewählt wird, die aus
Aluminium (Al), Aluminium-Legierungen (Al-Legierungen), Kupfer
(Cu), Gold (Au), Silber (Ag), Wolfram (W) und Molybdän (Mo)
besteht.
13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch
gekennzeichnet, dass eine Barrierenmetallschicht (355) vor der Bildung
der Zwischenverbindung gebildet wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die
Barrierenmetallschicht aus der Gruppe ausgewählt ist, die aus Ta,
TaN, TiN, WN, TaC, WC, TiSiN und TaSiN besteht.
15. Verfahren nach einem der Ansprüche 1 bis 14, dadurch
gekennzeichnet, dass die untere leitfähige Schicht eine untere
Zwischenverbindung ist, die auf dem Halbleitersubstrat ausgebildet ist, und
die Öffnung (350) in der unteren Isolationsschicht eine
Durchkontaktöffnung ist.
16. Verfahren nach einem der Ansprüche 1 bis 14, dädurch
gekennzeichnet, dass die untere leitfähige Schicht auf einem
Halbleitersubstrat ausgebildet ist und die Öffnung (350) in der unteren
Isolationsschicht eine Kontaktöffnung ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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KR10-2002-0020887A KR100428791B1 (ko) | 2002-04-17 | 2002-04-17 | 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법 |
KR2002-20887 | 2002-04-17 |
Publications (2)
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DE10318299A1 true DE10318299A1 (de) | 2003-11-13 |
DE10318299B4 DE10318299B4 (de) | 2006-12-21 |
Family
ID=29208708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (5)
Country | Link |
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US (1) | US6911397B2 (de) |
JP (1) | JP4105023B2 (de) |
KR (1) | KR100428791B1 (de) |
CN (1) | CN1317756C (de) |
DE (1) | DE10318299B4 (de) |
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- 2003-04-11 US US10/412,522 patent/US6911397B2/en not_active Expired - Lifetime
- 2003-04-14 JP JP2003109503A patent/JP4105023B2/ja not_active Expired - Fee Related
- 2003-04-15 DE DE10318299A patent/DE10318299B4/de not_active Expired - Lifetime
- 2003-04-17 CN CNB031454224A patent/CN1317756C/zh not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US6911397B2 (en) | 2005-06-28 |
KR20030082238A (ko) | 2003-10-22 |
CN1459844A (zh) | 2003-12-03 |
KR100428791B1 (ko) | 2004-04-28 |
US20030199169A1 (en) | 2003-10-23 |
JP2003318258A (ja) | 2003-11-07 |
CN1317756C (zh) | 2007-05-23 |
JP4105023B2 (ja) | 2008-06-18 |
DE10318299B4 (de) | 2006-12-21 |
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