KR100585069B1 - 듀얼다마신 배선 형성방법 - Google Patents

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Abstract

본 발명은 듀얼다마신 배선 형성방법에 대한 것이다. 본 발명의 듀얼다마신 배선 형성방법에 따르면, 소정의 도전패턴이 형성된 반도체 기판상에 제 1 층간절연막, 식각저지막 및 제 2 층간절연막을 순차적으로 형성하여 듀얼다마신 배선이 형성될 다층절연막을 형성한다. 그 다음, 제 2 층간절연막 및 식각저지막을 소정의 폭으로 제거하여 제 1 층간절연막을 노출시키는 개구를 형성한다. 그리고나서, 개구 좌우측 측벽을 감싸는 측벽스페이서를 형성한다. 개구 좌우측에 형성된 측벽스페이서의 간격은 비아콘택홀의 폭을 정의한다. 계속해서, 상기 제 2 층간절연막의 상부에 배선영역의 폭을 구비하는 감광막 패턴을 형성한다. 이어서, 상기 감광막 패턴 및 측벽 스페이서를 식각마스크로 하고, 상기 식각저지막을 식각저지수단으로 하는 식각공정을 실시함으로써 도전패턴을 노출시킨다. 그 다음 감광막 패턴, 측벽 스페이서 및 노출된 식각저지막을 제거하여 듀얼다마신 배선이 형성될 비아콘택홀 및 배선영역을 형성한다. 마지막으로 비아콘택홀 및 배선영역에 도전물질을 매립하여 듀얼다마신 배선을 완성한다.

Description

듀얼다마신 배선 형성방법{Method of Forming Dual Damascene Interconnection}
도 1 내지 도 9는 본 발명의 실시예에 따른 듀얼다마신 배선 형성방법을 도시한 공정단면도들이다.
본 발명은 반도체 소자의 형성방법에 대한 것으로서, 상세하게는 듀얼다마신 배선을 형성하는 방법에 대한 것이다.
종래기술에 의한 듀얼다마신 배선 형성방법에 따르면, 제 1 층간절연막 및 제 2 층간절연막을 반도체 기판의 상부에 순차적으로 형성하고, 제 2 층간절연막내에 배선영역을 형성한다. 그 다음, 사진식각 기술을 이용하여 제 1 층간절연막 내에 비아 콘택홀을 형성한다. 그리고나서, 배선영역 및 비아콘택홀에 도전물질을 채워 듀얼다마신 배선을 완성한다. 그런데, 반도체 소자의 집적도가 향상되어 디자일룰이 감소함에 따라, 비아콘택홀의 폭 및 배선영역의 폭이 점점 더 비슷해지고 있다. 이에 따라서 비아콘택홀을 배선영역보다 나중에 형성하게 되면, 비아콘태홀의 상부가 배선영역의 하부에 완전히 오버랩되지 않는 문제점이 발생할 수 있다. 이러 한 오버랩 문제가 발생하면 반도체 소자의 콘택 저항을 상승시켜 반도체 소자의 동작속도를 저하시킨다.
또한, 종래기술에 의한 다른 다마신 배선 형성방법에 따르면, 비아콘택홀을 구비하는 제 1 층간절연막을 형성한 후, 먼저 폴리실리콘과 같은 도전물질을 비아콘택홀에 채워 비아콘택을 형성한다. 그 다음, 비아콘택이 형성된 제 1 층간절연막 상에 배선영역을 구비하는 제 2 층간절연막을 형성하고, 상기 배선영역에 도전물질을 채워 배선을 형성한다. 이러한 방법은 배선을 비아콘택보다 나중에 형성하기 때문에 상기 오버랩 문제는 발생하지 않는다. 그러나, 상세하게 설명하지는 않았지만, 비아콘택을 배선보다 먼저 형성하게 되면 다마신 배선을 형성하기 위하여 실시되는 공정단계들이 많아지는 문제가 있다. 예를 들면, 비아콘택과 배선영역을 형성하기 위해서는 화학기계적 연마와 같은 광역평탄화 공정을 두번에 걸쳐 실시하여야 하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 듀얼다마신 배선의 상부막 패턴인 배선과 하부막 패턴인 비아콘택의 완전한 오버랩을 보장하기 위해서 상기 배선 및 비아콘택이 형성될 배선영역 및 비아콘택홀을 단일식각공정을 실시하여 동시에 형성할 수 있는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 듀얼다마신 배선 형성방법에 따르면, 먼저 소정의 도전패턴이 형성된 반도체 기판의 상부에 제 1 층간절연막, 식각저지막 및 제 2 층간절연막을 순차적으로 적층시켜 듀얼다마신 배선영역을 정의하기 위한 다층절연막을 형성한다. 그 다음, 상기 제 2 층간절연막 및 식각저지막을 소정의 폭만큼 제거하여 상기 제 1 층간절연막의 상부를 노출시키는 개구를 형성한다. 이어서, 상기 제 1 층간절연막 및 상기 제 2 층간절연막과 식각선택비가 큰 물질로 상기 개구의 측벽을 감싸는 측벽스페이서를 형성한다. 그리고 나서, 상기 개구의 저부를 상기 도전패턴쪽으로 연장시킴으로써 도전패턴을 노출시킴과 동시에, 상기 측벽스페이서 좌우측의 제 2 층간절연막을 소정 폭만큼 제거하여 상기 식각저지막을 노출시킨다. 그 이후에, 노출된 상기 식각저지막 및 상기 측벽 스페이서를 제거하여 비아콘택홀 및 배선영역을 구비하는 듀얼다마신 배선패턴을 형성한다. 마지막으로, 상기 비아콘택홀과 배선영역에 도전물질을 채워 듀얼다마신 배선을 완성한다.
상기 개구의 좌우측에 형성되는 측벽스페이서 사이의 간격은 듀얼다마신 배선의 하부막 패턴인 비아콘택의 폭을 정의한다.
상기 식각저지막 및 도전패턴을 노출기키는 단계는 먼저, 상기 제 2 층간절연막의 상부에 상기 배선영역의 폭으로 패터닝된 감광막 패턴을 형성한다. 그 다음, 상기 감광막 패턴 및 상기 측벽스페이서를 식각마스크로 하고, 상기 식각저지막을 식각저지수단으로 하는 식각공정을 실시하여 상기 도전패턴 및 식각저지막을 노출시킨다.
이하에서는 첨부한 도면을 참고하여 본 발명의 실시예에 따른 듀얼다마신 배선 형성방법을 상세하게 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안 된다. 이하의 도면을 참조한 설명은 본 발명과 관련한 산업 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 설명의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3의 층이 개재되어질 수 있다.
본 발명의 실시예에 따른 듀얼다마신 배선을 형성하기 위하여 도 1에 도시된 바와 같이, 먼저, 소정의 도전패턴(11)이 형성된 반도체 기판(10)의 전면에 제 1 층간절연막(12)을 형성한다. 상기 도전패턴(11)은 반도체 기판상에 형성되는 소오스 및 드레인 영역, 게이트 전극, 비트라인 콘택패드 또는 워드라인 콘택패드일 수 있다. 제 1 층간절연막(12)은 실리콘 산화막으로 형성한다. 이어서,제 1 층간절연(12)막 상에 식각저지막(14)을 형성한다. 식각저지막(14)은 제 1 층간절연막(12)과 식각선택비가 있는 물질막으로 형성한다. 따라서, 식각저지막(14)은 실리콘 질화막으로 형성한다. 식각저지막(14)의 상부에 제 2 층간절연막(16)을 형성한다. 제 2 층간절연막(16)은 식각저지막과 식각선택비가 큰 물질로 형성한다. 이후에 도면을 참고하여 상세하게 설명하겠지만, 본 발명의 실시예에 따른 듀얼다마신 배선 형성방법은 제 1 층간절연막(12) 및 제 2 층간절연막(16)을 동시에 제거하는 단계를 구비한다. 따라서, 제 1 및 제 2 층간절연막(12 및 16)을 동시에 제거하는 식각단계의 공정제어를 용이하기 하기 위하여 제 2 층간절연막(16)은 제 1 층간절연막(12)과 동일한 물질막으로 형성하는 것이 바람직하다. 따라서, 제 2 층간절연막(16)은 실리콘 산화막으로 형성한다. 제 2 층간절연막(16)이 형성되면, 본 발명의 실시예에 따른 듀얼다마신 배선을 형성하기 위한 다층절연막이 준비된다.
도 2를 참조하면, 제 2 층간절연막(16)의 상부에 감광막을 도포하고 사진공정을 실시함으로써 감광막 패턴(18)을 형성한다.
도 3을 참조하면, 감광막 패턴(18)을 식각마스크로 하여 제 2 층간절연막(16) 및 식각저지막(14)을 식각함으로써 제 1 층간절연막(12)의 상부를 노출시키는 개구(20)를 형성한다. 다만 상기 식각 공정시, 제 1 층간절연막(12)의 일부가 식각될 수 있다.
도 4를 참조하면, 개구(20)를 형성하고 난 다음, 감광막 패턴(도 3의 18 참조)을 제거한다. 그 다음, 개구(20)의 내부 및 제 2 층간절연막(16)의 상부에 절연막(22)을 형성한다. 절연막(22)은 제 1 층간절연막(12) 및 제 2 층간절연막(16)과 식각선택비가 큰 물질막으로 형성하는 것이 바람직하다. 따라서, 제 1 층간절연막(12)과 제 2 층간절연막(16)이 실리콘 산화막인 경우에는 절연막(22)은 실리콘 질화막인 것이 바람직하다.
도 5를 참조하면, 절연막(22)을 이방성식각하여 개구(20)의 측벽을 감싸는 측벽스페이서(22')를 형성한다. 개구(20)의 좌우측 측벽에 형성되는 측벽스페이서(22')의 간격은 본 발명의 실시예에 의하여 완성되는 듀얼다마신 배선(도 9의 30 참조)에 있어서 하부막 패턴인 비아콘택의 폭을 정의한다.
도 6을 참조하면, 측벽스페이서(22')를 형성하고 난 다음, 제 2 층간절연막(16)의 상부에 감광막 패턴(24)을 형성한다. 감광막 패턴(24)은 본 발명의 실시예에 의하여 완성되는 듀얼다마신 배선(도 9의 30 참조)의 상부패턴인 배선의 폭을 정의한다. 감광막 패턴(24)의 폭은 개구(20)의 폭보다는 크게 형성한다.
도 7을 참조하면, 감광막 패턴(도 7의 24 참조) 및 측벽스페이서(22')를 식각마스크로 하고 식각저지막(14)을 식각저지수단으로 하는 식각공정을 실시하여 제 2 층간절연막(16) 및 제 1 층간절연막(12)을 동시에 제거함으로써 도전패턴(11) 및 식각저지막(14)의 일부를 노출시킨다.
도 8을 참조하면, 감광막 패턴(도 8의 24 참조)을 제거한다. 그 다음 외부로 노출된 식각저지막(14)과 측벽스페이서(22')를 제거한다. 노출된 식각저지막(14)과 측벽스페이서(22')가 제거되면, 비아콘택홀(26)과 배선영역(28)이 형성되므로 듀얼다마신 배선을 정의하는 절연막 패턴이 형성된다.
도 8을 참조하여 설명한 바와 같이 본 발명의 실시예에 의하여 형성되는 비아콘택홀(26)과 배선영역(28)은 단일식각공정을 통하여 형성된다. 따라서, 비아콘택홀(26)의 상부와 배선영역(28)의 저부는 자동적으로 오버랩된다. .
도 8을 참조하면, 비아콘택홀(26) 및 배선영역(28)에 도전물질을 매립하여 듀얼다마신 배선을 완성한다.
이상 본 발명에 대한 바람직한 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능함은 명백하다.
본 발명에 따른 듀얼다마신 배선 형성방법은 듀얼다마신 배선의 상부막 패턴인 배선과 하부막 패턴인 비아콘택이 자동적으로 오버랩되기 때문에, 배선과 비아콘택 사이에 발생하는 콘택 저항이 오버랩 불량으로 상승하는 것을 방지할 수 있다. 또한, 배선 및 비아콘택이 형성될 배선영역 및 비아콘택홀이 단일 식각공정을 통하여 완성되기 때문에 듀얼다마신 배선을 형성하기 위하여 필요한 공정단계의 수를 감소시킬 수 있다.

Claims (2)

  1. (a) 소정의 도전패턴이 형성된 반도체 기판의 상부에 제 1 층간절연막, 식각저지막 및 제 2 층간절연막을 순차적으로 적층시켜 듀얼다마신 배선영역을 정의하기 위한 다층절연막을 형성하는 단계;
    (b) 상기 제 2 층간절연막 및 식각저지막을 소정의 폭만큼 제거하여 상기 제 1 층간절연막의 상부를 노출시키는 개구를 형성하는 단계;
    (c) 상기 제 1 층간절연막 및 제 2 층간절연막과 식각선택비가 큰 물질로 상기 개구의 좌우측 측벽을 감싸는 측벽스페이서를 형성하는 단계;
    (d) 상기 개구의 저부를 하부로 연장시킴으로써 상기 도전패턴을 노출시킴과 동시에, 상기 측벽스페이서 좌우측의 제 2 층간절연막을 소정의 폭만큼 제거하여 상기 식각저지막을 노출시키는 단계;
    (e) 노출된 상기 식각저지막 및 상기 측벽 스페이서를 제거하여 비아콘택홀 및 배선영역을 구비하는 듀얼다마신 배선패턴을 형성하는 단계; 및
    (f) 상기 비아콘택홀과 배선영역에 도전물질을 채워 듀얼다마신 배선을 완성하는 단계를 포함하는 것을 특징으로 하는 듀얼다마신 배선 형성방법.
  2. 제 1 항에 있어서, 상기 측벽스페이서의 간격은 상기 비아콘택홀의 폭이고,
    상기 (d) 단계는
    상기 제 2 층간절연막의 상부에 상기 배선영역의 폭으로 패터닝된 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴 및 상기 측벽스페이서를 식각마스크로 하고, 상기 식각저지막을 식각저지수단으로 하는 식각공정을 실시하여 상기 도전패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 듀얼다마신 배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100522761B1 (ko) * 1999-12-30 2005-10-21 주식회사 하이닉스반도체 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법
KR100404479B1 (ko) * 2001-06-21 2003-11-05 주식회사 하이닉스반도체 듀얼 다마신 배선 형성방법
KR100450240B1 (ko) * 2002-04-09 2004-09-24 아남반도체 주식회사 콘택홀 형성 방법 및 이 콘택홀을 갖는 반도체 소자
KR100428791B1 (ko) * 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
KR100613390B1 (ko) * 2004-12-16 2006-08-17 동부일렉트로닉스 주식회사 금속 배선된 반도체 소자 및 반도체 소자 금속 배선 형성방법
KR100835414B1 (ko) * 2006-12-05 2008-06-04 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007043574A1 (de) 2007-09-13 2009-04-09 Hentschke, Siegbert, Prof. Dr.-Ing. Auto-Stereoskope Multi User 3D Fenster Technik für Flachbildschirme (ASMUW 3D)

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