JP4152439B2 - 互い違いに配列される配線を製造するため窪んだローカル導体を使用する集積回路 - Google Patents
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Description
発明の背景
１．発明の分野
この発明は、半導体の作製に関し、特に隣接する導体に関して中間にある導体を互い違いに配列することによって密度の高い回路区域内の隣接する導体間の層内容量結合を減じるための方法および構造に関する。
２．背景技術の説明
集積回路は、モノリシック基板のトポグラフィ全体に広がる多数の導体を含む。システム内の２つまたは３つ以上の構成要素を電気的に接続するための役割を果たす配線（または導体）の組は、通常、「バス」と呼ばれる。構成要素が適切に動作できるよう、電圧レベルの組合せが、導体を通じて送られる。たとえば、マイクロプロセッサは、所定のバス構造によって、メモリおよび入出力装置に接続される。動作によって分類される多くの種類のバスがある。よく知られているバスの種類の例としては、アドレスバス、データバスおよび制御バスが含まれる。
バス内の導体は、通常、半導体のトポグラフィにわたって互いに並行に延びる。導体は、誘電体により、互いからおよび下地となる導電素子から分離される。適当な誘電体は、たとえば二酸化シリコン（酸化物）である。導体は、半導体トポグラフィにわたってリソグラフィによりパターニングされ、このトポグラフィは上に誘電体が位置付けられる基板を含む。このトポグラフィはまた、誘電体材料の上層により密封される導体の１つまたは２つ以上の層を含んでもよい。したがって、誘電体が上に載った導体の層は、その上に続いて導体の層をパターニングすることができるトポグラフィを提供する。
導体は、電気的に導伝性の材料から作られ、適当な材料は、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ポリシリコンまたはそれらの組合せを含む。基板は、ドーパントのイオンおよびこれらのイオンによりもたらされる分離された導電型領域を保持することができる任意の種類の材料を含む。基板は、ｐ型イオンまたはｎ型イオンを受取るシリコンベースの材料であることが典型的である。
一般に、配線（または導体）は、トポグラフィの上に形成され、かつ、下地となる導体または基板の上に、厚さＴd1の誘電体で間隔をおいて位置付けられる。各導体は、同じ層の導体の間で、他の導体から、距離Ｔd2の誘電体で間隔をおいて位置付けられる。したがって、層間キャパシタンスＣLS（すなわち異なった層の導体の間のキャパシタンス）は、
と定義される。さらに、層内キャパシタンスＣLL（すなわち同一層内の導体間のキャパシタンス）は、
と定義される。ここで、εは誘電体材料（導体と基板との間の誘電体材料または導体の間の誘電体材料）の誘電率であり、ＷLは導体の幅であり、Ｔcは導体の厚さであり、Ｌは導体の長さである。導体の抵抗は、
で計算される。ここで、ρは導電性材料の抵抗率を表わし、Ｔcは配線の厚さである。式１および３ならびに／または式２および３を組合せると、導体の伝搬遅延は、
と表わされる。
伝搬遅延は、回路またはいくつかの回路が動作することのできる速度（周波数）を限定するので、集積回路の重要な特性である。伝搬遅延が短いほど、回路またはいくつかの回路の速度は速くなる。したがって、半導体トポグラフィの幾何学的制約の中で可能な限り伝搬遅延を最小限にすることが重要である。
式４は、回路の伝搬遅延が、横方向に間隔をおいて位置付けられる導体の間の寄生キャパシタンス値（ＣLL）および縦方向に間隔をおいて位置付けられる導体の間のまたは導体と下地となる基板との間の寄生キャパシタンス値（ＣLS）により決定されることを示す。回路の密度が上がるに伴い、導体の間の横方向間隔および縦方向間隔は減少し、キャパシタンスＣLLが増加する。一方、平坦化のためには縦方向の間隔をある程度減じることが要求される。浅型トレンチプロセス（shallow trench processing）、凹型ＬＯＣＯＳプロセス（recessed LOCOS processing）および多層層間誘電体により、縦方向間隔が全体として減じられ、それによって、ＣLSが増加する。したがって、狭い配線間隔を用いる集積回路ではＣLLが支配的なキャパシタンスであると定義され、薄い層間誘電体を用いる集積回路では、ＣLSが支配的なキャパシタンスと定義される。
寄生キャパシタンスＣLLまたはＣLSが増加することで、２つの主要な問題が生じる。第１に、寄生キャパシタンスが増加すると、一般に、導体の一方端での遷移がその他方端で生じるまでの時間が増加する。遷移にかかる時間が増加すると、導体全体が定常値に達することができるまでに必要とされる駆動期間が長くなるので、回路の動作が遅くなる。もし、導体がクリティカル速度パスに沿って延びているのであれば、ラインの速度劣化で回路全体の機能が大きく損なわれるであろう。第２に、寄生キャパシタンスが大きくなると、クロストークノイズが増加する。遷移しない導体も、遷移する隣接するラインからのクロストークノイズを受ける。
したがって、特にクリティカル速度パスの伝搬遅延を最小限にすることが重要である。図１および図２は、それぞれ従来のデュアルレベル配線構造の部分上面図および部分断面図である。複数の第１の導体１０が、半導体基板８にわたり配置され、第１の配線層を形成する。基板８は、誘電体を含むよう規定され、その上に配線がパターニングされ、できれば誘電体内の開口部を通じて選択的に連結される。配線の形成に続いて、第１の配線層１０の上に誘電体層１１が形成される。複数の第２の導体１２が次に第１の誘電体層１１の上に配置され、第２の配線層１３を形成する。複数の第２の導体１２が互いに近接するところでは、第２の配線層１３内に密度の高い回路領域１４が生じる。図２からより明確にわかるように、隣接する第２の導体１２の間のｄh1として図示される横方向のずれは、第１の配線層１０と第２の配線層１３との間の縦方向のずれｄv1よりもはるかに大きなものでもあり得る。ｄh1がｄv1よりも大幅に小さいときは、層内キャパシタンスＣLLが回路の性能を支配する傾向がある。同様に、隣接する導体間の横方向のずれが減少するに従い、層内キャパシタンスＣLLの制御および最小化がますます重要なものになるといえる。化学組成の制約を考えると、ＣＶＤ（化学的気相成長）酸化物などの従来の層間誘電体の誘電率εまたは導体材料の抵抗率ρを減じることは容易にはできない。プロセス制約のため、導体の厚さＴcまたは誘電体の厚さＴd1もしくはＴd2を増加させることは難しい。さらに、多くの現在の集積回路は、導体の長さＬを減じる代わりに、長い配線を用いており、これが伝搬遅延の問題を悪化させている。したがって、既存の作製プロセスの制約内で、伝搬遅延およびクロストークノイズを減じる必要が生じている。
文献ＩＢＭ ＴＤＢ ３４（１２）、１９９２年５月１日、２８３頁から２８５頁は、深いトレンチ凹部を形成することによって、サブ表面ローカル配線を形成するためのプロセスを開示する。
上に概説した問題は、その大部分が、改良された多層配線構造により解決される。配線構造は、配線が高い密度で間隔をおいて位置付けられている区域内に形成される互い違いに配列される配線を含む。互い違いに配列される配線は、中間導体（すなわち、密度の高い空間領域内の２つの隣接する導体の間に横方向に配列される導体）を、隣接する導体の平面から下へ縦方向にずれた平面内に形成されるローカル導体層に経路付けることにより形成される。例示的一実施例によれば、多層配線構造は、典型的には銅またはアルミニウムを含む２層のグローバル配線と、好ましくはタングステンまたは他の高融点金属を含むローカル配線層とを含む。第１のグローバル配線層は、半導体基板上に配置される実質的に同一平面にある複数の第１の導体を含む。第１の誘電体層が第１の配線層上に形成された後、好ましくは異方性ドライエッチングプロセスによって第１の誘電体層内にトレンチが形成される。トレンチは、第１の誘電体層の上表面から第１の誘電体層を部分的に通って下方向に延びる。
ローカル導体層は、トレンチを埋込むよう、ウェハ上にタングステンなどの導電性材料をブランケット堆積することにより形成されることが好ましい。次に、好ましくは、導電性材料の上表面が第１の誘電体層の上表面と実質的に同一平面となったときに終了するよう設計される化学機械研磨プロセスにより、ウェハから余分な導電性材料が除去される。次に、第１の誘電体層の上表面近くの導電性材料の部分をエッチングで取除くため、導電性材料に対する選択比の高いエッチングプロセスが実行される。エッチングプロセスの後に残る導電性材料は、第１の誘電体層の上表面から下へ縦方向にずれる上表面を有する窪んだ導体を形成する。次に、第２の誘電体層が、トレンチを埋込みかつローカル導体を密封するよう形成される。第２の誘電体は、第１の誘電体の上表面まで平坦化することができる。次に第２の配線層が第１の誘電体層の上に形成されかつパターニングされる。第２の配線層は、誘電体により間隔をおいて位置付けられ、実質的に同一平面にある複数の第２の導体を含む。
ローカル導体は、第２の層の導体に対し、互い違いになった構成で配置される。異なった高さに導体を互い違いに配列することは、高い密度でパターニングされる第２の導体とローカル導体との間の間隔を増加させるのに役立つ。より特定的には、動作する第２の導体とローカル導体との間の直接電界が最小限にされる。導体内の電流は、典型的には、導体の断面区域を通じて分配される。第２の層の１対の導体の間にローカル導体を埋込むことにより、その間の直接電界が最小限となる。これによってローカル導体と１対の第２の導体との間の交差結合が減じられる。改良された多層配線構造は、こうして、１つではなく２つの別個の平面内に高密度の配線構造を形成することを可能にする。別個の平面に配線を位置付けることで、ラインを通じて送られる信号の伝搬遅延が減少する。一般に、この発明は、窪んだ配線構造を形成する方法を企図する。第１の配線層は、半導体基板上に形成され、第１の誘電体層は、第１の配線層上に形成される。第１の配線層は、好ましくは、銅またはアルミニウムを含み、一方、第１の誘電体層は好ましくは、ＴＥＯＳ源でＣＶＤチャンバ内で形成される酸化物である。次に好ましくは異方性ドライエッチングを使用して、第１の誘電体層内にトレンチが形成される。高融点金属などの導電性材料がトレンチ内に堆積される。次に材料の上表面が第１の誘電体の上表面と実質的に同一平面になるまで、導電性材料が平坦化される。次に第１の誘電体層の上表面から縦方向にずれる上表面を有する窪んだローカル導体を製造するよう、導電性材料に対する選択比の高いプロセスで、導電性材料がエッチングされる。ローカル配線が形成された後に、好ましくはＣＶＤチャンバ内で、導電性材料の上表面上に第２の誘電体層が形成される。この発明の一実施例においては、第２の誘電体の上表面から導電性材料へ延びるコンタクトトンネルが形成される。この発明の他実施例においては、第２の誘電体の上表面から第１の配線層に延びるコンタクト開口部が形成される。一実施例においては、この発明はさらに、第２の配線層を第１の誘電体の上表面上に形成することを企図する。
この発明はまたさらに、半導体基板上に配置される第１の配線層を有する多層配線構造を企図する。第１の誘電体層は、第１の配線層上に配置される。第１の誘電体層は、第１の誘電体の上表面から下方向に延びるトレンチを有する。トレンチは、第１の誘電体層の上表面から下へ縦方向にずれる上表面を有する導電性材料を含むローカルコネクタを含む。第２の誘電体層は、ローカルコネクタ上に配置される。第２の配線層の第１の導体および第２の導体は第１の誘電体層の上に形成される。第１および第２の導体は、ローカル導体の上表面から上へ縦方向にずれる下表面を有する。第１および第２の導体は、ローカル導体の両側からある横方向の距離、横方向にずれる。一実施例においては、配線構造は、第２の配線の対の１つまたは２つ以上から第１の誘電体層を通って第１の配線層へ延びる１つまたは２つ以上のコンタクトトンネルを有する。他実施例においては、第１の誘電体層は、第２の配線層の第３の導体から第１の誘電体層を通ってローカル配線材料へ延びる１つまたは２つ以上のコンタクトトンネルを有する。
この発明はさらに、第１の配線層、第１の配線層の上に形成される第１の誘電体層および第１の誘電体層上に配置される第２の配線層を含む半導体装置の改良を企図する。この改良案は、回路の密度の高い領域内で、ローカル導体の上表面が、第１および第２の導体の下表面から下へ縦方向にずらされるよう、第２の配線層の中間導体を、第１の誘電体層内に配置されるローカル導体に置きかえることを含む。
【図面の簡単な説明】
この発明の他の目的および利点は、添付の図面を参照し以下の詳細な説明を読むことでより明らかになるであろう。
図１は、従来のデュアルレベル配線構造の部分上面図である。
図２は、図１に示す図に沿った部分断面図である。
図３は、改良された多層配線構造の部分上面図である。
図４は、図３のＡに沿った部分断面図である。
図５Ａおよび図５Ｂは、それぞれ図３のＡおよび図３のＢに沿った、半導体基板上に形成される第１の配線層の部分断面図である。
図６Ａおよび図６Ｂは、第１の配線層がパターニングされエッチングされる次のプロセスステップの図である。
図７Ａおよび図７Ｂは、誘電体層が、第１の配線層上に形成される、次のプロセスステップの図である。
図８Ａおよび図８Ｂは、トレンチが第１の誘電体層内に形成される、次のプロセスステップの図である。
図９Ａおよび図９Ｂは、トレンチが導電性材料で埋込まれる、次のプロセスステップの図である。
図１０Ａおよび図１０Ｂは、導電性材料が、第１の誘電体層の上表面まで平坦化される、次のプロセスステップの図である。
図１１Ａおよび図１１Ｂは、導電性材料が部分的にエッチングされる、次のプロセスステップの図である。
図１２Ａおよび図１２Ｂは、トレンチを埋込むよう、第２の誘電体層が形成される、次のプロセスステップの図である。
図１３Ａおよび図１３Ｂは、第２の誘電体層が、第１の誘電体層の上表面まで平坦化される、次のプロセスステップの図である。
図１４Ａおよび図１４Ｂは、第１の配線層へのコンタクトおよび導電性材料へのコンタクトが、それぞれ第１の誘電体層および第２の誘電体層内に形成される、次のプロセスステップの図である。
図１５Ａおよび図１５Ｂは、第１の配線層へのコンタクトおよびローカル配線へのコンタクトが、タングステンなどの導電性材料で埋込まれ、平坦化される、次のプロセスステップの図である。
図１６Ａおよび図１６Ｂは、第２の層の配線が形成されパターニングされる、次のプロセスステップの図である。
この発明にはさまざまな修正および代替的形態が考えられるが、この発明の特定の実施例を例として図面に示し、詳細に説明する。しかし、図面およびその詳細な説明は、この発明を開示される特定の形態に限定することを意図するのではなく、逆に、添付の請求の範囲により規定されるこの発明の範囲および精神の範囲内にあるすべての変更例、均等物および代替案をカバーすることが意図されることが理解されねばならない。
発明の詳細な説明
次に図３を参照し、多層配線構造１００の上面図が示される。配線構造１００は、異なった高さにリソグラフィで形成される複数の配線導体を含む。同一の高さに形成される配線導体は、製造業者のプロセスに関連するレイアウトルールにより規定される最小距離で互いから間隔をおいて位置付けられる。図３に示す実施例においては、配線の３つの層が図示される。第１の配線層は、実質的に同一平面にある間隔をおいて位置付けられる複数の第１の導体１０２の組を含む。ローカル配線層は、実質的に同一平面にある複数のローカル導体１０４の組（図では１つだけを図示する）を含む。第３の層は、実質的に同一平面にある複数の第２の導体１０６の組を含む。簡潔にするため、図３は、複数の第１の導体１０２の３つ、複数のローカル導体１０４を１つ、および複数の第２の導体１０６を２つだけ図示する。第１の導体１０２は点線で図示され、ローカル導体１０４は破線で図示され、第２の導体１０６は実線で図示される。図４は、図３のＡに沿った断面図である。より特定的には、図４は、配線構造１００の多くの考えられる構成に属する一例示的レイアウトを図示する。図４は、第１の導体１０２、ローカル導体１０４および第２の導体１０６のさまざまな高さをそれぞれ図示する。図示される例示的実施例により、ローカル導体１０４は、第１の導体１０２と第２の導体１０６との間のある高さに位置付けられる。しかし、代替的実施例によれば、第２の導体１０６をローカル導体１０４の下の高さに位置付けることができることがわかる。
図４は半導体基板１０１上に形成される層間誘電体構造１２０を図示する。誘電体構造１２０は、一実施例により、半導体基板１０１上に配置される第１の配線層１０２を含む。第１の誘電体層１０３が第１の配線層１０２上に形成される。第１の誘電体１０３は、導電性材料１０４で部分的に埋込まれるトレンチ１０５を含む。第２の誘電体層１１２が導電性材料１０４上に形成される。第２の配線１０６が第１の誘電体１０３上に形成される。第２の配線層１０６の第１および第２の導体１０６ａおよび１０６ｃは、ローカル導体１０４の上表面から縦方向距離ｄv2縦方向にずらされる。第１および第２の導体１０６ａおよび１０６ｃは、導電性材料の両側から横方向距離ｄh2横方向にずらされる。ピタゴラスの定理を適用すると、ローカル導体１０４が、第１および第２の導体１０６ａおよび１０６ｃからおよそ（ｄh2 2＋ｄv2 2）1/2に等しい距離ｄtずらされていることがわかる。図２と図４とを比較すると、１対の第２の配線導体１０６からローカル導体１０４を縦方向にずらすことの利点が明らかとなる。図２に図示する電界Ｅ1と図４に図示するＥ2とは、隣接する導体１２ｂと１２ａとの間の電位差のために生じる。図１の高密度領域１４における電界フラックスφ1は、図３の領域１０７内のフラックスφ2よりも大きいと信じられる。もし導体１０６ｂが導体１０６ｃと同じ高さの平面に形成されるのであれば、図２のＥ1に等しい電界が、図４の第２の配線導体１０６ｃと導体１０６ｂとの間に存在するであろう。しかし、この発明により、導体１０６ｂは、高密度回路領域１０７内にある第２の導体１０６ａおよび１０６ｃの高さの平面からずらされたローカル導体１０４に置きかえられる。第２の導体１０６ａおよび１０６ｃに対し、ローカル導体１０４を高くするかまたは引っ込ませることによって、ローカル導体１０４と第２の導体１０６ａおよび１０６ｃとの間の電界フラックスおよび容量結合が減じられるであろう。
次に、図５から図１６を参照し、この発明による多層配線構造を形成するためのプロセスシーケンスを図示する。各図は「Ａ」側と「Ｂ」側とを含む。各図のＡ側は図３のＡに沿った断面図である。Ｂ側の図は、図３のＢに沿った断面図である。したがって、図５Ａから図１６Ａは、プロセスシーケンスの間に図３の平面Ａに沿って見たものであり、一方、図５Ｂから図１６Ｂは、同様のプロセスシーケンスの間に図３の平面Ｂに沿って見たものである。次に図５Ａおよび図５Ｂを参照し、第１の配線層１０２が半導体基板１０１上に形成される。第１の配線層１０２は、アルミニウム源を使用して物理蒸着プロセスの間に形成されることが好ましい。基板１０１は、配線層１０２に対する物理的な支えとなる。基板１０１は、配線層１０２の形成前に行なわれる半導体プロセスを含み、かつ、ポリシリコンゲートトランジスタ構造、フィールド酸化物もしくはトレンチ分離構造または基板１０１の活性領域から第１の配線１０２を分離するための下地となる誘電体を含んでもよい。図６Ａおよび図６Ｂ中、第１の配線層１０２がパターニングされている。第１の配線層１０２のパターニングは、エッチングプロセスの前のフォトリソグラフィ工程により達成される。図６Ｂからわかるように、第１の配線１０２および半導体基板１０１が合わさってトポグラフィを規定する。次に図７Ａおよび図７Ｂを参照すると、図６Ａおよび図６Ｂのトポグラフィの上に第１の誘電体層１０３が形成され、実質的に平坦な上表面を作るよう平坦化される。平坦化により除去される誘電体１０３の部分は、図面中破線で表わされる。第１の誘電体層１０３の平坦化は、化学機械研磨、レジストエッチバックプロセスまたはそれらの組合せを含むいくつかの方策により達成できる。一実施例においては、第１の誘電体層１０３は、ＴＥＯＳ源を使用してＣＶＤチャンバ内で形成される酸化物を含む。
第１の誘電体１０３の形成および平坦化の後、図８Ａおよび図８Ｂに図示するように第１の誘電体層１０３内にトレンチ１０５が形成される。トレンチ１０５は、フォトリソグラフィ工程およびそれに続く異方性エッチングであるドライエッチングプロセスにより形成される。誘電体１０３の異方性エッチングは、フルオロカーボン化合物を使用したプラズマエッチングプロセスにより達成できる。トレンチ１０５は、第１の誘電体１０３の上表面から下方向に延び、完全にではないが部分的に誘電体１０３を通って延びる。トレンチ１０５の形成後、図９Ａおよび図９Ｂに図示するようにトレンチ１０５を埋込むよう、導電性材料１０４が堆積される。一実施例においては、導電性材料１０４は、ＣＶＤプロセスにおいて堆積されるタングステンを含む。この実施例においては、タングステン膜の弱い付着性を克服するため、タングステンの堆積の前に、窒化チタン（ＴｉＮ）を含む付着層が堆積される。
次に図１０Ａおよび図１０Ｂを参照し、平坦化プロセスにより、トレンチ１０５の外の領域から余分な導電性材料１０４が除去される。好ましくは、導電性材料１０４の上表面が第１の誘電体層１０３の上表面と実質的に同一平面となったとき終了するよう設計される化学機械研磨により、導電性材料１０４の平坦化が達成される。図１０Ａおよび図１０Ｂは、導電性材料１０４の平坦化の後の配線構造の断面図を図示する。
導電性材料１０４の平坦化の後、誘電体１０３の上表面近くの導電性材料１０４の部分は、導電性材料１０４に対する選択比の高いエッチングプロセスでエッチングされる。導電性材料１０４がタングステンを含みかつ第１の誘電体層１０３がＣＶＤ酸化物を含む一実施例においては、導電性材料１０４に対する選択比の高いエッチングプロセスは塩素またはフッ素のプラズマを利用する。図１１Ａおよび図１１Ｂは導電性材料１０４のエッチング後の配線構造の断面図である。図に示されるように、導電性材料１０４の上表面は、第１の誘電体１０３の上表面から縦方向にずれている。図１１Ａおよび図１１Ｂに図示するエッチング後に残る導電性材料１０４の部分は、ローカル導体１０４を形成する。次に、トレンチ１０５の残りの部分を埋込むよう、第２の誘電体１１２が堆積される。図１２Ａおよび図１２Ｂは、誘電体１１２の堆積後の配線構造の断面図である。第１の誘電体層１０３と同様、第２の誘電体１１２もＣＶＤ酸化物であり得る。次に実質的に平坦な上表面を得るよう、図１３Ａおよび図１３Ｂに図示するように第２の誘電体１１２を平坦化できる。
図１４Ａおよび図１４Ｂに図示するプロセスステップにおいて、コンタクトトンネル１１４および１１６がそれぞれ、第１の誘電体層１０３および第２の誘電体層１１２にエッチングされる。コンタクト１１４は、第１の誘電体層１０３の上表面から第１の配線層１０２へ延びる。コンタクト１１６は第２の誘電体１１２の上表面からローカル導体１０４へ延びる。図示する実施例においては、コンタクトトンネル１１４および１１６は、同一のエッチングプロセスにおいて形成される。コンタクトトンネル１１４および１１６の形成のために使用されるエッチングプロセスは、ローカル導体１０４用に使用される導電性材料に比し、誘電体１０３に対する選択比が高くなければならない。誘電体１０３がＣＶＤ酸化物を含みかつローカル導体１０４がタングステンを含む実施例においては、エッチングプロセスは、酸化物のエッチング速度がタングステンのエッチング速度よりもはるかに速い（すなわち１０倍またはそれより速い）よう設計されねばならない。フルオロカーボンベースのプラズマエッチングプロセスで所望の選択比が達成できると信じられる。
次に図１５Ａおよび図１５Ｂを参照し、コンタクトトンネル１１４および１１６が導電性材料で埋込まれ、その後、コンタクトトンネルの外の余分な導電性材料が、化学機械研磨または代替的な平坦化プロセスにより除去される。この発明の例示的一実施例においては、コンタクトトンネルを埋込むため、タングステンのブランケット堆積が行なわれる。先述したように、ブランケットとなるタングステン層の堆積の前に薄い付着層を堆積してもよい。典型的な付着層は、チタン、チタンタングステン、窒化チタンまたはそれらの組合せを含んでよい。続く平坦化プロセスの間に除去される余分な導電性材料は、図１５Ａおよび図１５Ｂ中点線で表わされる。次に図１６Ａおよび図１６Ｂを参照し、第２の配線層１０６の形成を図示する。第２の配線層１０６は、アルミニウムのターゲットを使用する物理蒸着プロセスステップにおいて形成される、好ましくはアルミニウムを含む。第２の配線層１０６は、第１の誘電体層１０３の上表面、第２の誘電体１１２ならびにコンタクト１１８および１２０の上にブランケット堆積される。第２の配線層１０６は、次に、フォトリソグラフィ工程を使用してパターニングされ、好ましくは塩素化プラズマによりドライエッチングプロセスでエッチングされる。
図５で始まり図１６で終わるプロセスシーケンスは、図１６の後に続けて繰返すことができ、その場合第２の配線層１０６が、第１の配線層１０２として役立ち、第１の誘電体層１０３を第２の配線層１０６上に堆積することができる。したがって、図５から図１６に示すプロセスステップは、形成することができる配線の考えられる多数の層のうちの３層を示すにすぎない。
さらに、ここに説明したプロセスステップは、図３に示す例示的な配線構造１００の例である。しかし、第１の配線１０２、ローカル配線１０４および第２の配線１０６の配置は多くの形態を取ることができ、それらの間のコンタクトは多くの態様で配置することができることが理解される。たとえば、第１および第２の層の導体の数に依存して、図３に示すコンタクトの数よりもコンタクトの数が少ないまたは多いことがあり得る。したがって、図示する例示的実施例は、この開示により利益を受ける当業者には明白であろう多くの形態すべてのうちの１つの形態の単なる例にすぎない。この開示から利益を受ける当業者には明らかであろうように、各プロセスステップ各々にさまざまな修正および変更を加えることができよう。添付の請求の範囲はこのような修正および変更をすべて包括するものと解釈されることが意図され、したがって、本明細書および図面は限定的な意味でではなく例示的な意味で解釈されねばならない。
１．発明の分野
この発明は、半導体の作製に関し、特に隣接する導体に関して中間にある導体を互い違いに配列することによって密度の高い回路区域内の隣接する導体間の層内容量結合を減じるための方法および構造に関する。
２．背景技術の説明
集積回路は、モノリシック基板のトポグラフィ全体に広がる多数の導体を含む。システム内の２つまたは３つ以上の構成要素を電気的に接続するための役割を果たす配線（または導体）の組は、通常、「バス」と呼ばれる。構成要素が適切に動作できるよう、電圧レベルの組合せが、導体を通じて送られる。たとえば、マイクロプロセッサは、所定のバス構造によって、メモリおよび入出力装置に接続される。動作によって分類される多くの種類のバスがある。よく知られているバスの種類の例としては、アドレスバス、データバスおよび制御バスが含まれる。
バス内の導体は、通常、半導体のトポグラフィにわたって互いに並行に延びる。導体は、誘電体により、互いからおよび下地となる導電素子から分離される。適当な誘電体は、たとえば二酸化シリコン（酸化物）である。導体は、半導体トポグラフィにわたってリソグラフィによりパターニングされ、このトポグラフィは上に誘電体が位置付けられる基板を含む。このトポグラフィはまた、誘電体材料の上層により密封される導体の１つまたは２つ以上の層を含んでもよい。したがって、誘電体が上に載った導体の層は、その上に続いて導体の層をパターニングすることができるトポグラフィを提供する。
導体は、電気的に導伝性の材料から作られ、適当な材料は、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ポリシリコンまたはそれらの組合せを含む。基板は、ドーパントのイオンおよびこれらのイオンによりもたらされる分離された導電型領域を保持することができる任意の種類の材料を含む。基板は、ｐ型イオンまたはｎ型イオンを受取るシリコンベースの材料であることが典型的である。
一般に、配線（または導体）は、トポグラフィの上に形成され、かつ、下地となる導体または基板の上に、厚さＴd1の誘電体で間隔をおいて位置付けられる。各導体は、同じ層の導体の間で、他の導体から、距離Ｔd2の誘電体で間隔をおいて位置付けられる。したがって、層間キャパシタンスＣLS（すなわち異なった層の導体の間のキャパシタンス）は、
伝搬遅延は、回路またはいくつかの回路が動作することのできる速度（周波数）を限定するので、集積回路の重要な特性である。伝搬遅延が短いほど、回路またはいくつかの回路の速度は速くなる。したがって、半導体トポグラフィの幾何学的制約の中で可能な限り伝搬遅延を最小限にすることが重要である。
式４は、回路の伝搬遅延が、横方向に間隔をおいて位置付けられる導体の間の寄生キャパシタンス値（ＣLL）および縦方向に間隔をおいて位置付けられる導体の間のまたは導体と下地となる基板との間の寄生キャパシタンス値（ＣLS）により決定されることを示す。回路の密度が上がるに伴い、導体の間の横方向間隔および縦方向間隔は減少し、キャパシタンスＣLLが増加する。一方、平坦化のためには縦方向の間隔をある程度減じることが要求される。浅型トレンチプロセス（shallow trench processing）、凹型ＬＯＣＯＳプロセス（recessed LOCOS processing）および多層層間誘電体により、縦方向間隔が全体として減じられ、それによって、ＣLSが増加する。したがって、狭い配線間隔を用いる集積回路ではＣLLが支配的なキャパシタンスであると定義され、薄い層間誘電体を用いる集積回路では、ＣLSが支配的なキャパシタンスと定義される。
寄生キャパシタンスＣLLまたはＣLSが増加することで、２つの主要な問題が生じる。第１に、寄生キャパシタンスが増加すると、一般に、導体の一方端での遷移がその他方端で生じるまでの時間が増加する。遷移にかかる時間が増加すると、導体全体が定常値に達することができるまでに必要とされる駆動期間が長くなるので、回路の動作が遅くなる。もし、導体がクリティカル速度パスに沿って延びているのであれば、ラインの速度劣化で回路全体の機能が大きく損なわれるであろう。第２に、寄生キャパシタンスが大きくなると、クロストークノイズが増加する。遷移しない導体も、遷移する隣接するラインからのクロストークノイズを受ける。
したがって、特にクリティカル速度パスの伝搬遅延を最小限にすることが重要である。図１および図２は、それぞれ従来のデュアルレベル配線構造の部分上面図および部分断面図である。複数の第１の導体１０が、半導体基板８にわたり配置され、第１の配線層を形成する。基板８は、誘電体を含むよう規定され、その上に配線がパターニングされ、できれば誘電体内の開口部を通じて選択的に連結される。配線の形成に続いて、第１の配線層１０の上に誘電体層１１が形成される。複数の第２の導体１２が次に第１の誘電体層１１の上に配置され、第２の配線層１３を形成する。複数の第２の導体１２が互いに近接するところでは、第２の配線層１３内に密度の高い回路領域１４が生じる。図２からより明確にわかるように、隣接する第２の導体１２の間のｄh1として図示される横方向のずれは、第１の配線層１０と第２の配線層１３との間の縦方向のずれｄv1よりもはるかに大きなものでもあり得る。ｄh1がｄv1よりも大幅に小さいときは、層内キャパシタンスＣLLが回路の性能を支配する傾向がある。同様に、隣接する導体間の横方向のずれが減少するに従い、層内キャパシタンスＣLLの制御および最小化がますます重要なものになるといえる。化学組成の制約を考えると、ＣＶＤ（化学的気相成長）酸化物などの従来の層間誘電体の誘電率εまたは導体材料の抵抗率ρを減じることは容易にはできない。プロセス制約のため、導体の厚さＴcまたは誘電体の厚さＴd1もしくはＴd2を増加させることは難しい。さらに、多くの現在の集積回路は、導体の長さＬを減じる代わりに、長い配線を用いており、これが伝搬遅延の問題を悪化させている。したがって、既存の作製プロセスの制約内で、伝搬遅延およびクロストークノイズを減じる必要が生じている。
文献ＩＢＭ ＴＤＢ ３４（１２）、１９９２年５月１日、２８３頁から２８５頁は、深いトレンチ凹部を形成することによって、サブ表面ローカル配線を形成するためのプロセスを開示する。
上に概説した問題は、その大部分が、改良された多層配線構造により解決される。配線構造は、配線が高い密度で間隔をおいて位置付けられている区域内に形成される互い違いに配列される配線を含む。互い違いに配列される配線は、中間導体（すなわち、密度の高い空間領域内の２つの隣接する導体の間に横方向に配列される導体）を、隣接する導体の平面から下へ縦方向にずれた平面内に形成されるローカル導体層に経路付けることにより形成される。例示的一実施例によれば、多層配線構造は、典型的には銅またはアルミニウムを含む２層のグローバル配線と、好ましくはタングステンまたは他の高融点金属を含むローカル配線層とを含む。第１のグローバル配線層は、半導体基板上に配置される実質的に同一平面にある複数の第１の導体を含む。第１の誘電体層が第１の配線層上に形成された後、好ましくは異方性ドライエッチングプロセスによって第１の誘電体層内にトレンチが形成される。トレンチは、第１の誘電体層の上表面から第１の誘電体層を部分的に通って下方向に延びる。
ローカル導体層は、トレンチを埋込むよう、ウェハ上にタングステンなどの導電性材料をブランケット堆積することにより形成されることが好ましい。次に、好ましくは、導電性材料の上表面が第１の誘電体層の上表面と実質的に同一平面となったときに終了するよう設計される化学機械研磨プロセスにより、ウェハから余分な導電性材料が除去される。次に、第１の誘電体層の上表面近くの導電性材料の部分をエッチングで取除くため、導電性材料に対する選択比の高いエッチングプロセスが実行される。エッチングプロセスの後に残る導電性材料は、第１の誘電体層の上表面から下へ縦方向にずれる上表面を有する窪んだ導体を形成する。次に、第２の誘電体層が、トレンチを埋込みかつローカル導体を密封するよう形成される。第２の誘電体は、第１の誘電体の上表面まで平坦化することができる。次に第２の配線層が第１の誘電体層の上に形成されかつパターニングされる。第２の配線層は、誘電体により間隔をおいて位置付けられ、実質的に同一平面にある複数の第２の導体を含む。
ローカル導体は、第２の層の導体に対し、互い違いになった構成で配置される。異なった高さに導体を互い違いに配列することは、高い密度でパターニングされる第２の導体とローカル導体との間の間隔を増加させるのに役立つ。より特定的には、動作する第２の導体とローカル導体との間の直接電界が最小限にされる。導体内の電流は、典型的には、導体の断面区域を通じて分配される。第２の層の１対の導体の間にローカル導体を埋込むことにより、その間の直接電界が最小限となる。これによってローカル導体と１対の第２の導体との間の交差結合が減じられる。改良された多層配線構造は、こうして、１つではなく２つの別個の平面内に高密度の配線構造を形成することを可能にする。別個の平面に配線を位置付けることで、ラインを通じて送られる信号の伝搬遅延が減少する。一般に、この発明は、窪んだ配線構造を形成する方法を企図する。第１の配線層は、半導体基板上に形成され、第１の誘電体層は、第１の配線層上に形成される。第１の配線層は、好ましくは、銅またはアルミニウムを含み、一方、第１の誘電体層は好ましくは、ＴＥＯＳ源でＣＶＤチャンバ内で形成される酸化物である。次に好ましくは異方性ドライエッチングを使用して、第１の誘電体層内にトレンチが形成される。高融点金属などの導電性材料がトレンチ内に堆積される。次に材料の上表面が第１の誘電体の上表面と実質的に同一平面になるまで、導電性材料が平坦化される。次に第１の誘電体層の上表面から縦方向にずれる上表面を有する窪んだローカル導体を製造するよう、導電性材料に対する選択比の高いプロセスで、導電性材料がエッチングされる。ローカル配線が形成された後に、好ましくはＣＶＤチャンバ内で、導電性材料の上表面上に第２の誘電体層が形成される。この発明の一実施例においては、第２の誘電体の上表面から導電性材料へ延びるコンタクトトンネルが形成される。この発明の他実施例においては、第２の誘電体の上表面から第１の配線層に延びるコンタクト開口部が形成される。一実施例においては、この発明はさらに、第２の配線層を第１の誘電体の上表面上に形成することを企図する。
この発明はまたさらに、半導体基板上に配置される第１の配線層を有する多層配線構造を企図する。第１の誘電体層は、第１の配線層上に配置される。第１の誘電体層は、第１の誘電体の上表面から下方向に延びるトレンチを有する。トレンチは、第１の誘電体層の上表面から下へ縦方向にずれる上表面を有する導電性材料を含むローカルコネクタを含む。第２の誘電体層は、ローカルコネクタ上に配置される。第２の配線層の第１の導体および第２の導体は第１の誘電体層の上に形成される。第１および第２の導体は、ローカル導体の上表面から上へ縦方向にずれる下表面を有する。第１および第２の導体は、ローカル導体の両側からある横方向の距離、横方向にずれる。一実施例においては、配線構造は、第２の配線の対の１つまたは２つ以上から第１の誘電体層を通って第１の配線層へ延びる１つまたは２つ以上のコンタクトトンネルを有する。他実施例においては、第１の誘電体層は、第２の配線層の第３の導体から第１の誘電体層を通ってローカル配線材料へ延びる１つまたは２つ以上のコンタクトトンネルを有する。
この発明はさらに、第１の配線層、第１の配線層の上に形成される第１の誘電体層および第１の誘電体層上に配置される第２の配線層を含む半導体装置の改良を企図する。この改良案は、回路の密度の高い領域内で、ローカル導体の上表面が、第１および第２の導体の下表面から下へ縦方向にずらされるよう、第２の配線層の中間導体を、第１の誘電体層内に配置されるローカル導体に置きかえることを含む。
【図面の簡単な説明】
この発明の他の目的および利点は、添付の図面を参照し以下の詳細な説明を読むことでより明らかになるであろう。
図１は、従来のデュアルレベル配線構造の部分上面図である。
図２は、図１に示す図に沿った部分断面図である。
図３は、改良された多層配線構造の部分上面図である。
図４は、図３のＡに沿った部分断面図である。
図５Ａおよび図５Ｂは、それぞれ図３のＡおよび図３のＢに沿った、半導体基板上に形成される第１の配線層の部分断面図である。
図６Ａおよび図６Ｂは、第１の配線層がパターニングされエッチングされる次のプロセスステップの図である。
図７Ａおよび図７Ｂは、誘電体層が、第１の配線層上に形成される、次のプロセスステップの図である。
図８Ａおよび図８Ｂは、トレンチが第１の誘電体層内に形成される、次のプロセスステップの図である。
図９Ａおよび図９Ｂは、トレンチが導電性材料で埋込まれる、次のプロセスステップの図である。
図１０Ａおよび図１０Ｂは、導電性材料が、第１の誘電体層の上表面まで平坦化される、次のプロセスステップの図である。
図１１Ａおよび図１１Ｂは、導電性材料が部分的にエッチングされる、次のプロセスステップの図である。
図１２Ａおよび図１２Ｂは、トレンチを埋込むよう、第２の誘電体層が形成される、次のプロセスステップの図である。
図１３Ａおよび図１３Ｂは、第２の誘電体層が、第１の誘電体層の上表面まで平坦化される、次のプロセスステップの図である。
図１４Ａおよび図１４Ｂは、第１の配線層へのコンタクトおよび導電性材料へのコンタクトが、それぞれ第１の誘電体層および第２の誘電体層内に形成される、次のプロセスステップの図である。
図１５Ａおよび図１５Ｂは、第１の配線層へのコンタクトおよびローカル配線へのコンタクトが、タングステンなどの導電性材料で埋込まれ、平坦化される、次のプロセスステップの図である。
図１６Ａおよび図１６Ｂは、第２の層の配線が形成されパターニングされる、次のプロセスステップの図である。
この発明にはさまざまな修正および代替的形態が考えられるが、この発明の特定の実施例を例として図面に示し、詳細に説明する。しかし、図面およびその詳細な説明は、この発明を開示される特定の形態に限定することを意図するのではなく、逆に、添付の請求の範囲により規定されるこの発明の範囲および精神の範囲内にあるすべての変更例、均等物および代替案をカバーすることが意図されることが理解されねばならない。
発明の詳細な説明
次に図３を参照し、多層配線構造１００の上面図が示される。配線構造１００は、異なった高さにリソグラフィで形成される複数の配線導体を含む。同一の高さに形成される配線導体は、製造業者のプロセスに関連するレイアウトルールにより規定される最小距離で互いから間隔をおいて位置付けられる。図３に示す実施例においては、配線の３つの層が図示される。第１の配線層は、実質的に同一平面にある間隔をおいて位置付けられる複数の第１の導体１０２の組を含む。ローカル配線層は、実質的に同一平面にある複数のローカル導体１０４の組（図では１つだけを図示する）を含む。第３の層は、実質的に同一平面にある複数の第２の導体１０６の組を含む。簡潔にするため、図３は、複数の第１の導体１０２の３つ、複数のローカル導体１０４を１つ、および複数の第２の導体１０６を２つだけ図示する。第１の導体１０２は点線で図示され、ローカル導体１０４は破線で図示され、第２の導体１０６は実線で図示される。図４は、図３のＡに沿った断面図である。より特定的には、図４は、配線構造１００の多くの考えられる構成に属する一例示的レイアウトを図示する。図４は、第１の導体１０２、ローカル導体１０４および第２の導体１０６のさまざまな高さをそれぞれ図示する。図示される例示的実施例により、ローカル導体１０４は、第１の導体１０２と第２の導体１０６との間のある高さに位置付けられる。しかし、代替的実施例によれば、第２の導体１０６をローカル導体１０４の下の高さに位置付けることができることがわかる。
図４は半導体基板１０１上に形成される層間誘電体構造１２０を図示する。誘電体構造１２０は、一実施例により、半導体基板１０１上に配置される第１の配線層１０２を含む。第１の誘電体層１０３が第１の配線層１０２上に形成される。第１の誘電体１０３は、導電性材料１０４で部分的に埋込まれるトレンチ１０５を含む。第２の誘電体層１１２が導電性材料１０４上に形成される。第２の配線１０６が第１の誘電体１０３上に形成される。第２の配線層１０６の第１および第２の導体１０６ａおよび１０６ｃは、ローカル導体１０４の上表面から縦方向距離ｄv2縦方向にずらされる。第１および第２の導体１０６ａおよび１０６ｃは、導電性材料の両側から横方向距離ｄh2横方向にずらされる。ピタゴラスの定理を適用すると、ローカル導体１０４が、第１および第２の導体１０６ａおよび１０６ｃからおよそ（ｄh2 2＋ｄv2 2）1/2に等しい距離ｄtずらされていることがわかる。図２と図４とを比較すると、１対の第２の配線導体１０６からローカル導体１０４を縦方向にずらすことの利点が明らかとなる。図２に図示する電界Ｅ1と図４に図示するＥ2とは、隣接する導体１２ｂと１２ａとの間の電位差のために生じる。図１の高密度領域１４における電界フラックスφ1は、図３の領域１０７内のフラックスφ2よりも大きいと信じられる。もし導体１０６ｂが導体１０６ｃと同じ高さの平面に形成されるのであれば、図２のＥ1に等しい電界が、図４の第２の配線導体１０６ｃと導体１０６ｂとの間に存在するであろう。しかし、この発明により、導体１０６ｂは、高密度回路領域１０７内にある第２の導体１０６ａおよび１０６ｃの高さの平面からずらされたローカル導体１０４に置きかえられる。第２の導体１０６ａおよび１０６ｃに対し、ローカル導体１０４を高くするかまたは引っ込ませることによって、ローカル導体１０４と第２の導体１０６ａおよび１０６ｃとの間の電界フラックスおよび容量結合が減じられるであろう。
次に、図５から図１６を参照し、この発明による多層配線構造を形成するためのプロセスシーケンスを図示する。各図は「Ａ」側と「Ｂ」側とを含む。各図のＡ側は図３のＡに沿った断面図である。Ｂ側の図は、図３のＢに沿った断面図である。したがって、図５Ａから図１６Ａは、プロセスシーケンスの間に図３の平面Ａに沿って見たものであり、一方、図５Ｂから図１６Ｂは、同様のプロセスシーケンスの間に図３の平面Ｂに沿って見たものである。次に図５Ａおよび図５Ｂを参照し、第１の配線層１０２が半導体基板１０１上に形成される。第１の配線層１０２は、アルミニウム源を使用して物理蒸着プロセスの間に形成されることが好ましい。基板１０１は、配線層１０２に対する物理的な支えとなる。基板１０１は、配線層１０２の形成前に行なわれる半導体プロセスを含み、かつ、ポリシリコンゲートトランジスタ構造、フィールド酸化物もしくはトレンチ分離構造または基板１０１の活性領域から第１の配線１０２を分離するための下地となる誘電体を含んでもよい。図６Ａおよび図６Ｂ中、第１の配線層１０２がパターニングされている。第１の配線層１０２のパターニングは、エッチングプロセスの前のフォトリソグラフィ工程により達成される。図６Ｂからわかるように、第１の配線１０２および半導体基板１０１が合わさってトポグラフィを規定する。次に図７Ａおよび図７Ｂを参照すると、図６Ａおよび図６Ｂのトポグラフィの上に第１の誘電体層１０３が形成され、実質的に平坦な上表面を作るよう平坦化される。平坦化により除去される誘電体１０３の部分は、図面中破線で表わされる。第１の誘電体層１０３の平坦化は、化学機械研磨、レジストエッチバックプロセスまたはそれらの組合せを含むいくつかの方策により達成できる。一実施例においては、第１の誘電体層１０３は、ＴＥＯＳ源を使用してＣＶＤチャンバ内で形成される酸化物を含む。
第１の誘電体１０３の形成および平坦化の後、図８Ａおよび図８Ｂに図示するように第１の誘電体層１０３内にトレンチ１０５が形成される。トレンチ１０５は、フォトリソグラフィ工程およびそれに続く異方性エッチングであるドライエッチングプロセスにより形成される。誘電体１０３の異方性エッチングは、フルオロカーボン化合物を使用したプラズマエッチングプロセスにより達成できる。トレンチ１０５は、第１の誘電体１０３の上表面から下方向に延び、完全にではないが部分的に誘電体１０３を通って延びる。トレンチ１０５の形成後、図９Ａおよび図９Ｂに図示するようにトレンチ１０５を埋込むよう、導電性材料１０４が堆積される。一実施例においては、導電性材料１０４は、ＣＶＤプロセスにおいて堆積されるタングステンを含む。この実施例においては、タングステン膜の弱い付着性を克服するため、タングステンの堆積の前に、窒化チタン（ＴｉＮ）を含む付着層が堆積される。
次に図１０Ａおよび図１０Ｂを参照し、平坦化プロセスにより、トレンチ１０５の外の領域から余分な導電性材料１０４が除去される。好ましくは、導電性材料１０４の上表面が第１の誘電体層１０３の上表面と実質的に同一平面となったとき終了するよう設計される化学機械研磨により、導電性材料１０４の平坦化が達成される。図１０Ａおよび図１０Ｂは、導電性材料１０４の平坦化の後の配線構造の断面図を図示する。
導電性材料１０４の平坦化の後、誘電体１０３の上表面近くの導電性材料１０４の部分は、導電性材料１０４に対する選択比の高いエッチングプロセスでエッチングされる。導電性材料１０４がタングステンを含みかつ第１の誘電体層１０３がＣＶＤ酸化物を含む一実施例においては、導電性材料１０４に対する選択比の高いエッチングプロセスは塩素またはフッ素のプラズマを利用する。図１１Ａおよび図１１Ｂは導電性材料１０４のエッチング後の配線構造の断面図である。図に示されるように、導電性材料１０４の上表面は、第１の誘電体１０３の上表面から縦方向にずれている。図１１Ａおよび図１１Ｂに図示するエッチング後に残る導電性材料１０４の部分は、ローカル導体１０４を形成する。次に、トレンチ１０５の残りの部分を埋込むよう、第２の誘電体１１２が堆積される。図１２Ａおよび図１２Ｂは、誘電体１１２の堆積後の配線構造の断面図である。第１の誘電体層１０３と同様、第２の誘電体１１２もＣＶＤ酸化物であり得る。次に実質的に平坦な上表面を得るよう、図１３Ａおよび図１３Ｂに図示するように第２の誘電体１１２を平坦化できる。
図１４Ａおよび図１４Ｂに図示するプロセスステップにおいて、コンタクトトンネル１１４および１１６がそれぞれ、第１の誘電体層１０３および第２の誘電体層１１２にエッチングされる。コンタクト１１４は、第１の誘電体層１０３の上表面から第１の配線層１０２へ延びる。コンタクト１１６は第２の誘電体１１２の上表面からローカル導体１０４へ延びる。図示する実施例においては、コンタクトトンネル１１４および１１６は、同一のエッチングプロセスにおいて形成される。コンタクトトンネル１１４および１１６の形成のために使用されるエッチングプロセスは、ローカル導体１０４用に使用される導電性材料に比し、誘電体１０３に対する選択比が高くなければならない。誘電体１０３がＣＶＤ酸化物を含みかつローカル導体１０４がタングステンを含む実施例においては、エッチングプロセスは、酸化物のエッチング速度がタングステンのエッチング速度よりもはるかに速い（すなわち１０倍またはそれより速い）よう設計されねばならない。フルオロカーボンベースのプラズマエッチングプロセスで所望の選択比が達成できると信じられる。
次に図１５Ａおよび図１５Ｂを参照し、コンタクトトンネル１１４および１１６が導電性材料で埋込まれ、その後、コンタクトトンネルの外の余分な導電性材料が、化学機械研磨または代替的な平坦化プロセスにより除去される。この発明の例示的一実施例においては、コンタクトトンネルを埋込むため、タングステンのブランケット堆積が行なわれる。先述したように、ブランケットとなるタングステン層の堆積の前に薄い付着層を堆積してもよい。典型的な付着層は、チタン、チタンタングステン、窒化チタンまたはそれらの組合せを含んでよい。続く平坦化プロセスの間に除去される余分な導電性材料は、図１５Ａおよび図１５Ｂ中点線で表わされる。次に図１６Ａおよび図１６Ｂを参照し、第２の配線層１０６の形成を図示する。第２の配線層１０６は、アルミニウムのターゲットを使用する物理蒸着プロセスステップにおいて形成される、好ましくはアルミニウムを含む。第２の配線層１０６は、第１の誘電体層１０３の上表面、第２の誘電体１１２ならびにコンタクト１１８および１２０の上にブランケット堆積される。第２の配線層１０６は、次に、フォトリソグラフィ工程を使用してパターニングされ、好ましくは塩素化プラズマによりドライエッチングプロセスでエッチングされる。
図５で始まり図１６で終わるプロセスシーケンスは、図１６の後に続けて繰返すことができ、その場合第２の配線層１０６が、第１の配線層１０２として役立ち、第１の誘電体層１０３を第２の配線層１０６上に堆積することができる。したがって、図５から図１６に示すプロセスステップは、形成することができる配線の考えられる多数の層のうちの３層を示すにすぎない。
さらに、ここに説明したプロセスステップは、図３に示す例示的な配線構造１００の例である。しかし、第１の配線１０２、ローカル配線１０４および第２の配線１０６の配置は多くの形態を取ることができ、それらの間のコンタクトは多くの態様で配置することができることが理解される。たとえば、第１および第２の層の導体の数に依存して、図３に示すコンタクトの数よりもコンタクトの数が少ないまたは多いことがあり得る。したがって、図示する例示的実施例は、この開示により利益を受ける当業者には明白であろう多くの形態すべてのうちの１つの形態の単なる例にすぎない。この開示から利益を受ける当業者には明らかであろうように、各プロセスステップ各々にさまざまな修正および変更を加えることができよう。添付の請求の範囲はこのような修正および変更をすべて包括するものと解釈されることが意図され、したがって、本明細書および図面は限定的な意味でではなく例示的な意味で解釈されねばならない。
Claims (10)
- 窪んだ配線構造を形成する方法であって、
半導体基板上に同一平面にある第１の導体の組を形成するステップと、
前記第１の導体の上に第１の誘電体層を堆積するステップと、
前記第１の誘電体層内にトレンチを形成するステップと、
前記トレンチ内に導電性材料を堆積するステップと、
前記トレンチ内の前記導電性材料の上表面が前記第１の誘電体の上表面と同一平面となるまで、前記導電性材料を平坦化するステップと、
前記導電性材料の前記上表面が前記第１の誘電体の上表面から下にずれるまで、前記導電性材料をエッチングするステップと、
前記導電性材料および前記第１の誘電体層の上に第２の誘電体層を形成するステップと、
前記第１の誘電体の上表面上に同一平面にある第２の導体の組を前記第１の導体に対して互い違いに配列して形成するステップとを含む、窪んだ配線構造を形成する方法。 - 前記第１の誘電体層を堆積するステップは、ＴＥＯＳ源でＣＶＤ反応チャンバ内で酸化物を堆積することを含む、請求項１に記載の窪んだ配線構造を形成する方法。
- 前記第１の誘電体層を堆積するステップは、シラン源でＣＶＤ反応チャンバ内で酸化物を堆積することを含む、請求項１に記載の窪んだ配線構造を形成する方法。
- 前記導電性材料はタングステンを含む、請求項１に記載の窪んだ配線構造を形成する方法。
- 前記導電性材料は金属または金属シリサイドを含む、請求項１に記載の窪んだ配線構造を形成する方法。
- 平坦な上表面を作るため前記第２の誘電体を平坦化するステップをさらに含む、請求項１に記載の窪んだ配線構造を形成する方法。
- 前記第２の誘電体の前記上表面は、前記第１の誘電体の上表面と同一平面にある、請求項６に記載の窪んだ配線構造を形成する方法。
- 前記第２の誘電体の上表面から前記導電性材料へ延びるコンタクト開口部を形成するステップをさらに含む、請求項１に記載の窪んだ配線構造を形成する方法。
- 前記第２の誘電体の前記上表面から前記エッチングされた導電性材料に延びるコンタクト開口部を形成するステップをさらに含む、請求項１に記載の窪んだ配線構造を形成する方法。
- 前記第１の誘電体の上表面上に同一平面にある第２の導体の組を形成するステップをさらに含む、請求項１に記載の窪んだ配線構造を形成する方法。
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