DE19924651B4 - Verfahren zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements - Google Patents

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Abstract

Verfahren zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements mit den Schritten:
Ausbilden einer Isolationszwischenschicht (102, 202) auf einem Halbleitersubstrat (100, 200);
selektives Ätzen der Isolationszwischenschicht (102), bis ein Teil des Halbleitersubstrats (100) freigelegt ist, wodurch ein Kontaktloch (103, 203) darin ausgebildet wird;
Ausbilden eines versenkten Kontaktsteckers (104, 204) in dem Kontaktloch (103, 203), wobei der Kontaktstecker (104, 204) mit dem Halbleitersubstrat (100, 200) in Verbindung steht und wobei die Oberseite des Kontaktsteckers im Kontaktloch tiefer liegt als die Oberseite der Isolationszwischenschicht (102, 202);
Ausbilden einer ersten leitfähigen Schicht (105, 205) auf der Isolationszwischenschicht (102, 202) und im verbleibenden Kontaktloch, wobei die erste leitfähige Schicht mit dem Kontaktstecker (104) elektrisch verbunden ist;
Auffüllen des verbleibenden Kontaktlochs (103, 203) mit einer Materialschicht (106a) oder Ausbilden eines Kontakt-Abstandsrings (206a) aus einer Materialschicht (206) auf der an den Seitenwänden des Kontaktlochs (203) abgeschiedenen, ersten leitfähigen Schicht (205);
Ausbilden einer...

Description

  • Die Erfindung betrifft ein Herstellung eines Kontakts eines Halbleiterspeicherbauelements.
  • 1A und 1B stellen nacheinander Prozesse eines Verfahrens zur Herstellung eines herkömmlichen Kontakts eines Speicherknotens eines Halbleiterspeicherbauelements dar.
  • Ein herkömmliches Verfahren zur Herstellung eines Speicherknotens eines DRAM (dynamischer Direktzugriffsspeicher)-Zellenkondensators verfolgt die in 1A dargestellten Schritte. Auf einem Halbleitersubstrat 1 wird eine Isolationszwischenschicht 2 ausgebildet. Die Isolationszwischenschicht 2 wird geätzt, bis eine obere Oberfläche eines Teils des Halbleitersubstrats 1 freigelegt ist, so daß ein Kontaktloch 3, das heißt ein Speicherknoten-Kontaktloch 3, ausgebildet wird. Eine leitfähige Schicht 4 zum Ausbilden eines Speicherknotens, beispielsweise eine Polysiliziumschicht, wird auf der Isolationszwischenschicht 2 ausgebildet, um das Kontaktloch 3 aufzufüllen.
  • Wenn die Polysiliziumschicht 4 unter Verwendung einer Speicherknoten-Ausbildungsmaske strukturiert wird, wie in 1B dargestellt, wird ein Speicherknoten 4a ausgebildet. In diesem Fall ist 2 eine Draufsicht, die den Speicherknoten 4a zum Kontaktloch 3 korrekt justiert darstellt.
  • Wenn ein Justierfehler zwischen einem Speicherknoten 4b und einem Kontaktloch 3 bei einem Speicherknoten-Strukturierungsprozeß erzeugt wird, wie in 3 gezeigt, wird eine Verengung (Bezugsziffer 5), bei der der Speicherknoten 4b eingeschnürt ist, durch einen Überätzprozeß erzeugt, welcher während eines Trockenätzprozesses zur Strukturierung eines Speicherknotens üblicherweise ausgeführt wird.
  • 4 ist eine Draufsicht auf 3, wobei eine Bezugsziffer 5 ein Verbindungsabschnitt zwischen dem Speicherknoten 4b und dem Kontaktloch 3 ist. Wenn die Verengung stark ist, bricht der Speicherknoten 4b ein.
  • Die US 5,552,340 A offenbart die Ausbildung eines engen Kontaktloches in einer Siliziumoxid-Schicht. Eine Mehrschicht-Kontaktverbindung wird wie folgt ausgebildet: Auf dem Boden des Kontaktlochs wird eine Titandisilizid-Bodenschicht gebildet, auf dem Boden und den Seitenwänden des Lochs wird eine dünne, gesputterte Titanschicht abgeschieden, darauf eine dünne Titannitrid-Sperrschicht und darauf eine gesputterte, zusätzliche Titannitrid-Schicht. Schließlich wird das verbleibende Loch mit einer Wolframschicht gefüllt und auf dem Wolfram und der angrenzenden Titannitrid-Sperrschicht wird eine Leiterbahn abgeschieden.
  • Die nachveröffentlichte EP 0 872 880 A2 offenbart verschiedene Verfahren zur Herstellung von Kontaktsteckern in zuvor geätzten Kontaktlöchern.
  • Die JP 63 289 836 A betrifft ebenfalls das Ausbilden von Kontaktverbindungen in einer Isolationsschicht, um Leiterbahnen in verschiedenen Ebenen miteinander zu verbinden.
  • Die Verwendung von Seitenwand-Abstandsringen (sidewallspacer) bei der Ausbildung dielektrischer Kondensatoren in einem integrierten Halbleiterbauteil beschreibt die US 5,442,213 A .
    •
  • Es ist eine Aufgabe der Erfindung, ein Verfahren zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements bereitzustellen, um eine starke Verengung einer Kontaktelektrode eines Speicherknotens trotz einer fehlerhaften Justierung derselben zu verhindern.
  • Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen sind Gegenstand von Unteransprüchen.
  • Ein weiterer Vorteil des Verfahrens zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements ist, dass das Risiko eines Brechens der Kontaktelektrode eines Speicherknotens verringert ist.
    •
  • Mit Bezug auf 5E und 7E wird nach der Ausbildung eines versenkten Kontaktsteckers eine leitfähige Schicht, die mit einem Kontaktstecker elektrisch verbunden wird, auf einer Isolationszwischenschicht zusammen mit einer Topologie eines Kontaktlochs nach der Ausbildung eines versenkten Kontaktsteckers ausgebildet. Ein Kontaktloch wird mit einer Materialschicht aufgefüllt oder ein Kontakt-Abstandsring wird auf einer leitfähigen Schicht beider Seitenwände eines Kontaktlochs durch die Materialschicht ausgebildet. Dann wird die Materialschicht aus einem Material mit einer Ätzselektivität bezüglich der leitfähigen Schicht und einer leitfähigen Schicht zur Ausbildung eines nachfolgenden Speicherknotens hergestellt. Gemäß der Erfindung wird eine starke Verengung eines Speicherknotens trotz einer fehlerhaften Justierung desselben verhindert. Folglich wird das Brechen einer Kontaktelektrode eines Speicherknotens verhindert.
  • Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung unter Bezugnahme auf den Stand der Technik näher erläutert. Es zeigen:
  • 1A und 1B Querschnittsansichten, die nacheinander Prozesse eines Verfahrens zur Herstellung eines bekannten Halbleiterspeicherbauelements zeigen;
  • 2 eine Draufsicht auf 1B;
  • 3 eine Querschnittsansicht, die einen früheren fehlerhaft justierten Speicherknoten zeigt;
  • 4 eine Draufsicht auf 3;
  • 5A bis 5E Querschnittsansichten, die nacheinander Prozesse eines neuen Verfahrens zur Herstellung eines Halbleiterspeicherbauelements gemäß der ersten Ausführungsform der Erfindung zeigen;
  • 6 eine Draufsicht auf 5E;
  • 7A bis 7E Querschnittsansichten, die nacheinander Prozesse eines neuen Verfahrens zur Herstellung eines Halbleiterspeicherbauelements gemäß der zweiten Ausführungsform der Erfindung zeigen;
  • 8 eine Draufsicht auf 7E;
  • 9 eine Querschnittsansicht, die einen fehlerhaft justierten Speicherknoten gemäß der zweiten Ausführungsform zeigt; und
  • 10 eine Draufsicht auf 9.
  • Erste Ausführungsform
  • Die Erfindung wird nun in Verbindung mit einer bevorzugten oder beispielhaften Ausführungsform mit Bezug auf die zugehörigen Zeichnungen ausführlicher beschrieben.
  • 5A bis 5E erläutern nacheinander Prozesse eines neuen Verfahrens zur Herstellung eines Halbleiterspeicherbauelements gemäß der ersten Ausführungsform der Erfindung.
  • Mit Bezug auf 5A wird eine Isolationszwischenschicht 102 auf einem Halbleitersubstrat 100 ausgebildet. Die Isolationszwischenschicht 102 wird unter Verwendung einer darauf als Maske ausgebildeten Photoresiststruktur (nicht dargestellt) geätzt. Als Ergebnis wird ein Kontaktloch 103, das heißt ein Speicherknoten-Kontaktloch 103, so ausgebildet, daß eine obere Oberfläche eines Teils des Halbleitersubstrats 100, beispielsweise eines Teils eines Störstellenbereichs (nicht dargestellt), freigelegt wird. Ein versenkter Kontaktstecker 104 wird ausgebildet, um einen Teil des Kontaktlochs 103 aufzufüllen. Der versenkte Kontaktstecker 104 besitzt eine Versenkungstiefe (t) im Bereich von 10 bis 500 nm (100 Å bis 5000 Å).
  • Der versenkte Kontaktstecker 104 wird durch die folgenden Prozesse ausgebildet. Nachdem eine leitfähige Schicht auf der Isolationszwischenschicht 102 ausgebildet ist, um das Kontaktloch 103 zu füllen, wird die leitfähige Schicht mittels eines Rückätzprozesses planar geätzt. Die leitfähige Schicht wird überätzt, so daß ein oberes Oberflächenniveau des Kontaktsteckers 104 verhältnismäßig niedriger ist als jenes der Isolationszwischenschicht 102, das heißt, der versenkte Kontaktstecker 104 die Versenkungstiefe (t) aufweist. Folglich wird der versenkte Kontaktstecker 104 ausgebildet.
  • Oder, nachdem eine leitfähige Schicht auf der Isolationszwischenschicht 102 ausgebildet ist, um das Kontaktloch 103 zu füllen, wird die leitfähige Schicht mittels eines CMP (chemisch-mechanisches Polieren)-Prozesses planar geätzt, bis eine obere Oberfläche der Isolationszwischenschicht 102 freigelegt ist. Des weiteren wird ein Teil der leitfähigen Schicht im Kontaktloch 103 mittels entweder eines Naßätzprozesses oder eines Trockenätzprozesses geätzt, wodurch der versenkte Kontaktstecker 104 ausgebildet wird.
  • Die leitfähige Schicht zur Ausbildung des versenkten Kontaktsteckers 104 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht.
  • Mit Bezug auf 5B wird eine leitfähige Schicht 105, wie z.B. eine Verkappungsschicht, die mit dem versenkten Kontaktstecker 104 elektrisch verbunden ist, auf der Isolationszwischenschicht 102 zusammen mit einer Topologie des Kontaktlochs 103 ausgebildet. Die leitfähige Schicht 105 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht. Die leitfähige Schicht 105 besitzt einen Dickenbereich von 10 bis 300 nm (100 Å bis 3000 Å).
  • Mit Bezug auf 5C wird eine Materialschicht 106 auf der leitfähigen Schicht 105 ausgebildet, um das Kontaktloch 103 aufzufüllen. Die Materialschicht 106 wird aus einem Material mit einer Ätzselektivität bezüglich der leitfähigen Schicht 105 hergestellt und ebenso wird ein Speicherelektrodenmaterial, das durch einen folgenden Prozeß ausgebildet wird, entweder aus einem leitfähigen Material oder einem Isolationsmaterial hergestellt.
  • Die Materialschicht 106, wie z.B. eine Siliziumoxidschicht, wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus BPSG, PSG, SiO2 und Fox (fließfähiges Oxid) besteht. Außerdem kann die Materialschicht 106 aus einem Material hergestellt werden, das aus einer Gruppe ausgewählt ist, welche aus Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si und W-N besteht.
  • Mit Bezug auf 5D wird die Materialschicht 106 zur Isolation mittels beispielsweise eines Rückätzprozesses planar geätzt, bis eine obere Oberfläche der leitfähigen Schicht 105 auf beiden Seiten des Kontaktlochs 103 freigelegt ist. Als Ergebnis wird ein Materialschichtstecker 106a, beispielsweise ein Stecker aus einer Siliziumoxidschicht, ausgebildet. Eine leitfähige Schicht 108 zum Ausbilden eines Speicherknotens wird auf der leitfähigen Schicht 105 einschließlich des Materialschichtsteckers 106a ausgebildet.
  • Die leitfähige Schicht 108 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht. Hierbei werden sowohl der versenkte Kontaktstecker 104 als auch die leitfähigen Schichten 105, 108 vorzugsweise aus Polysilizium hergestellt und der Materialschichtstecker 106a wird aus Siliziumoxid hergestellt.
  • Wie in 5E dargestellt, wird die leitfähige Schicht 108 durch einen herkömmlichen Photolithographieprozeß strukturiert, wodurch ein Speicherknoten 110, wie z.B. eine untere Elektrode eines DRAM (dynamischer Direktzugriffsspeicher)-Zellenkondensators, ausgebildet wird. Hierin ist ein zum Kontaktloch 103 fehlerhaft justierter Speicherknoten 110 gezeigt. Da der Materialstecker 106a eine Ätzselektivität bezüglich der leitfähigen Schichten 105, 108 aufweist, wird die frühere starke Verengung nicht erzeugt, obwohl der Justierfehlergrad ähnlich jenem eines bekannten Speicherknotens 4b ist, wie in 3 gezeigt. 6 ist eine Draufsicht auf 5E.
  • Obwohl ein Speicherknoten 110 mit Bezug auf 6 zum Kontaktloch 103 fehlerhaft justiert ist, wird er durch die leitfähige Schicht 105 und den Materialschichtstecker 106a abgestützt. Eine Bezugsziffer 111 ist ein Verbindungsabschnitt zwischen dem Speicherknoten 110 und dem Kontaktloch 103.
  • In Anbetracht einer Verbindungsfläche zwischen dem Speicherknoten 110 und dem Kontaktloch 103 wird ein Radius des Materialschichtsteckers 106a gesteuert, um eine Justierfehlertoleranz und einen Kontaktwiderstand zwischen diesen zu erhalten. Dies ist möglich durch Steuern einer Dicke der leitfähigen Schicht 105, die vor der Abscheidung der Materialschicht 106 ausgebildet wird.
  • Zweite Ausführungsform
  • Die Erfindung wird nun in Verbindung mit einer weiteren bevorzugten oder beispielhaften Ausführungsform mit Bezug auf die zugehörigen Zeichnungen ausführlicher beschrieben.
  • 7A bis 7E erläutern nacheinander Prozesse eines Verfahrens zur Herstellung eines Halbleiterspeicherbauelements gemäß der zweiten Ausführungsform der Erfindung.
  • Mit Bezug auf 7A wird eine Isolationszwischenschicht 202 auf einem Halbleitersubstrat 200 ausgebildet. Die Isolationszwischenschicht 202 wird unter Verwendung einer darauf als Maske ausgebildeten Photoresiststruktur (nicht dargestellt) geätzt. Als Ergebnis wird ein Kontaktloch 203, das heißt ein Speicherknoten-Kontaktloch 203, so ausgebildet, daß eine obere Oberfläche eines Teils des Halbleitersubstrats 200, beispielsweise eines Teils eines Störstellenbereichs (nicht dargestellt), freigelegt wird. Ein versenkter Kontaktstecker 204 wird ausgebildet, um einen Teil des Kontaktlochs 203 aufzufüllen.
  • Wie bei der ersten Ausführungsform wird eine leitfähige Schicht, die zum Füllen des Kontaktlochs 203 ausgebildet wird, mittels eines Rückätzprozesses überätzt oder mittels entweder eines Naßätzprozesses oder eines Trockenätzprozesses nach dem Planarisierungsätzen derselben mittels eines CMP (chemisch-mechanisches Polieren)-Prozesses weiter geätzt, wodurch der versenkte Kontaktstecker 204 ausgebildet wird. Der versenkte Kontaktstecker 204 weist eine Versenkungstiefe (t) im Bereich von 10 bis 300 nm (100 Å bis 5000 Å) auf.
  • Die leitfähige Schicht zur Ausbildung des versenkten Kontaktsteckers 204 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht.
  • Mit Bezug auf 7B wird eine leitfähige Schicht 205, wie z.B. eine Verkappungsschicht, die mit dem versenkten Kontaktstecker 204 elektrisch verbunden ist, auf der Isolationszwischenschicht 202 zusammen mit einer Topologie des Kontaktlochs 203 ausgebildet. Die leitfähige Schicht 205 besitzt einen Dickenbereich von 10 bis 300 nm (100 Å bis 3000 Å) und wird aus einem Material ausgebildet, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht.
  • Mit Bezug auf 7C wird eine Materialschicht 206 mit einer Ätzselektivität bezüglich der leitfähigen Schicht 205 zusammen mit einer Topologie des Kontaktlochs 203 darauf ausgebildet. Die Materialschicht 206 wird entweder aus einem leitfähigen Material oder einem Isolationsmaterial mit einer Ätzselektivität bezüglich einem Material zum Ausbilden eines folgenden Speicherknotens hergestellt.
  • Die Materialschicht 206, wie z.B. eine Siliziumoxidschicht, wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus BPSG, PSG, SiO2 und Fox (fließfähiges Oxid) besteht. Außerdem kann die Materialschicht aus einem Material hergestellt werden, das aus einer Gruppe ausgewählt ist, welche aus Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si und W-N besteht.
  • Wie in 7D dargestellt, wird die Materialschicht 206 mittels eines Rückätzprozesses geätzt, so daß ein Kontakt-Abstandsring 206, beispielsweise ein Siliziumoxid-Abstandsring, ausgebildet wird. Eine leitfähige Schicht 208 zum Ausbilden eines Speicherknotens wird auf der leitfähigen Schicht 205 ausgebildet, um das Kontaktloch 203 aufzufüllen.
  • Die leitfähige Schicht 208 wird aus einem Material hergestellt, das aus einer Gruppe ausgewählt ist, welche aus Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag und einer Kombination davon besteht. Hierbei werden sowohl der versenkte Kontaktstecker 204 als auch die leitfähigen Schichten 205, 208 vorzugsweise aus Polysilizium ausgebildet und der Kontakt-Abstandsring 206a wird aus Siliziumoxid hergestellt.
  • Wie in 7E dargestellt, wird die leitfähige Schicht 208 durch einen herkömmlichen Photolithographieprozeß strukturiert, wodurch ein Speicherknoten 210, wie z.B. eine untere Elektrode eines DRAM (dynamischer Direktzugriffsspeicher)-Zellenkondensators, ausgebildet wird. Hierin ist ein zum Kontaktloch 203 fehlerhaft justierter Speicherknoten 210 gezeigt. Da der Kontakt-Abstandsring 206a eine Ätzselektivität bezüglich der leitfähigen Schichten 205, 208 aufweist, wird die frühere starke Verengung nicht erzeugt.
  • 8 ist eine Draufsicht auf 7E.
  • Obwohl mit Bezug auf 8 eine kleine Verengung außerhalb des Kontakt-Abstandsrings 206a erzeugt werden kann, hält der Kontakt-Abstandsring 206a die Verbindung des Speicherknotens 210 darin und des Kontaktlochs 203 (Bezugsziffer 211) perfekt aufrecht.
  • Wenn, wie in 9 gezeigt, der Justierfehler des Speicherknotens 210 und des Kontaktlochs 203 während der Ausbildung einer Leitungsschichtstruktur 208b stark ist, wie in 10 gezeigt, kann die Verengung auch innerhalb des Kontakt-Abstandsrings 206a erzeugt werden. Folglich werden der Speicherknoten 210 und das Kontaktloch 203 nicht innerhalb, sondern an einem Teil außerhalb des Kontakt-Abstandsrings 206a (Bezugsziffer 213) direkt verbunden.
  • Eine Dicke und ein Radius des Kontakt-Abstandsrings 206a sollten zweckmäßig gesteuert werden, um diesen Fall zu verhindern. Der Radius des Kontakt-Abstandsrings 206a wird durch Steuern einer Dicke der leitfähigen Schicht 205 gesteuert und dessen Dicke wird durch Steuern einer Dicke der Materialschicht 206 gesteuert.
  • Ein Teil eines Kontaktlochs wird mit einem Material mit einer Ätzselektivität bezüglich eines Speicherknotens gefüllt oder ein Kontakt-Abstandsring wird aus dem Material ausgebildet, wodurch eine starke Verengung des Speicherknotens trotz einer fehlerhaften Justierung desselben verhindert wird. Somit wird das Einbrechen des Speicherknotens verhindert.

Claims (10)

  1. Verfahren zur Herstellung eines Kontakts eines Halbleiterspeicherbauelements mit den Schritten: Ausbilden einer Isolationszwischenschicht (102, 202) auf einem Halbleitersubstrat (100, 200); selektives Ätzen der Isolationszwischenschicht (102), bis ein Teil des Halbleitersubstrats (100) freigelegt ist, wodurch ein Kontaktloch (103, 203) darin ausgebildet wird; Ausbilden eines versenkten Kontaktsteckers (104, 204) in dem Kontaktloch (103, 203), wobei der Kontaktstecker (104, 204) mit dem Halbleitersubstrat (100, 200) in Verbindung steht und wobei die Oberseite des Kontaktsteckers im Kontaktloch tiefer liegt als die Oberseite der Isolationszwischenschicht (102, 202); Ausbilden einer ersten leitfähigen Schicht (105, 205) auf der Isolationszwischenschicht (102, 202) und im verbleibenden Kontaktloch, wobei die erste leitfähige Schicht mit dem Kontaktstecker (104) elektrisch verbunden ist; Auffüllen des verbleibenden Kontaktlochs (103, 203) mit einer Materialschicht (106a) oder Ausbilden eines Kontakt-Abstandsrings (206a) aus einer Materialschicht (206) auf der an den Seitenwänden des Kontaktlochs (203) abgeschiedenen, ersten leitfähigen Schicht (205); Ausbilden einer zweiten leitfähigen Schicht (108, 208) auf der ersten leitfähigen Schicht (105, 205) einschließlich der Materialschicht (106a, 206); und aufeinanderfolgendes Ätzen der zweiten und der ersten leitfähigen Schicht (108, 105; 208, 205) unter Verwendung einer Kontaktelektroden-Ausbildungsmaske zum Ausbilden einer Kontaktelektrode, wobei die Materialschicht (106a, 206) gegenüber der ersten und zweiten leitfähigen Schicht (105, 108; 205, 208) eine Ätzselektivität aufweist.
  2. Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens des Kontaktsteckers (104) die Schritte umfasst: Ausbilden einer leitfähigen Schicht auf der Isolationszwischenschicht (102, 202), um das Kontaktloch (103, 203) zu füllen; und Rückätzen der leitfähigen Schicht mittels Überätzung zum Ausbilden des versenkten Kontaktsteckers (104, 204).
  3. Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens des versenkten Kontaktsteckers (104, 204) die Schritte umfasst: Ausbilden einer leitfähigen Schicht auf der Isolationszwischenschicht (102, 202), um das Kontaktloch (103, 203) zu füllen; Planarisierungsätzen der leitfähigen Schicht mittels eines CMP (chemisch-mechanisches Polieren)-Prozesses, bis die obere Oberfläche der Isolationszwischenschicht freigelegt ist; und Ätzen eines Teils der leitfähigen Schicht mittels entweder eines Trocken- oder eines Nassätzprozesses, wodurch der versenkte Kontaktstecker (104, 204) ausgebildet wird.
  4. Verfahren nach Anspruch 2 oder 3, wobei der versenkte Kontaktstecker (104) eine Versenkungstiefe im Bereich von 10 nm bis 500 nm aufweist.
  5. Verfahren nach Anspruch 1, wobei die leitfähige Schicht eine Dicke im Bereich von 10 nm bis 300 nm aufweist.
  6. Verfahren nach Anspruch 1, wobei die Materialschicht (106a, 206) entweder aus einer leitfähigen Schicht oder aus einer Isolationsschicht hergestellt wird.
  7. Verfahren nach Anspruch 6, wobei die Isolationsschicht aus Siliziumoxid hergestellt wird.
  8. Verfahren nach Anspruch 6, wobei die Isolationsschicht aus einem Material hergestellt wird, das aus einer Gruppe ausgewählt ist, welche BPSG, PSG, SiO2 und Fox (fließfähiges Oxid) umfasst.
  9. Verfahren nach Anspruch 1, wobei die Materialschicht (106a, 206) aus einem Material hergestellt wird, das aus einer Gruppe ausgewählt ist, welche Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si und W-N umfasst.
  10. Verfahren nach Anspruch 1, wobei der versenkte Kontaktstecker (104, 204), die erste leitfähige Schicht (105, 205) und die zweite leitfähige Schicht (108, 208) jeweils aus einem Material hergestellt werden, das aus einer Gruppe ausgewählt ist, welche Silizium (Polysilizium), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag oder eine Kombination davon umfasst.
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