KR20000000633A - 반도체 메모리 장치의 제조 방법 - Google Patents

반도체 메모리 장치의 제조 방법 Download PDF

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Abstract

본 발명은 스토리지 노드의 과도한 네킹(necking)을 방지하는 반도체 메모리 장치의 제조 방법에 관한 것으로, 반도체 기판의 일부가 노출될 때까지 층간절연막을 식각 하여 층간절연막 내에 콘택홀이 형성된다. 콘택홀 하부의 반도체 기판과 접촉되고, 층간절연막의 상부 표면보다 상대적으로 낮은 상부 표면을 갖는 콘택 플러그가 형성된다. 콘택홀의 토폴로지를 따라 층간절연막 상에 콘택 플러그와 전기적으로 접속되도록 제 1 도전층이 형성된다. 콘택홀이 물질층으로 완전히 채워지거나, 콘택홀 양측벽의 제 1 도전층 상에 콘택 스페이서가 형성된 후, 제 1 도전층 상에 제 2 도전층이 형성된다. 콘택 전극 형성용 마스크를 사용하여 제 2 도전층 및 제 1 도전층이 식각 되어 콘택 전극이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 노드가 오정렬 되어도 스토리지 노드의 과도한 네킹 현상을 방지할 수 있고, 따라서 스토리지 노드의 쓰러짐(fall down)을 방지할 수 있다.

Description

반도체 메모리 장치의 제조 방법(METHOD FOR FABRICATING A SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 DRAM 셀 커패시터의 제조 방법에 관한 것이다.
도 1a 및 도 1b는 종래의 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 1a를 참조하면, 종래 DRAM 셀 커패시터의 제조 방법은, 먼저 반도체 기판(1) 상에 층간절연막(interlayer insulation film)(2)이 형성된다. 상기 반도체 기판(1)의 일부의 상부 표면이 노출될 때까지 층간절연막(2)이 식각 되어 콘택홀(3) 즉, 스토리지 노드 콘택홀(storage node contact hole)(3)이 형성된다. 상기 콘택홀(3)을 충분히 채우도록 층간절연막(2) 상에 스토리지 노드 형성용 도전층(4) 예를 들어, 폴리실리콘막이 형성된다.
상기 폴리실리콘막(4)이 스토리지 노드 형성용 마스크를 사용하여 패터닝(patterning) 되면 도 1b에 도시된 바와 같이, 스토리지 노드(4a)가 형성된다. 이 경우, 스토리지 노드(4a)가 상기 콘택홀(3)에 정확히 정렬(align)된 모습을 나타낸다. 이에 대한 평면 투영도는 도 2와 같다.
그러나, 상기 스토리지 노드 패터닝 공정에 있어서, 스토리지 노드(4b)와 콘택홀(3) 사이에 오정렬(misalign)이 발생되면 도 3에서와 같이, 스토리지 노드 패터닝을 위한 건식 식각 공정시 일반적으로 수행되는 과식각(overetch) 공정에 의해 스토리지 노드(4b)의 목부분이 좁아지는 '네킹(necking)' 현상(참조 번호 5)이 발생된다.
도 4는 도 3의 평면 투영도로서, 여기서 참조 번호 5는 스토리지 노드(4b)와 콘택홀(3)의 연결 부위를 나타낸다. 이러한 네킹 현상이 심한 경우, 스토리지 노드(4b)가 쓰러지는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 노드가 오정렬 되어도 과도한 네킹 현상을 방지할 수 있는 반도체 메모리 장치의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 스토리지 노드의 쓰러짐을 방지할 수 있는 반도체 메모리 장치의 제조 방법을 제공함에 있다.
도 1a 및 도 1b는 종래의 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 단면도;
도 2는 도 1b의 평면 투영도;
도 3은 종래의 오정렬된 스토리지 노드를 보여주는 단면도;
도 4는 도 3의 평면 투영도;
도 5a 내지 도 5e는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 단면도;
도 6은 도 5e의 평면 투영도;
도 7a 내지 도 7e는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 단면도;
도 8은 도 7e의 평면 투영도;
도 9는 본 발명의 제 2 실시예에 따른 오정렬된 스토리지 노드를 보여주는 단면도;
도 10은 도 9의 평면 투영도.
* 도면의 주요 부분에 대한 부호의 설명
1, 100, 200 : 반도체 기판 2, 102, 202 : 층간절연막
3, 103, 203 : 콘택홀 4a, 4b, 110, 210 : 스토리지 노드
t : 리세스 깊이 104, 204 : 리세스된 콘택 플러그
105, 108, 205, 208 : 도전층 106, 206 : 물질층
106a : 물질층 플러그 206a : 콘택 스페이서
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 반도체 기판의 일부가 노출될 때까지 상기 층간절연막을 식각 하여 층간절연막 내에 콘택홀을 형성하는 단계; 상기 콘택홀 하부의 반도체 기판과 접촉되고, 상기 층간절연막의 상부 표면 보다 상대적으로 낮은 상부 표면을 갖는 콘택 플러그를 형성하는 단계; 상기 콘택홀의 토폴로지(topology)를 따라 상기 층간절연막 상에 상기 콘택 플러그와 전기적으로 접속되도록 제 1 도전층을 형성하는 단계; 상기 콘택홀을 물질층으로 완전히 채우는 단계; 상기 물질층을 포함하여 제 1 도전층 상에 제 2 도전층을 형성하는 단계; 및 콘택 전극 형성용 마스크를 사용하여 상기 제 2 도전층 및 제 1 도전층을 식각 하여 콘택 전극을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 반도체 기판의 일부가 노출될 때까지 상기 층간절연막을 식각 하여 층간절연막 내에 콘택홀을 형성하는 단계; 상기 콘택홀 하부의 반도체 기판과 접촉되고, 상기 층간절연막의 상부 표면 보다 상대적으로 낮은 상부 표면을 갖는 콘택 플러그를 형성하는 단계; 상기 콘택홀의 토폴로지(topology)를 따라 상기 층간절연막 상에 상기 콘택 플러그와 전기적으로 접속되도록 제 1 도전층을 형성하는 단계; 상기 콘택홀 양측벽의 제 1 도전층 상에 콘택 스페이서를 형성하는 단계; 상기 콘택홀을 완전히 채우도록 제 1 도전층 상에 제 2 도전층을 형성하는 단계; 및 콘택 전극 형성용 마스크를 사용하여 상기 제 2 도전층 및 제 1 도전층을 식각 하여 콘택 전극을 형성하는 단계를 포함한다.
(작용)
도 5e 및 도 7e를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 제조 방법은, 리세스된 콘택 플러그(recessed contact plug)가 형성된 후, 콘택홀의 토폴로지를 따라 층간절연막 상에 콘택 플러그와 전기적으로 접속되는 도전층이 형성된다. 콘택홀이 물질층으로 완전히 채워지거나, 콘택홀 양측벽의 도전층 상에 상기 물질층에 의한 콘택 스페이서가 형성된다. 이때, 물질층은 상기 도전층 및 후속 스토리지 노드 형성용 도전층과 식각 선택비를 갖는 물질로 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 노드가 오정렬 되어도 스토리지 노드의 과도한 네킹 현상을 방지할 수 있고, 따라서 스토리지 노드의 쓰러짐(fall down)을 방지할 수 있다.
(실시예 1)
이하, 도 5 및 도 6을 참조하여 본 발명의 제 1 실시예를 상세히 설명한다.
도 5a 내지 도 5e는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 5a를 참조하면, 본 발명의 제 1 실시예에 따른 DRAM 셀 커패시터의 제조 방법은, 먼저 반도체 기판(100) 상에 층간절연막(102)이 형성된다. 상기 층간절연막(102) 상에 형성된 포토레지스트 패턴(도면에 미도시) 등을 마스크로 사용하여 상기 층간절연막(102)이 식각 된다. 그러면, 반도체 기판(100)의 일부 예를 들어, 불순물 영역(도면에 미도시) 일부의 상부 표면이 노출되도록 콘택홀(103) 즉, 스토리지 노드 콘택홀(103)이 형성된다. 상기 콘택홀(103)의 일부를 채우도록 리세스된 콘택 플러그(104)가 형성된다.
상기 리세스된 콘택 플러그(104)는, 100Å 내지 5000Å 범위 내의 리세스 깊이(t)를 갖도록 형성된다.
상기 리세스된 콘택 플러그(104)는 다음의 공정을 통해 형성된다. 먼저, 상기 콘택홀(103)을 채우도록 층간절연막(102) 상에 도전층이 형성된 후, 이 도전층이 에치 백(etch back) 공정으로 평탄화 식각 된다. 이때, 상기 도전층은, 상기 콘택 플러그(104)의 상부 표면이 층간절연막(102)의 상부 표면 보다 상대적으로 더 낮은 레벨(lower level)을 갖도록 즉, 콘택 플러그(104)가 상기 리세스 깊이(t)를 갖도록 과식각 된다. 결과적으로, 상기 리세스된 콘택 플러그(104)가 형성된다.
또는, 먼저 상기 콘택홀(103)을 채우도록 층간절연막(102) 상에 도전층이 형성된 후, 상기 층간절연막(102)의 상부 표면이 노출될 때까지 상기 도전층이 CMP 공정으로 평탄화 식각 된다. 그리고, 건식 식각 및 습식 식각 중 어느 하나로 상기 콘택홀(103) 내의 도전층의 일부가 식각 되어 결과적으로, 상기 리세스된 콘택 플러그(104)가 형성된다.
상기 리세스된 콘택 플러그(104) 형성을 위한 도전층은, Si(poly-Si), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag, 그리고 이들의 복합막 중 어느 하나로 형성된다.
도 5b에 있어서, 상기 콘택홀(103)의 토폴로지(topology)를 따라 층간절연막(102) 상에 상기 리세스된 콘택 플러그(104)와 전기적으로 접속되는 일종의 캡핑층(capping layer)인 도전층(105)이 형성된다. 상기 도전층(105)은, Si(poly-Si), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag, 그리고 이들의 복합막 중 어느 하나로 형성된다. 상기 도전층(105)은, 100Å 내지 3000Å 두께 범위를 갖도록 형성된다.
도 5c를 참조하면, 상기 콘택홀(103)이 충분히 채워지도록 도전층(105) 상에 물질층(106)이 형성된다. 상기 물질층(106)은 상기 도전층(105) 그리고 후속 공정으로 형성되는 스토리지 전극 물질과 식각 선택비를 갖는 물질로 형성되고, 도전 물질 및 절연 물질 중 어느 하나로 형성된다.
상기 물질층(106)은 예를 들어, 실리콘 산화막으로서, BPSG, PSG, SiO2, 그리고 Fox(flowable oxide) 중 어느 하나로 형성된다. 또한, 상기 물질층(106)은, Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si, 그리고 W-N 중 어느 하나로 형성될 수 있다.
도 5d에서와 같이, 상기 물질층(106)이 예를 들어, 에치 백 공정으로 콘택홀(103) 양측의 도전층(105)의 상부 표면이 노출될 때까지 평탄화 식각 되어 고립된다. 그러면, 물질층 플러그(106a) 예를 들어 실리콘 산화막 플러그가 형성된다. 상기 물질층 플러그(106a)를 포함하여 도전층(105) 상에 스토리지 노드 형성용 도전층(108)이 형성된다.
상기 도전층(108)은, Si(poly-Si), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag, 그리고 이들의 복합막 중 어느 하나로 형성된다. 여기서, 상기 리세스된 콘택 플러그(104)와 도전층들(105, 108)은 바람직하게 모두 폴리실리콘으로 형성되고, 이때 상기 물질층 플러그(106a)는 실리콘 산화막으로 형성된다.
상기 도전층(108)이 이 분야에서 잘 알려진 사진 식각 공정을 통해 패터닝 되면 도 5e에 도시된 바와 같이, DRAM 셀 커패시터의 하부전극인 스토리지 노드(110)가 형성된다. 여기서, 스토리지 노드(110)가 상기 콘택홀(103)에 대해 오정렬된 경우를 보여주고 있다. 그러나, 오정렬 정도가 도 3에 도시된 종래 스토리지 노드(4b)와 유사하더라도, 상기 물질층 플러그(106a)가 상기 도전층들(105, 108)에 대해 식각 선택비를 갖기 때문에 종래의 과도한 네킹 현상은 없게 된다.
도 6은 도 5e의 평면 투영도이다.
도 6을 참조하면, 스토리지 노드(110)가 콘택홀(103)에 대해 오정렬 되어 있으나, 상기 도전층(105)과 물질층 플러그(106a)에 의해 지지됨을 볼 수 있다. 이때, 참조 번호 111은 스토리지 노드(110)와 콘택홀(103) 간의 연결 부위를 나타낸다.
상기 스토리지 노드(110)와 콘택홀(103) 간의 오정렬 마진과 콘택 저항을 얻기 위해, 스토리지 노드(110)와 콘택홀(103) 간의 접촉 면적을 고려하여 물질층 플러그(106a)의 반경을 조절하게 된다. 이것은 물질층(106) 증착 전에 형성되는 도전층(105)의 두께를 조절함으로써 가능하다.
(실시예 2)
다음은 도 7 내지 도 10을 참조하여 본 발명의 제 2 실시예를 상세히 설명한다.
도 7a 내지 도 7e는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 7a를 참조하면, 본 발명의 제 2 실시예에 따른 DRAM 셀 커패시터의 제조 방법은, 먼저 반도체 기판(200) 상에 층간절연막(202)이 형성된다. 상기 층간절연막(202) 상에 형성된 포토레지스트 패턴(도면에 미도시) 등을 마스크로 사용하여 층간절연막(202)이 식각 된다. 그러면, 반도체 기판(200)의 일부 예를 들어, 불순물 영역(도면에 미도시) 일부의 상부 표면이 노출되도록 콘택홀(203) 즉, 스토리지 노드 콘택홀(203)이 형성된다. 상기 콘택홀(203)의 일부를 채우도록 리세스된 콘택 플러그(204)가 형성된다.
상기 리세스된 콘택 플러그(204)는 상기 제 1 실시예에서와 마찬가지로, 상기 콘택홀(203)을 채우도록 형성된 도전층이 에치 백 공정으로 과식각 되어 형성되거나, CMP 공정으로 평탄화 식각된 후 건식 식각 및 습식 식각 중 어느 하나로 더 식각 되어 형성된다. 이때, 상기 리세스된 콘택 플러그(204)는, 100Å 내지 5000Å 범위 내의 리세스 깊이(t)를 갖도록 형성된다.
상기 리세스된 콘택 플러그(204) 형성을 위한 도전층은, Si(poly-Si), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag, 그리고 이들의 복합막 중 어느 하나로 형성된다.
도 7b에 있어서, 상기 콘택홀(203)의 토폴로지를 따라 층간절연막(202) 상에 상기 리세스된 콘택 플러그(204)와 전기적으로 접속되는 일종의 캡핑층인 도전층(205)이 형성된다. 상기 도전층(205)은, 100Å 내지 3000Å의 두께 범위를 갖도록 형성되고, Si(poly-Si), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag, 그리고 이들의 복합막 중 어느 하나로 형성된다.
도 7c를 참조하면, 상기 콘택홀(203)의 토폴로지를 따라 상기 도전층(205) 상에 이 도전층(205)과 식각 선택비를 갖는 물질층(206)이 형성된다. 또한, 상기 물질층(206)은 후속 스토리지 노드 형성용 물질과 식각 선택비를 갖는 물질로서, 도전 물질 및 절연 물질 중 어느 하나로 형성된다.
상기 물질층(206)은, 예를 들어, 실리콘 산화막으로서, BPSG, PSG, SiO2, 그리고 Fox 중 어느 하나로 형성되거나, Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si, 그리고 W-N 중 어느 하나로 형성된다.
도 7d에서와 같이, 상기 물질층(206)이 에치 백 공정으로 식각 되어 콘택 스페이서(206a) 예를 들어, 실리콘 산화막 스페이서가 형성된다. 상기 콘택홀(203)을 완전히 채우도록 상기 도전층(205) 상에 스토리지 노드 형성용 도전층(208)이 형성된다.
상기 도전층(208)은, Si(poly-Si), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag, 그리고 이들의 복합막 중 어느 하나로 형성된다. 여기서, 상기 리세스된 콘택 플러그(204)와 도전층들(205, 208)은 바람직하게 모두 폴리실리콘으로 형성되고, 이때 상기 콘택 스페이서(206a)는 실리콘 산화막으로 형성된다.
상기 도전층(208)이 분야에서 잘 알려진 사진 식각 공정으로 패터닝 되면 도 7e에 도시된 바와 같이, DRAM 셀 커패시터의 하부전극인 스토리지 노드(210)가 형성된다. 여기서, 상기 스토리지 노드(210)가 상기 콘택홀(203)에 대해 오정렬된 경우를 보여주고 있다. 그러나, 상기 콘택 스페이서(206a)가 상기 도전층들(205, 208)에 대해 식각 선택비를 갖기 때문에 종래와 같은 과도한 네킹 현상은 없게 된다.
도 8은 도 7e의 평면 투영도이다.
도 8을 참조하면, 콘택 스페이서(206a)의 외부에서 약간의 네킹이 발생될 수 있으나, 상기 콘택 스페이서(206a)에 의해 콘택 스페이서(206a) 내부의 스토리지 노드(210)와 콘택홀(203) 간의 접촉이 완벽하게 유지된다.(참조 번호 211)
한편, 도 9에서와 같이, 도전층 패턴(208b) 형성시 스토리지 노드(210)와 콘택홀(203) 간의 오정렬이 심하게 발생되는 경우, 도 10에서와 같이, 콘택 스페이서(206a) 내부에서도 네킹이 발생된다. 이에 따라, 콘택 스페이서(206a) 내부에서 스토리지 노드(210)와 콘택홀(203)이 직접 접촉되지 못하고, 콘택 스페이서(206a) 외부의 일부에서만 접촉된다.(참조 번호 213)
이러한 경우가 발생되지 않도록 하기 위해, 콘택 스페이서(206a)의 두께 및 반경에 대한 적절한 조절이 필요하다. 상기 콘택 스페이서(206a)의 반경 조절은 상기 도전층(205)의 두께를 조절함으로써 가능하고, 상기 콘택 스페이서(206a)의 두께 조절은 상기 물질층(206)의 두께를 조절함으로써 가능하다.
본 발명은 콘택홀의 일부를 스토리지 노드와 식각 선택비를 갖는 물질로 채우거나, 그 물질로 콘택홀의 양측벽에 콘택 스페이서를 형성함으로써, 스토리지 노드가 오정렬 되어도 스토리지 노드의 과도한 네킹 현상을 방지할 수 있고, 따라서 스토리지 노드의 쓰러짐(fall down)을 방지할 수 있는 효과가 있다.

Claims (16)

  1. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 반도체 기판의 일부가 노출될 때까지 상기 층간절연막을 식각 하여 층간절연막 내에 콘택홀을 형성하는 단계;
    상기 콘택홀 하부의 반도체 기판과 접촉되고, 상기 층간절연막의 상부 표면 보다 상대적으로 낮은 상부 표면을 갖는 콘택 플러그를 형성하는 단계;
    상기 콘택홀의 토폴로지(topology)를 따라 상기 층간절연막 상에 상기 콘택 플러그와 전기적으로 접속되도록 제 1 도전층을 형성하는 단계;
    상기 콘택홀을 물질층으로 완전히 채우는 단계;
    상기 물질층을 포함하여 제 1 도전층 상에 제 2 도전층을 형성하는 단계; 및
    콘택 전극 형성용 마스크를 사용하여 상기 제 2 도전층 및 제 1 도전층을 식각 하여 콘택 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 콘택 플러그 형성 단계는, 상기 콘택홀을 채우도록 층간절연막 상에 도전층을 형성하는 단계;
    상기 도전층을 에치 백 공정으로 식각 하되, 과식각 하여 리세스된 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 리세스된 콘택 플러그는, 100Å 내지 5000Å의 범위 내의 리세스 깊이(t)를 갖도록 형성되는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 콘택 플러그 형성 단계는, 상기 콘택홀을 채우도록 층간절연막 상에 도전층을 형성하는 단계;
    상기 층간절연막의 상부 표면이 노출될 때까지 도전층을 CMP 공정으로 평탄화 식각 하는 단계; 및
    건식 식각 및 습식 식각 중 어느 하나로 상기 도전층의 일부를 식각 하여 리세스된 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 리세스된 콘택 플러그는, 100Å 내지 5000Å의 범위 내의 리세스 깊이(t)를 갖도록 형성되는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 도전층은, 100Å 내지 3000Å의 두께 범위 내로 형성되는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 물질층은, 제 1 및 제 2 도전층과의 식각 선택비를 갖는 도전 물질 및 절연 물질 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 절연 물질은, 실리콘 산화막으로 형성되는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 절연 물질은, BPSG, PSG, SiO2, 그리고 flowable oxide 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 물질층은, Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si, 그리고 W-N 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 콘택 플러그, 제 1 도전층, 그리고 제 2 도전층은, 각각 Si(poly-Si), Ti, TiN, W, WN, Al, Cu, Pt, Au, Ag, 그리고 이들의 복합막 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  12. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 반도체 기판의 일부가 노출될 때까지 상기 층간절연막을 식각 하여 층간절연막 내에 콘택홀을 형성하는 단계;
    상기 콘택홀 하부의 반도체 기판과 접촉되고, 상기 층간절연막의 상부 표면 보다 상대적으로 낮은 상부 표면을 갖는 콘택 플러그를 형성하는 단계;
    상기 콘택홀의 토폴로지(topology)를 따라 상기 층간절연막 상에 상기 콘택 플러그와 전기적으로 접속되도록 제 1 도전층을 형성하는 단계;
    상기 콘택홀 양측벽의 제 1 도전층 상에 콘택 스페이서를 형성하는 단계;
    상기 콘택홀을 완전히 채우도록 제 1 도전층 상에 제 2 도전층을 형성하는 단계; 및
    콘택 전극 형성용 마스크를 사용하여 상기 제 2 도전층 및 제 1 도전층을 식각 하여 콘택 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 콘택 스페이서는, 제 1 및 제 2 도전층과 식각 선택비를 갖는 도전 물질 및 절연 물질 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 절연 물질은, 실리콘 산화막으로 형성되는 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 절연 물질은, BPSG, PSG, SiO2, 그리고 flowable oxide 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 콘택 스페이서는, Si-O, Si-O-N, Si-N, Al-O, Al-N, B-N, Ti-N, W-Si, 그리고 W-N 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
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