JP2000031421A - 半導体装置のコンタクト形成方法 - Google Patents
半導体装置のコンタクト形成方法Info
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 ストレージノードの過度なネッキングを防止
する半導体メモリ装置の製造方法を提供する。 【解決手段】 層間絶縁膜１０２をエッチングして層間
絶縁膜１０２内にコンタクトホール１０３を形成する段
階と、コンタクトホール１０３下部の半導体基板と接続
され、層間絶縁間の上部表面より相対的に低い上部表面
を有するコンタクトプラグ１０４を形成する段階と、コ
ンタクトホール１０３のトポロジーに沿って層間絶縁膜
１０２上にコンタクトプラグ１０４と電気的に接続され
るように第１導電層１０５を形成する段階と、コンタク
トホール１０３を物質層として完全に充填する段階と、
物質層を含んで第１導電層１０５上に第２導電層１０８
を形成する段階と、第２導電層１０８及び第１導電層１
０５をエッチングしてコンタクト電極を形成する段階と
を含むことを特徴とする。
する半導体メモリ装置の製造方法を提供する。 【解決手段】 層間絶縁膜１０２をエッチングして層間
絶縁膜１０２内にコンタクトホール１０３を形成する段
階と、コンタクトホール１０３下部の半導体基板と接続
され、層間絶縁間の上部表面より相対的に低い上部表面
を有するコンタクトプラグ１０４を形成する段階と、コ
ンタクトホール１０３のトポロジーに沿って層間絶縁膜
１０２上にコンタクトプラグ１０４と電気的に接続され
るように第１導電層１０５を形成する段階と、コンタク
トホール１０３を物質層として完全に充填する段階と、
物質層を含んで第１導電層１０５上に第２導電層１０８
を形成する段階と、第２導電層１０８及び第１導電層１
０５をエッチングしてコンタクト電極を形成する段階と
を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
の製造方法に関するものであり、より詳しくはコンタク
ト形成方法に関するものである。
の製造方法に関するものであり、より詳しくはコンタク
ト形成方法に関するものである。
【０００２】
【従来の技術】図１及び図２は、従来の半導体メモリ装
置のストレージノードの製造方法の工程を順次的に示す
断面図である。図１を参照すると、従来のＤＲＡＭセル
キャパシタのストレージノード製造方法は、まず半導体
基板１上に多層膜、例えば層間絶縁膜（interlayer ins
ulation films）２が形成される。半導体基板１の一部
の上部表面が露出されるときまで、多層膜２がエッチン
グされてコンタクトホール３、即ちストレージノードコ
ンタクトホール（storage nodecontact hole）３が形成
される。コンタクトホール３を十分に充填するように層
間絶縁膜２上にストレージノード形成用導電層４、例え
ばポリシリコン膜が形成される。
置のストレージノードの製造方法の工程を順次的に示す
断面図である。図１を参照すると、従来のＤＲＡＭセル
キャパシタのストレージノード製造方法は、まず半導体
基板１上に多層膜、例えば層間絶縁膜（interlayer ins
ulation films）２が形成される。半導体基板１の一部
の上部表面が露出されるときまで、多層膜２がエッチン
グされてコンタクトホール３、即ちストレージノードコ
ンタクトホール（storage nodecontact hole）３が形成
される。コンタクトホール３を十分に充填するように層
間絶縁膜２上にストレージノード形成用導電層４、例え
ばポリシリコン膜が形成される。
【０００３】ポリシリコン膜４がストレージノード形成
用マスクを使用してパターニング（patterning）される
と、図２に図示されたように、ストレージノード４ａが
形成される。このストレージノード４ａがコンタクトホ
ール３に正確に整列（align）されたことを示す。これ
に対する平面投影図は、図２のとおりである。
用マスクを使用してパターニング（patterning）される
と、図２に図示されたように、ストレージノード４ａが
形成される。このストレージノード４ａがコンタクトホ
ール３に正確に整列（align）されたことを示す。これ
に対する平面投影図は、図２のとおりである。
【０００４】しかし、ストレージノードパターニング工
程において、ストレージノード４ｂとコンタクトホール
３との間に誤整列（misalign）が発生されると、図４の
ように、ストレージノードパターニングのための乾式エ
ッチング工程時一般的に行われる過エッチング（overet
ch）工程によってストレージノード４ｂの首部分が狭く
なる「ネッキング（necking）」現象（参照番号５）が
発生される。
程において、ストレージノード４ｂとコンタクトホール
３との間に誤整列（misalign）が発生されると、図４の
ように、ストレージノードパターニングのための乾式エ
ッチング工程時一般的に行われる過エッチング（overet
ch）工程によってストレージノード４ｂの首部分が狭く
なる「ネッキング（necking）」現象（参照番号５）が
発生される。
【０００５】図５は、図４の平面投影図として、ここで
参照番号５は、ストレージノード４ｂとコンタクトホー
ル３の連結部位を示す。このようなネッキング現象が著
しい場合、ストジーレノード４ｂが倒れる（fall dow
n）問題が発生される。
参照番号５は、ストレージノード４ｂとコンタクトホー
ル３の連結部位を示す。このようなネッキング現象が著
しい場合、ストジーレノード４ｂが倒れる（fall dow
n）問題が発生される。
【０００６】
【発明が解決しようとする課題】本発明の第一の目的
は、ストレージノードが誤整列されても過度なネッキン
グ現象が防止できる半導体装置のコンタクト形成方法を
提供することである。第二の目的は、ストレージノード
の倒れることが防止できる半導体装置のコンタクト形成
方法を提供することである。
は、ストレージノードが誤整列されても過度なネッキン
グ現象が防止できる半導体装置のコンタクト形成方法を
提供することである。第二の目的は、ストレージノード
の倒れることが防止できる半導体装置のコンタクト形成
方法を提供することである。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、半導体装置のコンタクト形成方法
は、半導体基板上に層間絶縁膜を形成する段階と、半導
体基板の一部が露出されるときまで、層間絶縁膜をエッ
チングして層間絶縁膜内にコンタクトホールを形成する
段階と、コンタクトホール下部の半導体基板と接触さ
れ、層間絶縁間の上部表面より相対的に低い上部表面を
有するコンタクトプラグを形成する段階と、コンタクト
ホールのトポロジー（topology）に沿って層間絶縁膜上
にコンタクトプラグと電気的に接続されるように第１導
電層を形成する段階と、コンタクトホールを物質層とし
て完全に充填する段階と、物質層を含んで第１導電層上
に第２導電層を形成する段階と、コンタクト電極形成用
マスクを使用して第２導電層及び第１導電層をエッチン
グしてコンタクト電極を形成する。
めの本発明によると、半導体装置のコンタクト形成方法
は、半導体基板上に層間絶縁膜を形成する段階と、半導
体基板の一部が露出されるときまで、層間絶縁膜をエッ
チングして層間絶縁膜内にコンタクトホールを形成する
段階と、コンタクトホール下部の半導体基板と接触さ
れ、層間絶縁間の上部表面より相対的に低い上部表面を
有するコンタクトプラグを形成する段階と、コンタクト
ホールのトポロジー（topology）に沿って層間絶縁膜上
にコンタクトプラグと電気的に接続されるように第１導
電層を形成する段階と、コンタクトホールを物質層とし
て完全に充填する段階と、物質層を含んで第１導電層上
に第２導電層を形成する段階と、コンタクト電極形成用
マスクを使用して第２導電層及び第１導電層をエッチン
グしてコンタクト電極を形成する。
【０００８】上述の目的を達成するための本発明による
と、半導体装置のコンタクト形成方法は、半導体基板上
に層間絶縁膜を形成する段階と、半導体基板の一部が露
出されるときまで、層間絶縁膜をエッチングして層間絶
縁膜内にコンタクトホールを形成する段階と、コンタク
トホール下部の半導体基板と接触され、層間絶縁間の上
部表面より相対的に低い上部表面を有するコンタクトプ
ラグを形成する段階と、コンタクトホールのトポロジー
に沿って層間絶縁膜上にコンタクトプラグと電気的に接
続されるように第１導電層を形成する段階と、コンタク
トホール両側壁の第１導電層上にコンタクトスペーサー
を形成する段階と、コンタクトホールを完全に充填する
ように第１導電層上に第２導電層を形成する段階と、コ
ンタクト電極形成用マスクを使用して第２導電層及び第
１導電層をエッチングしてコンタクト電極を形成する。
と、半導体装置のコンタクト形成方法は、半導体基板上
に層間絶縁膜を形成する段階と、半導体基板の一部が露
出されるときまで、層間絶縁膜をエッチングして層間絶
縁膜内にコンタクトホールを形成する段階と、コンタク
トホール下部の半導体基板と接触され、層間絶縁間の上
部表面より相対的に低い上部表面を有するコンタクトプ
ラグを形成する段階と、コンタクトホールのトポロジー
に沿って層間絶縁膜上にコンタクトプラグと電気的に接
続されるように第１導電層を形成する段階と、コンタク
トホール両側壁の第１導電層上にコンタクトスペーサー
を形成する段階と、コンタクトホールを完全に充填する
ように第１導電層上に第２導電層を形成する段階と、コ
ンタクト電極形成用マスクを使用して第２導電層及び第
１導電層をエッチングしてコンタクト電極を形成する。
【０００９】図１０及び図１６を参照すると、本発明の
実施形態による新たな半導体装置のコンタクト形成方法
は、リセスされたコンタクトプラグ（recessed contact
plug）が形成された後、コンタクトホールのトポロジ
ーに沿って層間絶縁膜上にコンタクトプラグと電気的に
接続される導電層が形成される。コンタクトホールが物
質層で充填されたり、コンタクトホール両側壁の導電層
上に物質層によるコンタクトスペーサーが形成される。
このとき、物質層は、導電層及び後続ストレージノード
形成用導電層とエッチング選択比を有する物質で形成さ
れる。このような半導体装置の製造方法によって、スト
レージノードが誤整列されてもストレージノードの過度
なネッキング現象が防止でき、従ってストレージノード
の倒れることが防止できる。
実施形態による新たな半導体装置のコンタクト形成方法
は、リセスされたコンタクトプラグ（recessed contact
plug）が形成された後、コンタクトホールのトポロジ
ーに沿って層間絶縁膜上にコンタクトプラグと電気的に
接続される導電層が形成される。コンタクトホールが物
質層で充填されたり、コンタクトホール両側壁の導電層
上に物質層によるコンタクトスペーサーが形成される。
このとき、物質層は、導電層及び後続ストレージノード
形成用導電層とエッチング選択比を有する物質で形成さ
れる。このような半導体装置の製造方法によって、スト
レージノードが誤整列されてもストレージノードの過度
なネッキング現象が防止でき、従ってストレージノード
の倒れることが防止できる。
【００１０】
【発明の実施の形態】（実施形態１）以下図６乃至図１
１を参照して、本発明の第１実施形態を詳細に説明す
る。図６乃至図１０は、本発明の第１実施形態による半
導体装置のコンタクト形成方法の工程を順序に示す断面
図である。
１を参照して、本発明の第１実施形態を詳細に説明す
る。図６乃至図１０は、本発明の第１実施形態による半
導体装置のコンタクト形成方法の工程を順序に示す断面
図である。
【００１１】図６を参照すると、本発明の第１実施形態
によるＤＲＡＭセルキャパシタの製造方法は、まず半導
体基板１００上に層間絶縁膜１０２が形成される。層間
絶縁膜１０２上に形成されたフォトレジストパターン
（未図示）等をマスクとして使用して層間絶縁膜１０２
がエッチングされる。そうすると、半導体基板１００の
一部、例えば不純物領域（未図示）一部の上部表面が露
出されるようにコンタクトホール１０３、即ちストレー
ジノードコンタクトホール１０３が形成される。コンタ
クトホール１０３の一部を充填するようにリセスされた
コンタクトプラグ１０４が形成される。
によるＤＲＡＭセルキャパシタの製造方法は、まず半導
体基板１００上に層間絶縁膜１０２が形成される。層間
絶縁膜１０２上に形成されたフォトレジストパターン
（未図示）等をマスクとして使用して層間絶縁膜１０２
がエッチングされる。そうすると、半導体基板１００の
一部、例えば不純物領域（未図示）一部の上部表面が露
出されるようにコンタクトホール１０３、即ちストレー
ジノードコンタクトホール１０３が形成される。コンタ
クトホール１０３の一部を充填するようにリセスされた
コンタクトプラグ１０４が形成される。
【００１２】リセスされたコンタクトプラグ１０４は、
１００Å乃至５０００Åの範囲内のリセス深さを有する
ように形成される。リセスされたコンタクトプラグ１０
４は、次の工程を通して形成される。まず、コンタクト
ホール１０３を充填するように層間絶縁膜１０２上に導
電層が形成された後、この導電層がエッチバック（etch
back）工程で平坦化エッチングされる。このとき、導
電層は、コンタクトプラグ１０４の上部表面が層間絶縁
膜１０２の上部表面より相対的に低いレベル（lower le
vel）を有するように、即ちコンタクトプラグ１０４が
リセス深さｔを有するように過エッチングされる。結果
的にリセスされたコンタウトプラグ１０４が形成され
る。
１００Å乃至５０００Åの範囲内のリセス深さを有する
ように形成される。リセスされたコンタクトプラグ１０
４は、次の工程を通して形成される。まず、コンタクト
ホール１０３を充填するように層間絶縁膜１０２上に導
電層が形成された後、この導電層がエッチバック（etch
back）工程で平坦化エッチングされる。このとき、導
電層は、コンタクトプラグ１０４の上部表面が層間絶縁
膜１０２の上部表面より相対的に低いレベル（lower le
vel）を有するように、即ちコンタクトプラグ１０４が
リセス深さｔを有するように過エッチングされる。結果
的にリセスされたコンタウトプラグ１０４が形成され
る。
【００１３】又は、まずコンタクトホール１０３を充填
するように層間絶縁膜１０２上に導電層が形成された
後、層間絶縁膜１０２の上部表面が露出されるときまで
導電層がＣＭＰ工程で平坦化エッチングされる。そして
乾式エッチング及び湿式エッチングのうち、いずれか１
つでコンタクトホール１０３内の導電層の一部をエッチ
ングして結果的にリセスされたコンタクトプラグ１０４
が形成される。
するように層間絶縁膜１０２上に導電層が形成された
後、層間絶縁膜１０２の上部表面が露出されるときまで
導電層がＣＭＰ工程で平坦化エッチングされる。そして
乾式エッチング及び湿式エッチングのうち、いずれか１
つでコンタクトホール１０３内の導電層の一部をエッチ
ングして結果的にリセスされたコンタクトプラグ１０４
が形成される。
【００１４】リセスされたコンタクトプラグ１０４形成
のための導電層は、各々Ｓｉ（poly−Ｓｉ）、Ｔｉ、Ｔ
ｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そし
てこれらの複合膜のうち、いずれか１つで形成される。
のための導電層は、各々Ｓｉ（poly−Ｓｉ）、Ｔｉ、Ｔ
ｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そし
てこれらの複合膜のうち、いずれか１つで形成される。
【００１５】図７において、コンタクトホール１０３の
トポロジーに沿って層間絶縁膜１０２上にリセスされた
コンタクトプラグ１０４と電気的に接続される一種のキ
ャッピング層（capping layer）の導電層１０５が形成
される。導電層１０５は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、
ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そ
してこれらの複合膜のうち、いずれか１つで形成され
る。導電層１０５は、１００Å乃至３０００Åの厚さ範
囲内に形成される。
トポロジーに沿って層間絶縁膜１０２上にリセスされた
コンタクトプラグ１０４と電気的に接続される一種のキ
ャッピング層（capping layer）の導電層１０５が形成
される。導電層１０５は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、
ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そ
してこれらの複合膜のうち、いずれか１つで形成され
る。導電層１０５は、１００Å乃至３０００Åの厚さ範
囲内に形成される。
【００１６】図８を参照すると、コンタクトホール１０
３が十分に充填するように導電層１０５上に物質層１０
６が形成される。物質層１０６は、導電層１０５、そし
て後続工程で形成されるストレージ電極物質とエッチン
グ選択比を有する物質で形成され、導電物質及び絶縁物
質のうち、いずれか１つで形成される。
３が十分に充填するように導電層１０５上に物質層１０
６が形成される。物質層１０６は、導電層１０５、そし
て後続工程で形成されるストレージ電極物質とエッチン
グ選択比を有する物質で形成され、導電物質及び絶縁物
質のうち、いずれか１つで形成される。
【００１７】物質層は、例えばシリコン酸化膜としてＢ
ＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘ（flowable ox
ide）のうち、ある１つで形成される。物質層は、Ｓｉ
−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、
Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、い
ずれか１つで形成される。
ＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘ（flowable ox
ide）のうち、ある１つで形成される。物質層は、Ｓｉ
−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、
Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、い
ずれか１つで形成される。
【００１８】図９のように、物質層１０６が、例えば、
エッチバック工程でコンタクトホール１０３両側の導電
層１０５の上部表面が露出されるときまで平坦化エッチ
ングされ孤立される。そうすると、物質層プラグ１０６
ａ、例えばシリコン酸化膜プラグが形成される。物質層
プラグ１０６ａを含んで導電層１０５上にストレージノ
ード形成用導電層１０８が形成される。
エッチバック工程でコンタクトホール１０３両側の導電
層１０５の上部表面が露出されるときまで平坦化エッチ
ングされ孤立される。そうすると、物質層プラグ１０６
ａ、例えばシリコン酸化膜プラグが形成される。物質層
プラグ１０６ａを含んで導電層１０５上にストレージノ
ード形成用導電層１０８が形成される。
【００１９】導電層１０８は、Ｓｉ（poly−Ｓｉ）、Ｔ
ｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａ
ｇ、そしてこれらの複合膜のうち、いずれか１つで形成
される。ここで、リセスされたコンタクトプラグ１０４
と導電層１０５、１０８は、望ましくは、全部ポリシリ
コンで形成され、このとき、物質層プラグ１０６ａは、
シリコン酸化膜で形成される。
ｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａ
ｇ、そしてこれらの複合膜のうち、いずれか１つで形成
される。ここで、リセスされたコンタクトプラグ１０４
と導電層１０５、１０８は、望ましくは、全部ポリシリ
コンで形成され、このとき、物質層プラグ１０６ａは、
シリコン酸化膜で形成される。
【００２０】導電層１０８が、この分野でよく知られた
フォトリソグラフィ工程を通してパターニングされる
と、図１０に図示されたように、ＤＲＡＭセルキャパシ
タの下部電極であるストレージノード１１０が形成され
る。ここで、ストレージノード１１０がコンタクトホー
ル１０３に対して誤整列された場合を示している。しか
し、誤整列程度が図４に図示された従来ストレージノー
ド４ｂと同程度であっても、物質層プラグ１０６ａが導
電層１０５、１０８に対してエッチング選択比を有する
ため、従来の過度なネッキング現象はない。
フォトリソグラフィ工程を通してパターニングされる
と、図１０に図示されたように、ＤＲＡＭセルキャパシ
タの下部電極であるストレージノード１１０が形成され
る。ここで、ストレージノード１１０がコンタクトホー
ル１０３に対して誤整列された場合を示している。しか
し、誤整列程度が図４に図示された従来ストレージノー
ド４ｂと同程度であっても、物質層プラグ１０６ａが導
電層１０５、１０８に対してエッチング選択比を有する
ため、従来の過度なネッキング現象はない。
【００２１】図１１は、図１０の平面投影図である。図
１１を参照すると、ストレージノード１１０がコンタク
トホール１０３に対して誤整列されているが、導電層１
０５と物質層プラグ１０６ａによって維持されることが
分かる。このとき、参照番号１１１は、ストレージノー
ド１１０とコンタクトホール１０３との間の連結部位を
示す。
１１を参照すると、ストレージノード１１０がコンタク
トホール１０３に対して誤整列されているが、導電層１
０５と物質層プラグ１０６ａによって維持されることが
分かる。このとき、参照番号１１１は、ストレージノー
ド１１０とコンタクトホール１０３との間の連結部位を
示す。
【００２２】ストレージノード１１０とコンタクトホー
ル１０３との間の誤整列マージンとコンタクト抵抗を得
るためストレージノード１１０とコンタクトホール１０
３との間の接触面積を考慮して物質層プラグ１０６ａの
半径を調節するようになる。これは、物質層１０６蒸着
前に形成される導電層１０５の厚さを調節することによ
って可能である。
ル１０３との間の誤整列マージンとコンタクト抵抗を得
るためストレージノード１１０とコンタクトホール１０
３との間の接触面積を考慮して物質層プラグ１０６ａの
半径を調節するようになる。これは、物質層１０６蒸着
前に形成される導電層１０５の厚さを調節することによ
って可能である。
【００２３】（実施形態２）次は、図１２乃至図１９を
参照して、本発明の第２実施形態を詳細に説明する。図
１２乃至図１６は、本発明の第２実施形態による半導体
装置のコンタクト形成方法の工程を順序に示す断面図で
ある。
参照して、本発明の第２実施形態を詳細に説明する。図
１２乃至図１６は、本発明の第２実施形態による半導体
装置のコンタクト形成方法の工程を順序に示す断面図で
ある。
【００２４】図１２を参照すると、本発明の第２実施形
態によるＤＲＡＭセルキャパシタの製造方法は、まず半
導体基板２００上に層間絶縁膜２０２が形成される。層
間絶縁膜２０２上に形成されたフォトレジストパターン
（未図示）等をマスクとして使用して層間絶縁膜２０２
がエッチングされる。そうすると、半導体基板２００の
一部、例えば不純物領域（未図示）一部の上部表面が露
出されるようにコンタクトホール２０３、即ちストレー
ジノードコンタクトホール２０３が形成される。コンタ
クトホール２０３の一部が充填されるようにリセスされ
たコンタクトプラグ２０４が形成される。
態によるＤＲＡＭセルキャパシタの製造方法は、まず半
導体基板２００上に層間絶縁膜２０２が形成される。層
間絶縁膜２０２上に形成されたフォトレジストパターン
（未図示）等をマスクとして使用して層間絶縁膜２０２
がエッチングされる。そうすると、半導体基板２００の
一部、例えば不純物領域（未図示）一部の上部表面が露
出されるようにコンタクトホール２０３、即ちストレー
ジノードコンタクトホール２０３が形成される。コンタ
クトホール２０３の一部が充填されるようにリセスされ
たコンタクトプラグ２０４が形成される。
【００２５】リセスされたコンタクトプラグ２０４は、
第１実施形態のように、コンタクトホール２０３を充填
するように形成された導電層がエッチバック工程で過エ
ッチングされて形成されたり、ＣＭＰ工程で平坦化エッ
チングされた後、乾式エッチング及び湿式エッチングの
うち、いずれか１つでエッチングされて形成される。こ
のとき、リセスされたコンタクトプラグ２０４は、１０
０Å乃至５０００Å範囲内のリセス深さｔを有するよう
に形成される。
第１実施形態のように、コンタクトホール２０３を充填
するように形成された導電層がエッチバック工程で過エ
ッチングされて形成されたり、ＣＭＰ工程で平坦化エッ
チングされた後、乾式エッチング及び湿式エッチングの
うち、いずれか１つでエッチングされて形成される。こ
のとき、リセスされたコンタクトプラグ２０４は、１０
０Å乃至５０００Å範囲内のリセス深さｔを有するよう
に形成される。
【００２６】リセスされたコンタクトプラグ２０４形成
のための導電層は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、Ｔｉ
Ｎ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そして
これらの複合膜のうち、いずれか１つで形成される。
のための導電層は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、Ｔｉ
Ｎ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そして
これらの複合膜のうち、いずれか１つで形成される。
【００２７】図１３において、コンタクトホール２０３
のトポロジーに沿って層間絶縁膜２０２上にリセスされ
たコンタクトプラグ２０４と電気的に接続される一種の
キャッピング層の導電層２０５が形成される。導電層２
０５は、１００Å乃至３０００Åの厚さ範囲内に形成さ
れ、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａ
ｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜の
うち、いずれか１つで形成される。
のトポロジーに沿って層間絶縁膜２０２上にリセスされ
たコンタクトプラグ２０４と電気的に接続される一種の
キャッピング層の導電層２０５が形成される。導電層２
０５は、１００Å乃至３０００Åの厚さ範囲内に形成さ
れ、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａ
ｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜の
うち、いずれか１つで形成される。
【００２８】図１３を参照すると、コンタクトホール２
０３のトポロジに沿って導電層２０５上にエッチング選
択比を物質層２０６が形成される。物質層２０６は、後
続ストレージノード形成用物質とエッチング選択比を有
する物質として、導電物質及び絶縁物質のうち、いずれ
か１つで形成される。
０３のトポロジに沿って導電層２０５上にエッチング選
択比を物質層２０６が形成される。物質層２０６は、後
続ストレージノード形成用物質とエッチング選択比を有
する物質として、導電物質及び絶縁物質のうち、いずれ
か１つで形成される。
【００２９】物質層２０６は、例えばシリコン酸化膜と
してＢＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘのう
ち、いずれか１つで形成されたり、Ｓｉ−Ｏ、Ｓｉ−Ｏ
−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−
Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いずれか１つで形
成される。
してＢＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘのう
ち、いずれか１つで形成されたり、Ｓｉ−Ｏ、Ｓｉ−Ｏ
−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−
Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いずれか１つで形
成される。
【００３０】図１５のように、物質層２０６が、エッチ
バック工程でエッチングされてコンタクトスペーサー２
０６ａ、例えばシリコン酸化膜スペーサーが形成され
る。コンタクトホール２０３を完全に充填するように導
電層２０５上にストレージノード形成用導電層２０８が
形成される。
バック工程でエッチングされてコンタクトスペーサー２
０６ａ、例えばシリコン酸化膜スペーサーが形成され
る。コンタクトホール２０３を完全に充填するように導
電層２０５上にストレージノード形成用導電層２０８が
形成される。
【００３１】導電層２０８は、Ｓｉ（poly−Ｓｉ）、Ｔ
ｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａ
ｇ、そしてこれらの複合膜のうち、いずれか１つで形成
される。ここで、リセスされたコンタクトプラグ２０４
と導電層２０５、２０８は、望ましくは、全部ポリシリ
コンで形成され、このとき、物質層プラグ２０６ａは、
シリコン酸化膜で形成される。
ｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａ
ｇ、そしてこれらの複合膜のうち、いずれか１つで形成
される。ここで、リセスされたコンタクトプラグ２０４
と導電層２０５、２０８は、望ましくは、全部ポリシリ
コンで形成され、このとき、物質層プラグ２０６ａは、
シリコン酸化膜で形成される。
【００３２】導電層２０８が、この分野でよく知られた
フォトリソグラフィ工程を通じてパターニングされる
と、図１６に図示されたように、ＤＲＡＭセルキャパシ
タの下部電極であるストレージノード２１０が形成され
る。ここで、ストレージノード２１０がコンタクトホー
ル２０３に対して誤整列された場合を示している。しか
し、コンタクトスペーサー２０６ａが導電層２０５、２
０８ａに対してエッチング選択比を有するため、従来の
過度なネッキング現象はない。
フォトリソグラフィ工程を通じてパターニングされる
と、図１６に図示されたように、ＤＲＡＭセルキャパシ
タの下部電極であるストレージノード２１０が形成され
る。ここで、ストレージノード２１０がコンタクトホー
ル２０３に対して誤整列された場合を示している。しか
し、コンタクトスペーサー２０６ａが導電層２０５、２
０８ａに対してエッチング選択比を有するため、従来の
過度なネッキング現象はない。
【００３３】図１７は、図１６の平面投影図である。図
１７を参照すると、コンタクトスペーサー２０６ａの外
部で少しネッキングが発生されることができるが、コン
タクトスペーサー２０６ａによってコンタクトスペーサ
ー２０６ａ内部のストレージノード２１０のコンタクト
ホール２０３との間の接触が完璧に維持される（参照番
号２１１）。
１７を参照すると、コンタクトスペーサー２０６ａの外
部で少しネッキングが発生されることができるが、コン
タクトスペーサー２０６ａによってコンタクトスペーサ
ー２０６ａ内部のストレージノード２１０のコンタクト
ホール２０３との間の接触が完璧に維持される（参照番
号２１１）。
【００３４】一方、図１８のように、導電層パターン２
０８ｂ形成時、ストレージノード２１０とコンタクトホ
ール２０３との間の誤整列が著しく発生される場合、図
１０のように、コンタクトスペーサー２０６ａ内部でも
ネッキングが発生される。これによって、コンタクトス
ペーサー２０６ａ内部でストレージノード２１０とコン
タクトホール２０３が接触されなく、コンタクトスペー
サー２０６ａ外部の一部のみ接触される（参照番号２１
３）。
０８ｂ形成時、ストレージノード２１０とコンタクトホ
ール２０３との間の誤整列が著しく発生される場合、図
１０のように、コンタクトスペーサー２０６ａ内部でも
ネッキングが発生される。これによって、コンタクトス
ペーサー２０６ａ内部でストレージノード２１０とコン
タクトホール２０３が接触されなく、コンタクトスペー
サー２０６ａ外部の一部のみ接触される（参照番号２１
３）。
【００３５】このような場合が発生されないようにする
ため、コンタクトスペーサー２０６ａの厚さ及び半径に
対する適切な調節が必要である。コンタクトスペーサー
２０６ａの半径調節は、導電層２０５の厚さを調節する
ことによって可能で、コンタクトスペーサー２０６ａの
厚さ調節は、物質層２０６の厚さを調節することによっ
て可能である。
ため、コンタクトスペーサー２０６ａの厚さ及び半径に
対する適切な調節が必要である。コンタクトスペーサー
２０６ａの半径調節は、導電層２０５の厚さを調節する
ことによって可能で、コンタクトスペーサー２０６ａの
厚さ調節は、物質層２０６の厚さを調節することによっ
て可能である。
【００３６】
【発明の効果】本発明は、コンタクトホールの一部をス
トレージノードとエッチング選択比を有する物質で充填
されたり、その物質でコンタクトホールの両側壁にコン
タクトスペーサーを形成することによって、ストレージ
ノードが誤整列されてもストレージノードの過度なネッ
キング現象が防止でき、従って、ストレージノードの倒
れることが防止できる効果がある。
トレージノードとエッチング選択比を有する物質で充填
されたり、その物質でコンタクトホールの両側壁にコン
タクトスペーサーを形成することによって、ストレージ
ノードが誤整列されてもストレージノードの過度なネッ
キング現象が防止でき、従って、ストレージノードの倒
れることが防止できる効果がある。
【図１】 従来の半導体装置のストレージノードの製造
方法の工程を順序に示す断面図である。
方法の工程を順序に示す断面図である。
【図２】 従来の半導体装置のストレージノードの製造
方法の工程を順序に示す断面図である。
方法の工程を順序に示す断面図である。
【図３】 図２の平面投影図である。
【図４】 従来の誤整列されたストレージノードを示す
断面図である。
断面図である。
【図５】 図４の平面投影図である。
【図６】 本発明の第１実施形態による半導体装置のコ
ンタクト形成方法の工程を順次的に示す断面図である。
ンタクト形成方法の工程を順次的に示す断面図である。
【図７】 本発明の第１実施形態による半導体装置のコ
ンタクト形成方法の工程を順次的に示す断面図である。
ンタクト形成方法の工程を順次的に示す断面図である。
【図８】 本発明の第１実施形態による半導体装置のコ
ンタクト形成方法の工程を順次的に示す断面図である。
ンタクト形成方法の工程を順次的に示す断面図である。
【図９】 本発明の第１実施形態による半導体装置のコ
ンタクト形成方法の工程を順次的に示す断面図である。
ンタクト形成方法の工程を順次的に示す断面図である。
【図１０】 本発明の第１実施形態による半導体装置の
コンタクト形成方法の工程を順次的に示す断面図であ
る。
コンタクト形成方法の工程を順次的に示す断面図であ
る。
【図１１】 図１０の平面投影図である。
【図１２】 本発明の第２実施形態による半導体装置の
コンタクト形成方法の工程を順次的に示す断面図であ
る。
コンタクト形成方法の工程を順次的に示す断面図であ
る。
【図１３】 本発明の第２実施形態による半導体装置の
コンタクト形成方法の工程を順次的に示す断面図であ
る。
コンタクト形成方法の工程を順次的に示す断面図であ
る。
【図１４】 本発明の第２実施形態による半導体装置の
コンタクト形成方法の工程を順次的に示す断面図であ
る。
コンタクト形成方法の工程を順次的に示す断面図であ
る。
【図１５】 本発明の第２実施形態による半導体装置の
コンタクト形成方法の工程を順次的に示す断面図であ
る。
コンタクト形成方法の工程を順次的に示す断面図であ
る。
【図１６】 本発明の第２実施形態による半導体装置の
コンタクト形成方法の工程を順次的に示す断面図であ
る。
コンタクト形成方法の工程を順次的に示す断面図であ
る。
【図１７】 図１６の平面投影図である。
【図１８】 本発明の第２実施形態による誤整列された
ストレージノードを示す断面図である。
ストレージノードを示す断面図である。
【図１９】 図１８の平面投影図である。
１，１００，２００ 半導体基板 ２，１０２，２０２ 層間絶縁膜 ３，１０３，２０３ コンタクトホール ４ａ，４ｂ，１１０，２１０ ストレージノード ｔ リセス深さ １０４，２０４ リセスされたコンタクトプラグ １０５，１０８，２０５，２０８ 導電層 １０６，２０６ 物質層 １０６ａ 物質層プラグ ２０６ａ コンタクトプラグ
Claims (16)
- 【請求項１】 半導体基板上に層間絶縁膜を形成する段
階と、 前記半導体基板の一部が露出されるときまで、前記層間
絶縁膜をエッチングして層間絶縁膜内にコンタクトホー
ルを形成する段階と、 前記コンタクトホール下部の半導体基板と接続され、前
記層間絶縁間の上部表面より相対的に低い上部表面を有
するコンタクトプラグを形成する段階と、 前記コンタクトホールのトポロジーに沿って前記層間絶
縁膜上に前記コンタクトプラグと電気的に接続されるよ
うに第１導電層を形成する段階と、 前記コンタクトホールを物質層として完全に充填する段
階と、 前記物質層を含んで第１導電層上に第２導電層を形成す
る段階と、 コンタクト電極形成用マスクを使用して前記第２導電層
及び第１導電層をエッチングしてコンタクト電極を形成
する段階とを含むことを特徴とする半導体装置のコンタ
クト形成方法。 - 【請求項２】 前記コンタクトプラグ形成段階は、前記
コンタクトホールを充填するように層間絶縁膜上に導電
層を形成する段階と、 前記導電層をエッチバック工程でエッチングし、過エッ
チングしてリセスされたコンタクトプラグを形成する段
階とを含むことを特徴とする請求項１に記載の半導体装
置のコンタクト形成方法。 - 【請求項３】 前記リセスされたコンタクトプラグは、
１００Å乃至５０００Åの範囲内のリセス深さを有する
ように形成されることを特徴とする請求項２に記載の半
導体装置のコンタクト形成方法。 - 【請求項４】 前記コンタクトプラグ形成段階は、前記
コンタクトホールを充填するように層間絶縁膜上に導電
層を形成する段階と、 前記層間絶縁膜の上部表面が露出されるときまで導電層
をＣＭＰ工程で平坦化エッチングする段階と、 乾式エッチング及び湿式エッチングのうち、いずれか１
つで前記導電層の一部をエッチングしてリセスされたコ
ンタクトプラグを形成する段階とを含むことを特徴とす
る請求項１に記載の半導体装置のコンタクト形成方法。 - 【請求項５】 前記リセスされたコンタクトプラグは、
１００Å乃至５０００Åの範囲内のリセス深さを有する
ように形成されることを特徴とする請求項４に記載の半
導体装置のコンタクト形成方法。 - 【請求項６】 前記第１導電層は、１００Å乃至３００
０Åの厚さ範囲内に形成されることを特徴とする請求項
１に記載の半導体装置のコンタクト形成方法。 - 【請求項７】 前記物質層は、第１及び第２導電層との
エッチング選択比を有する導電物質及び絶縁物質のう
ち、いずれか１つで形成されることを特徴とする請求項
１に記載の半導体装置のコンタクト形成方法。 - 【請求項８】 前記絶縁物質は、シリコン酸化膜で形成
されることを特徴とする請求項７に記載の半導体装置の
コンタクト形成方法。 - 【請求項９】 前記絶縁物質は、ＢＰＳＧ、ＰＳＧ、Ｓ
ｉＯ2、そしてＦｏｘのうち、いずれか１つで形成され
ることを特徴とする請求項７に記載の半導体装置のコン
タクト形成方法。 - 【請求項１０】 前記物質層は、Ｓｉ−Ｏ、Ｓｉ−Ｏ−
Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−
Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いずれか１つで形
成されることを特徴とする請求項１に記載の半導体装置
のコンタクト形成方法。 - 【請求項１１】 前記コンタクトプラグは、第１導電
層、そして第２導電層は、各々Ｓｉ、Ｔｉ、ＴｉＮ、
Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれ
らの複合膜のうち、いずれか１つで形成されることを特
徴とする請求項１に記載の半導体装置のコンタクト形成
方法。 - 【請求項１２】 半導体基板上に層間絶縁膜を形成する
段階と、 前記半導体基板の一部が露出されるときまで、前記層間
絶縁膜をエッチングして層間絶縁膜内にコンタクトホー
ルを形成する段階と、 前記コンタクトホール下部の半導体基板と接続され、前
記層間絶縁間の上部表面より相対的に低い上部表面を有
するコンタクトプラグを形成する段階と、 前記コンタクトホールのトポロジーに沿って前記層間絶
縁膜上に前記コンタクトプラグと電気的に接続されるよ
うに第１導電層を形成する段階と、 前記コンタクトホール両側壁の第１導電層上にコンタク
トスペーサーを形成する段階と、 前記コンタクトホールを完全に充填するように第１導電
層上に第２導電層を形成する段階と、 コンタクト電極形成用マスクを使用して前記第２導電層
及び第１導電層をエッチングしてコンタクト電極を形成
する段階とを含むことを特徴とする半導体装置のコンタ
クト形成方法。 - 【請求項１３】 前記コンタクトスペーサーは、第１及
び第２導電層とエッチング選択比を有する導電物質及び
絶縁物質のうち、いずれか１つで形成されることを特徴
とする請求項１２に記載の半導体装置のコンタクト形成
方法。 - 【請求項１４】 前記絶縁物質は、シリコン酸化膜で形
成されることを特徴とする請求項１３に記載の半導体装
置のコンタクト形成方法。 - 【請求項１５】 前記絶縁物質は、ＢＰＳＧ、ＰＳＧ、
ＳｉＯ2、そしてＦｏｘのうち、いずれか１つで形成さ
れることを特徴とする請求項１３に記載の半導体装置の
コンタクト形成方法。 - 【請求項１６】 前記コンタクトスペーサーは、Ｓｉ−
Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ
−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いず
れか１つで形成されることを特徴とする請求項１２に記
載の半導体装置のコンタクト形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020363A KR100272673B1 (ko) | 1998-06-02 | 1998-06-02 | 반도체 메모리 장치의 제조 방법 |
| KR199820363 | 1998-06-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031421A true JP2000031421A (ja) | 2000-01-28 |
| JP4057745B2 JP4057745B2 (ja) | 2008-03-05 |
Family
ID=19538128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15434899A Expired - Fee Related JP4057745B2 (ja) | 1998-06-02 | 1999-06-01 | 半導体装置のコンタクト形成方法 |
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| Country | Link |
|---|---|
| US (1) | US6323558B1 (ja) |
| JP (1) | JP4057745B2 (ja) |
| KR (1) | KR100272673B1 (ja) |
| CN (1) | CN1107969C (ja) |
| DE (1) | DE19924651B4 (ja) |
| GB (1) | GB2338106B (ja) |
| TW (1) | TW404012B (ja) |
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|---|---|---|---|---|
| WO2007026429A1 (ja) * | 2005-08-31 | 2007-03-08 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2011223031A (ja) * | 2011-07-08 | 2011-11-04 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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| JP2005032769A (ja) * | 2003-07-07 | 2005-02-03 | Seiko Epson Corp | 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法 |
| KR100654353B1 (ko) | 2005-06-28 | 2006-12-08 | 삼성전자주식회사 | 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조방법 |
| CN101330042B (zh) * | 2007-06-18 | 2010-11-10 | 中芯国际集成电路制造(上海)有限公司 | 导电插塞及其制作方法 |
| KR100929643B1 (ko) * | 2008-03-07 | 2009-12-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| CN102446836A (zh) * | 2011-09-29 | 2012-05-09 | 上海华力微电子有限公司 | 一种铜互连线上有金属保护层的大马士革工艺 |
| KR101993092B1 (ko) | 2018-07-11 | 2019-06-25 | 우정하 | 사용자 특성기반 명함 제공 시스템, 방법 및 서버와 그를 구현하기 위한 프로그램이 기록된 기록매체 |
| TWI817694B (zh) * | 2022-03-07 | 2023-10-01 | 南亞科技股份有限公司 | 具有接觸栓塞的半導體結構及其製備方法 |
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