JP4117087B2 - 半導体装置のコンタクト形成方法及びその構造 - Google Patents

半導体装置のコンタクト形成方法及びその構造 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置のコンタクト形成方法に関するものであり、より詳しくは、コンタクトプラグとその上部の導電膜パターンの誤整列マージン(ｍｉｓａｌｉｇｎ ｍａｒｇｉｎ)を増やす半導体装置のコンタクト形成方法に関するものである。
【０００２】
【従来の技術】
図１及び図２は、従来のストレージノード(ｓｔｏｒａｇｅ ｎｏｄｅ)形成方法の工程を順次的に示す流れ図である。
図１を参照すると、従来のストレージノード形成方法は、半導体基板(図示せず)上に絶縁層２が形成される。絶縁層２をエッチングしてストレージノードコンタクトホール４が形成される。コンタクトホール４を含んで絶縁層２上にストレージノードを形成するための導電層６、例えばポリシリコン層が形成される。
【０００３】
導電層６がこの分野でよく知られたフォトリソグラフィ(ｐｈｏｔｏ ｌｉｔｈｏｇｒａｐｈｙ)工程を用いてパターニング(ｐａｔｔｅｒｎｉｎｇ)されると図２に示すように、ストレージノード６ａが形成される。
【０００４】
しかし、パターニング工程時ストレージノードコンタクトホール４とストレージノード６ａ間に誤整列(ｍｉｓａｌｉｇｎ)が発生されると、ストレージノード形成のため、一般的に遂行されるオーバーエッチング(ｏｖｅｒ ｅｔｃｈ)工程時図３に示すように、ストレージノード６ｂのネック(ｎｅｃｋ)部分(参照番号７)が過度にエッチングされる。結果的に、ストレージノード６ｂが倒れる(ｆａｌｌ ｄｏｗｎ)問題点が生じる。
【０００５】
図４は、従来のビットライン(ｂｉｔ ｌｉｎｅ)１６ａ−１６ｃを示す平面図であり、図５は図４のＡ−Ａ'ラインを沿って切断された断面図である。
図４において、従来のビットライン１６ａ〜１６ｃは、ビットラインコンタクトプラグ１４とビットライン１６ａ〜１６ｃ間の誤整列マージンを増やすため、ビットライン１６ａ、１６ｃがビットラインコンタクトプラグ１４とオーバーラップされる部位が参照番号１７で示したように広く形成される。ここで、ビットラインコンタクトプラグ１４は絶縁層１０を貫ってビットラインコンタクトホール１２を通して半導体基板(図示せず)と電気的に接続されるように形成されている。
【０００６】
【発明が解決しようとする課題】
しかし、ビットラインコンタクトプラグ１４とオーバーラップされるビットラインの部位(参照番号１７)は図５に示されたように、ビットラインとビットライン間のスペースマージン(ｓｐａｃｅ ｍａｒｇｉｎ)が減少されて隣接したビットライン間のブリッジ(ｂｒｉｄｇｅ)を誘発する可能性が大きくなる。
【０００７】
本発明は、上述の諸般問題点を解決するため提案されたものとして、コンタクトホールの開口部の大きさを減少させることによって、コンタクトプラグとその上部の導電膜パターンの誤整列マージンを増やすことができる半導体装置のコンタクト形成方法を提供することを目的とする。
【０００８】
本発明の他の目的は、ストレージノードコンタクトとストレージノード間に誤整列が生じる場合、ストレージノードのネック部分が過度にエッチングされ、ストレージノードが倒れることを防止できる半導体装置のコンタクト形成方法を提供することにある。
【０００９】
本発明のまた他の目的は、ビットラインコンタクトホールの開口部の大きさを減少させることによってビットラインコンタクトプラグとビットライン間の誤整列マージンを増やすことができ、隣接したビットライン間のブリッジを防止できる半導体装置のコンタクト形成方法を提供することにある。
【００１０】
【課題の解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、半導体基板上に形成された絶縁層をエッチングしてコンタクトホールを形成する段階と、コンタクトホールの一部を第１導電層で充填して凹んだコンタクトプラグを形成する段階と、凹んだコンタクトプラグ上のコンタクトホールの両側壁にコンタクトスペーサを形成する段階と、コンタクトスペーサおよび絶縁層上に第２導電層を形成する段階と、第２導電層をパターニングして凹んだコンタクトプラグと電気的に接続されるコンタクト電極を形成する段階とを含む。
【００１１】
この方法において、第２導電層形成以前に、コンタクトスペーサの上部表面とその下部表面の大きさが同一になるようにコンタクトスペーサ及び絶縁層の一部を平坦化エッチングする段階を付加的に含む。
【００１２】
この方法の望ましい実施例において、第２導電層形成以前に、コンタクトホールが完全に充填される時まで絶縁層上に導電層を形成する段階と、絶縁層の上部表面が露出される時まで導電層を平坦化エッチングして導電プラグを形成し、コンタクトスペーサ及び絶縁層の一部も一緒にエッチングされ、コンタクトスペーサの上部表面とその下部表面の大きさが同一になるように形成する段階を付加的に含むことができる。
【００１３】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、半導体基板上に形成された絶縁層をエッチングしてコンタクトホールを形成する段階と、コンタクトホールの一部を第１導電層で充填して凹んだコンタクトプラグを形成する段階と、凹んだコンタクトプラグ上のコンタクトホールの両側壁にコンタクトスペーサを形成する段階と、コンタクトスペーサを含んで絶縁層上に第２導電層を形成する段階と、第２導電層をパターニングしてコンタクトプラグと電気的に接続されるように導電ラインを形成し、導電ラインは基板の上部で見て突出部がない直線形状を有するように形成する段階とを含む。
【００１４】
この方法において、第２導電層形成以前に、コンタクトスペーサの上部表面とその下部表面の大きさが同一になるようにコンタクトスペーサ及び絶縁層の一部を平坦化エッチングする段階を含む。
【００１５】
この方法の望ましい実施例において、第２導電層形成以前に、コンタクトホールが完全に充填される時まで絶縁層上に導電層を形成する段階と、絶縁層の上部表面が露出される時まで導電層を平坦化エッチングして導電プラグを形成し、コンタクトスペーサ及び絶縁層の一部も一緒にエッチングされ、コンタクトスペーサの上部表面とその下部表面の大きさが同一になるように形成する段階を付加的に含む。
【００１６】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、半導体基板上に形成された絶縁層をエッチングしてコンタクトホールを形成する段階と、コンタクトホールの一部を導電層で充填して凹んだコンタクトプラグを形成する段階と、凹んだコンタクトプラグ上のコンタクトホールの両側壁にコンタクトスペーサを形成する段階と、コンタクトスペーサの上部表面とその下部表面の大きさが同一になるようにコンタクトスペーサ及び絶縁層の一部を平坦化エッチングする段階とを含む。
【００１７】
この方法の望ましい実施例において、平坦化エッチング工程以前に、コンタクトホールが完全に充填される時まで絶縁層上に導電層を形成する段階を付加的に含むことができ、この導電層が平坦化エッチング工程によりエッチングされ、導電プラグが形成される。
【００１８】
この方法の望ましい実施例において、絶縁層上に導電プラグと電気的に接続される導電パターンを形成する段階を付加的に含むことができる。
【００１９】
上述の目的を達成するための本発明によると、半導体装置のコンタクト構造は、絶縁層を間に置いて下部導電層と上部導電層を相互連結するコンタクト構造を有する半導体装置において、半導体基板上にコンタクトホールを有するように形成された絶縁層と、コンタクトホールの一部を充填するように形成された凹んだコンタクトプラグと、凹んだコンタクトプラグ上のコンタクトホールの両側壁に形成されており、その上部表面とその下部表面の大きさが同一に形成されたコンタクトスペーサを含む。
【００２０】
図９、図１４、そして図１６を参照すると、本発明の実施例による半導体装置のコンタクト形成方法は、コンタクトホールの一部を導電層で充填して凹んだコンタクトプラグが形成される。凹んだコンタクトプラグ上のコンタクトホール両側壁にコンタクトスペーサが形成され、コンタクトホールの開口部の大きさが省かれる。絶縁層上に凹んだコンタクトプラグと電気的に接続されるようにコンタクト電極が形成される。この際、コンタクトスペーサはコンタクト電極とエッチング選択比を有する物質で形成される。このような半導体装置の製造方法により、凹んだコンタクトプラグ(ｒｅｃｅｓｓｅｄ ｃｏｎｔａｃｔ ｐｌｕｇ)及びコンタクトスペーサ(ｃｏｎｔａｃｔ ｓｐａｃｅｒ)を形成することによりコンタクトホールの開口部の大きさを減少させることができ、コンタクトプラグとその上部の導電膜パターンの誤整列マージンを増やすことができる。また、平坦化エッチングを通してコンタクトスペーサの上部表面とその下部表面の大きさを同一に形成することによって、誤整列マージンをもっと増やすことができる。そして、ストレージノードが誤整列される場合そのネック部分が過度にエッチングされ、ストレージノードが倒れることを防止でき、ビットラインコンタクトプラグとビットライン間の誤整列マージンを増やすことによってビットラインとビットライン間のスペースを増やすことができ、したがって、隣接したビットライン間のブリッジを防止できる。
【００２１】
【発明の実施の形態】
以下、図５乃至図１６を参照して本発明の実施例を詳しく説明する。
(第１参考例)
図６乃至図９は本発明の第１参考形態によるストレージノード形成方法の工程を順に示す流れ図である。
本発明の第１参考例による半導体装置のコンタクト構造は図９を参照して説明する。
図９を参照すると、本発明の第１参考例による半導体装置のコンタクト構造は、半導体基板(図示せず)上に形成された絶縁層１００と、この絶縁層１００をエッチングして形成されたコンタクトホール１０２を含む。構造は、コンタクトホール１０２の一部を充填するように形成された凹んだコンタクトプラグ１０４と、この凹んだコンタクトプラグ１０４上のコンタクトホール１０２両側壁に形成されたコンタクトスペーサ１０６ａを含む。コンタクトスペーサ１０６ａはコンタクトホール１０２の開口部の大きさを減少させる。構造は、絶縁層１００上に凹んだコンタクトプラグ１０４と電気的に接続されるように形成されたコンタクト電極１０８ａを含む。
【００２２】
ここで、コンタクトスペーサ１０６ａは、コンタクト電極１０８ａとエッチング選択比を有する物質で形成される。
【００２３】
コンタクト電極１０８ａは例えば、ポリシリコンで形成され、コンタクトスペーサ１０６ａはＳｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、Ｗ−Ｎなどの絶縁及び導電性化合物またはＷ、Ｔｉ、そしてＳｉなどの導電性物質中少なくともいずれか一つで形成される。
【００２４】
上述のような半導体装置のコンタクト形成方法は次の通りである。
図６を参照すると、本発明の第１参考例による半導体装置のコンタクト、例えば半導体メモリ装置のストレージノードの形成方法は、まず半導体基板(図示せず)上に絶縁層１００が形成される。絶縁層１００がエッチングされ、ストレージノードコンタクトホール１０２が形成される。ストレージノードコンタクトホール１０２の一部を充填するように凹んだストレージノードコンタクトプラグ１０４が形成される。
【００２５】
より詳しくは、凹んだストレージノードコンタクトプラグ１０４は、コンタクトホール１０２を含んで絶縁層１００上に第１導電層が形成される。第１導電層はＳｉ、Ｗ、Ａｌ、Ｔｉ、ＴｉＮ、ＷＮ、Ｃｕ、Ｐｔ、Ａｕ、そしてＡｇ等全ての導電性物質を含む。コンタクトホール１０２両側の絶縁層１００の上部表面が露出される時まで第１導電層がエッチングされ、ストレージノードコンタクトプラグすなわち、埋込コンタクト(ｂｕｒｉｅｄ ｃｏｎｔａｃｔ)が形成される。第１導電層のエッチングは乾式または湿式方法によるエッチバック(ｅｔｃｈ ｂａｃｋ)工程またはＣＭＰ(ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ)などの平坦化エッチング(ｐｌａｎａｒｉｚａｔｉｏｎ ｅｔｃｈ)工程等で遂行される。この際、第１導電層に対して乾式または湿式方法でオーバーエッチング(ｏｖｅｒ ｅｔｃｈ)工程を遂行してストレージノードコンタクトプラグの表面が絶縁層１００の表面より低くなるようにする。このようにして凹んだストレージノードコンタクトプラグ１０４が形成される。
【００２６】
図７において、凹んだストレージノードコンタクトプラグ１０４を含んで絶縁層１００上にスペーサ形成用物質層１０６が形成される。物質層１０６は、後続工程により形成されるストレージノード形成用第２導電層１０８とエッチング選択比(ｅｔｃｈ ｓｅｌｅｃｔｉｖｉｔｙ)を有する物質で形成される。物質層１０６は、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、Ｗ−Ｎなどの絶縁及び導電性化合物、Ｗ、Ｔｉ、Ｓｉなどの導電性物質などを含む。
【００２７】
物質層１０６の厚さはコンタクトホール１０２の両側壁に形成された物質層１０６が相互接触しない厚さ範囲内で形成される。すなわち、コンタクトホール１０２の幅が２ｎｍ乃至４００ｎｍ範囲を有する場合、物質層１０６は１ｎｍ乃至２００ｎｍの厚さで形成される。ここで、凹んだストレージノードコンタクトプラグ１０４の凹みの深さは、望ましくは物質層１０６の厚さ以上になるようにする。
【００２８】
図８を参照すると、物質層１０６が例えば、全面エッチバック工程でエッチングされ、凹んだストレージノードコンタクトプラグ１０４上のコンタクトホール１０２の両側壁にコンタクトスペーサ１０６ａが形成される。
【００２９】
最後に、コンタクトホール１０２が完全に充填される時まで絶縁層１００上にストレージノード形成用第２導電層１０８、例えばポリシリコン層が形成される。第２導電層１０８がこの分野でよく知られたフォトリソグラフィ工程によりパターニングされると、図９に示されたように凹んだストレージノードコンタクトプラグ１０４と電気的に接続されるストレージノード１０８ａが形成される。
【００３０】
図１０は、本発明の第１参考例による誤整列されたストレージノードを示す断面図である。
図１０を参照すると、ストレージノード１０８ｂ形成時、ストレージノード１０８ｂがストレージノードコンタクトプラグ１０４に対して誤整列される場合にも、コンタクトスペーサ１０６ａによる誤整列マージンの増加でストレージノード１０８ｂが安定的に形成される。また、ストレージノード１０８ｂ形成のためのオーバーエッチング工程時コンタクトスペーサ１０６ａがエッチング停止層として用いられることによって、ストレージノード１０８ｂのネック部分のオーバーエッチングによるストレージノード１０８ｂの倒れが防止される。
【００３１】
本発明の実施例による半導体装置のコンタクト形成方法はビットラインコンタクト形成にも同様に適用できる。
【００３２】
図１１は、本発明の第１参考例によるビットライン２０８ａ〜２０８ｃを示す平面図であり、図１２は図１１のＢ−Ｂ'ラインを沿って切断された断面図である。
【００３３】
本発明の実施例によるビットライン２０８ａ〜２０８ｃは従来のビットラインと異なり図１１のように、ビットラインコンタクト領域に突出部がない直線形状を有する。
【００３４】
図１２を参照すると、半導体基板(図示せず)上に形成された絶縁層２００をエッチングしてビットラインコンタクトホール２０２が形成される。コンタクトホール２０２の一部を第１導電層で充填して凹んだビットラインコンタクトプラグ２０４が形成される。第１導電層はＳｉ、Ｗ、Ａｌ、Ｔｉ、ＴｉＮ、ＷＮ、Ｃｕ、Ｐｔ、Ａｕ、そしてＡｇ等全ての導電性物質を含む。凹んだビットラインコンタクトプラグ２０４は、凹んだストレージノードコンタクトプラグと同様の方法で形成される。
【００３５】
凹んだビットラインコンタクトプラグ２０４を含んで絶縁層２００上にスペーサ形成用物質層が形成される。物質層が例えば全面エッチバック工程でエッチングされ、ビットラインコンタクトプラグ２０４上のコンタクトホール２０２の両側壁にコンタクトスペーサ２０６が形成される。
【００３６】
物質層は、後続工程により形成されるビットライン形成用第２導電層とエッチング選択比を有する物質で形成される。物質層は、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、Ｗ−Ｎなどの絶縁及び導電性化合物、Ｗ、Ｔｉ、Ｓｉなどの導電性物質などを含む。
【００３７】
凹んだビットラインコンタクトプラグ２０４を含んで絶縁層２００上にビットライン形成用第２導電層が形成される。第２導電層がこの分野でよく知られたフォトリソグラフィ工程を用いてパターニングされ、ビットラインコンタクトプラグ２０４と電気的に接続されるビットライン２０８ａ、２０８ｃが形成される。この際、コンタクトスペーサ２０６により参照番号２０７で示したように、ビットラインコンタクトホール２０２の開口部の大きさが減少し、ビットラインコンタクトプラグ２０４に対するビットライン２０８ａ、２０８ｃの誤整列マージンが増える。また、ビットライン２０８ａ−２０８ｃ間のスペースが増える。
【００３８】
(実施例２)
図１３及び図１４は本発明の第２実施例による半導体装置のコンタクト形成方法を概略的に示す流れ図であって、誤整列されたコンタクト電極を示す断面図である。
一方、図１４を参照すると、本発明の第２実施例による半導体装置のコンタクト構造は、第１参考例と同じく、凹んだコンタクトプラグ３０４上のコンタクトホール３０２の両側壁に形成されたコンタクトスペーサ３０６を含む。しかし、第１参考例と異なり、コンタクトスペーサ３０６はその上部表面とその下部表面の大きさが同一に形成されている。このようなコンタクトスペーサ３０６は次のような工程順序により形成される。すなわち、図１３と同じく、コンタクトホール３０２を含んで絶縁層３００上にスペーサ形成用物質層が形成される。次に、物質層が、例えばエッチバック工程でスペーサ形態にエッチングされた後、ＣＭＰ工程によりその一部が平坦化エッチングされることで形成される。
【００３９】
この構造は、絶縁層３００上に凹んだコンタクトプラグ３０４と電気的に接続されるように形成されたコンタクト電極３０８を含む。このコンタクト電極３０８はストレージノード及びビットラインなどをすべて含む。
【００４０】
ここで、コンタクトスペーサ３０６はコンタクト電極３０８とエッチング選択比を有する物質で形成される。コンタクトスペーサ３０６は例えば、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、Ｗ−Ｎなどの絶縁及び導電性化合物、Ｗ、Ｔｉ、Ｓｉなどの導電性物質中いずれか一つで形成され、コンタクト電極３０８はポリシリコンで形成される。
【００４１】
このように、コンタクトホール３０２上部の両側壁にコンタクトスペーサ３０６が形成されることによって、コンタクトホール３０２の開口部の大きさが減少されるだけでなく、コンタクトスペーサ３０６の上部及び下部の大きさが同一に形成されることによって凹んだコンタクトプラグ３０４に対する後続コンタクト電極３０８の誤整列マージンがもっと増える。
【００４２】
(実施例３)
図１５及び図１６は、本発明の第３実施例による半導体装置のコンタクト形成方法を概略的に示す流れ図であって、誤整列されたコンタクト電極を示す断面図である。
図１５及び図１６において、図１３及び図１４に示された半導体装置のコンタクト構造の構成要素と同一な機能を有する構成要素に対しては同一な参照番号を併記し、その詳細な説明は省略する。
図１５を参照すると、本発明の第３実施例による半導体装置のコンタクト形成方法は、第１及び第２実施例と同様に、絶縁層３００がエッチングされ、コンタクトホール３０２が形成される。コンタクトホール３０２の一部が導電層で充填され、凹んだコンタクトプラグ３０４が形成される。凹んだコンタクトプラグ３０４上のコンタクトホール３０２の両側壁にコンタクトスペーサ３０６が形成される。コンタクトスペーサ３０６は第２実施例と同様の工程順序により、その上部表面とその下部表面の大きさが同一に形成される。
【００４３】
一方、コンタクトスペーサ３０６形成時、コンタクトスペーサ３０６間のコンタクトホール３０２内に凹んだコンタクトプラグ３０４と電気的に接続される導電プラグ(ｃｏｎｄｕｃｔｉｖｅ ｐｌｕｇ)３０７が同時に形成される。導電プラグ３０７はコンタクトプラグ３０６形成のためのＣＭＰ工程以前にコンタクトホール３０２が完全に充填される時まで絶縁層３００上に導電層が蒸着された後、この導電層がエッチバック工程で形成されたコンタクトスペーサと一緒にＣＭＰ工程で平坦化エッチングされて形成される。このように、導電層でコンタクトスペーサ間のコンタクトホール３０２を充填した後、ＣＭＰ工程を遂行することによってＣＭＰ工程時発生されるパーティクル(ｐａｒｔｉｃｌｅ)が凹んだコンタクトプラグ３０４の表面にあたえる影響を防止するようになる。
【００４４】
最後に、絶縁層３００上に導電プラグ３０７を通して凹んだコンタクトプラグ３０４と電気的に接続されるコンタクト電極３０８が形成されると図１６と同じく、本発明の第３実施例による半導体装置のコンタクト構造が完成される。
【００４５】
このようなコンタクト構造は第２実施例と同様に凹んだコンタクトプラグ３０４に対する後続コンタクト電極３０８の誤整列マージンをもっと増やすようになる。
【００４６】
【発明の効果】
本発明は、凹んだコンタクトプラグと、コンタクトスペーサを形成することによりコンタクトホールの開口部の大きさを減少させることができ、コンタクトプラグとその上部のコンタクト電極の誤整列マージンを増やすことができる効果がある。
また、本発明は平坦化エッチングを通してコンタクトスペーサの上部表面とその下部表面の大きさを同一に形成することによって、誤整列マージンをもっと増やすことができる効果がある。
そして、本発明はストレージノードが誤整列される場合、そのネック部分が過度にエッチングされ、ストレージノードが倒れることを防止でき、ビットラインコンタクトプラグとビットライン間の誤整列マージンを増やすことによってビットラインとビットライン間のスペースを増やすことができ、したがって、隣接したビットライン間のブリッジを防止できる効果がある。
【図面の簡単な説明】
【図１】 従来のストレージノード形成方法の工程を順に示す流れ図である。
【図２】 従来のストレージノード形成方法の工程を順に示す流れ図である。
【図３】 従来の誤整列されたストレージノードを示す断面図である。
【図４】 従来のビットラインを示す平面図である。
【図５】 図４のＡ−Ａ'線に沿って切断された断面図である。
【図６】 本発明の第１参考例によるストレージノード形成方法の工程を順に示す流れ図である。
【図７】 本発明の第１参考例によるストレージノード形成方法の工程を順に示す流れ図である。
【図８】 本発明の第１参考例によるストレージノード形成方法の工程を順に示す流れ図である。
【図９】 本発明の第１参考例によるストレージノード形成方法の工程を順に示す流れ図である。
【図１０】 本発明の第１参考例による誤整列されたストレージノードを示す断面図である。
【図１１】 本発明の第１参考例によるビットラインを示す平面図である。
【図１２】 図１１のＢ−Ｂ'ラインに沿って切断された断面図である。
【図１３】 本発明の第２実施例による半導体装置のコンタクト形成方法を概略的に示す流れ図であって、誤整列されたコンタクト電極を示す断面図である。
【図１４】 本発明の第２実施例による半導体装置のコンタクト形成方法を概略的に示す流れ図であって、誤整列されたコンタクト電極を示す断面図である。
【図１５】 本発明の第３実施例による半導体装置のコンタクト形成方法を概略的に示す流れ図であって、誤整列されたコンタクト電極を示す断面図である。
【図１６】 本発明の第３実施例による半導体装置のコンタクト形成方法を概略的に示す流れ図であって、誤整列されたコンタクト電極を示す断面図である。
【符号の説明】
２、１０、１００、２００、３００ 絶縁層
４、１０２、２０２ ストレージノードコンタクトホール
６ａ、６ｂ、１０８ａ、１０８ｂ ストレージノード
１２、２０２ ビットラインコンタクトホール
１４、２０４ ビットラインコンタクトプラグ
２０８ ビットライン
１０４ ストレージノードコンタクトプラグ
１０６ａ、２０６、３０６ コンタクトスペーサ
３０２ コンタクトホール
３０４ 凹んだコンタクトプラグ
３０７ 導電プラグ
３０８ コンタクト電極

Claims (21)

  1. 半導体基板上に形成された絶縁層をエッチングしてコンタクトホールを形成する段階と、
    前記コンタクトホールの一部を第１導電層で充填して凹んだコンタクトプラグを形成する段階と、
    前記凹んだコンタクトプラグ上のコンタクトホールの両側壁にコンタクトスペーサを形成する段階と、
    前記コンタクトスペーサ及び絶縁層上に第２導電層を形成する段階と、
    前記第２導電層をパターニングして前記凹んだコンタクトプラグと電気的に接続されるコンタクト電極を形成する段階と、
    を含み、前記第２導電層形成前、前記コンタクトスペーサの上部表面とその下部表面の大きさが同一になるように前記コンタクトスペーサ及び絶縁層の一部を平坦化エッチングする段階とをさらに含むことを特徴とする半導体装置のコンタクト形成方法。
  2. 前記凹んだコンタクトプラグ形成段階は、前記コンタクトホール及び絶縁層上に前記第１導電層を形成する段階と、
    前記コンタクトホール両側の絶縁層の上部表面が露出するまで前記第１導電層をエッチングしてコンタクトプラグを形成する段階と、
    前記コンタクトプラグの一部をエッチングして凹んだコンタクトプラグを形成する段階とを含むことを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
  3. 前記第１導電層は、Ｓｉ、Ｗ、Ａｌ、Ｔｉ、ＴｉＮ、ＷＮ、Ｃｕ、Ｐｔ、Ａｕ、およびＡｇ中の少なくとも一つで形成されることを特徴とする請求項１または２に記載の半導体装置のコンタクト形成方法。
  4. 前記コンタクトスペーサは、前記第２導電層とエッチング選択比を有する導電物質または絶縁物質のいずれか一つで形成されることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
  5. 前記コンタクトスペーサは、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、またはＷ−Ｎの化合物質、Ｗ、Ｔｉ、ならびにＳｉ中の少なくとも一つで形成されることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
  6. 前記第２導電層形成前、前記コンタクトホールが完全に充填されるまで前記絶縁層上に導電層を形成する段階と、
    前記絶縁層の上部表面が露出するまで前記導電層を平坦化エッチングして導電プラグを形成し、前記コンタクトスペーサ及び絶縁層の一部も一緒にエッチングされ、前記コンタクトスペーサの上部表面とその下部表面の大きさが同一になるように形成する段階とをさらに含むことを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
  7. 半導体基板上に形成された絶縁層をエッチングしてコンタクトホールを形成する段階と、
    前記コンタクトホールの一部を第１導電層で充填して凹んだコンタクトプラグを形成する段階と、
    前記凹んだコンタクトプラグ上のコンタクトホールの両側壁にコンタクトスペーサを形成する段階と、
    前記コンタクトスペーサおよび絶縁層上に第２導電層を形成する段階と、
    前記第２導電層をパターニングして前記コンタクトプラグと電気的に接続されるように導電ラインを形成し、前記導電ラインは基板の上部で見て突出部がない直線形状を有するように形成する段階と、
    を含み、前記第２導電層形成前、前記コンタクトスペーサの上部表面とその下部表面の大きさが同一になるように前記コンタクトスペーサ及び絶縁層の一部を平坦化エッチングする段階をさらに含むことを特徴とする半導体装置のコンタクト形成方法。
  8. 前記凹んだコンタクトプラグ形成段階は、前記コンタクトホールおよび絶縁層上に前記第１導電層を形成する段階と、
    前記コンタクトホール両側の絶縁層の上部表面が露出するまで前記第１導電層をエッチングしてコンタクトプラグを形成する段階と、
    前記コンタクトプラグの一部をエッチングして凹んだコンタクトプラグを形成する段階とを含むことを特徴とする請求項７に記載の半導体装置のコンタクト形成方法。
  9. 前記第１導電層は、Ｓｉ、Ｗ、Ａｌ、Ｔｉ、ＴｉＮ、ＷＮ、Ｃｕ、Ｐｔ、Ａｕ、およびＡｇ中の少なくとも一つで形成されることを特徴とする請求項７または９に記載の半導体装置のコンタクト形成方法。
  10. 前記コンタクトスペーサは、前記第２導電層とエッチング選択比を有する導電物質または絶縁物質のいずれか一つで形成されることを特徴とする請求項７に記載の半導体装置のコンタクト形成方法。
  11. 前記コンタクトスペーサは、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、またはＷ−Ｎの化合物質、Ｗ、Ｔｉ、ならびにＳｉ中の少なくとも一つで形成されることを特徴とする請求項７に記載の半導体装置のコンタクト形成方法。
  12. 前記第２導電層形成前、前記コンタクトホールが完全に充填されるまで前記絶縁層上に導電層を形成する段階と、
    前記絶縁層の上部表面が露出するまで前記導電層を平坦化エッチングして導電プラグを形成し、前記コンタクトスペーサ及び絶縁層の一部も一緒にエッチングされ、前記コンタクトスペーサの上部表面とその下部表面の大きさが同一になるように形成する段階をさらに含むことを特徴とする請求項７に記載の半導体装置のコンタクト形成方法。
  13. 半導体基板上に形成された絶縁層をエッチングしてコンタクトホールを形成する段階と、
    前記コンタクトホールの一部を導電層で充填して凹んだコンタクトプラグを形成する段階と、
    前記凹んだコンタクトプラグ上の前記コンタクトホールの両側壁にコンタクトスペーサを形成する段階と、
    前記コンタクトスペーサの上部表面とその下部表面の大きさが同一になるように前記コンタクトスペーサ及び絶縁層の一部を平坦化エッチングする段階と、
    を含むことを特徴とする半導体装置のコンタクト形成方法。
  14. 前記凹んだコンタクトプラグ形成段階は、前記コンタクトホールおよび絶縁層上に前記導電層を形成する段階と、
    前記コンタクトホール両側の絶縁層の上部表面が露出するまで前記導電層をエッチングしてコンタクトプラグを形成する段階と、
    前記コンタクトプラグの一部をエッチングして凹んだコンタクトプラグを形成する段階とを含むことを特徴とする請求項１３に記載の半導体装置のコンタクト形成方法。
  15. 前記コンタクトスペーサは、導電物質または絶縁物質のいずれか一つで形成されることを特徴とする請求項１３に記載の半導体装置のコンタクト形成方法。
  16. 前記コンタクトスペーサは、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、またはＷ−Ｎの化合物質、Ｗ、Ｔｉ、ならびにＳｉ中の少なくとも一つで形成されることを特徴とする請求項１３に記載の半導体装置のコンタクト形成方法。
  17. 前記平坦化エッチング工程前、前記コンタクトホールが完全に充填されるまで前記絶縁層上に導電層を形成する段階をさらに含み、この導電層が前記平坦化エッチング工程によりエッチングされ、導電プラグが形成されることを特徴とする請求項１３に記載の半導体装置のコンタクト形成方法。
  18. 前記絶縁層上に前記導電プラグと電気的に接続される導電パターンを形成する段階をさらに含むことを特徴とする請求項１７に記載の半導体装置のコンタクト形成方法。
  19. 絶縁層を間に置いて下部導電層と上部導電層を相互連結するコンタクト構造を有する半導体装置において、
    半導体基板上にコンタクトホールを有するように形成された絶縁層と、
    前記コンタクトホールの一部を充填するように形成された凹んだコンタクトプラグと、
    前記凹んだコンタクトプラグ上のコンタクトホールの両側壁に形成されており、その上部表面とその下部表面の大きさが同一に形成されたコンタクトスペーサと、
    を備えることを特徴とする半導体装置のコンタクト構造。
  20. 前記コンタクトスペーサは、導電物質または絶縁物質のいずれか一つで形成されることを特徴とする請求項１９に記載の半導体装置のコンタクト構造。
  21. 前記コンタクトスペーサは、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、またはＷ−Ｎの化合物質、Ｗ、Ｔｉ、ならびにＳｉ中の少なくとも一つで形成されることを特徴とする請求項１９に記載の半導体装置のコンタクト構造。
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