JP4057745B2 - 半導体装置のコンタクト形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置の製造方法に関するものであり、より詳しくはコンタクト形成方法に関するものである。
【０００２】
【従来の技術】
図１及び図２は、従来の半導体メモリ装置のストレージノードの製造方法の工程を順次的に示す断面図である。
図１を参照すると、従来のＤＲＡＭセルキャパシタのストレージノード製造方法は、まず半導体基板１上に多層膜、例えば層間絶縁膜（interlayer insulation films）２が形成される。半導体基板１の一部の上部表面が露出されるときまで、多層膜２がエッチングされてコンタクトホール３、即ちストレージノードコンタクトホール（storage nodecontact hole）３が形成される。コンタクトホール３を十分に充填するように層間絶縁膜２上にストレージノード形成用導電層４、例えばポリシリコン膜が形成される。
【０００３】
ポリシリコン膜４がストレージノード形成用マスクを使用してパターニング（patterning）されると、図２に図示されたように、ストレージノード４ａが形成される。このストレージノード４ａがコンタクトホール３に正確に整列（align）されたことを示す。これに対する平面投影図は、図２のとおりである。
【０００４】
しかし、ストレージノードパターニング工程において、ストレージノード４ｂとコンタクトホール３との間に誤整列（misalign）が発生されると、図４のように、ストレージノードパターニングのための乾式エッチング工程時一般的に行われる過エッチング（overetch）工程によってストレージノード４ｂの首部分が狭くなる「ネッキング（necking）」現象（参照番号５）が発生される。
【０００５】
図５は、図４の平面投影図として、ここで参照番号５は、ストレージノード４ｂとコンタクトホール３の連結部位を示す。このようなネッキング現象が著しい場合、ストジーレノード４ｂが倒れる（fall down）問題が発生される。
【０００６】
【発明が解決しようとする課題】
本発明の第一の目的は、ストレージノードが誤整列されても過度なネッキング現象が防止できる半導体装置のコンタクト形成方法を提供することである。
第二の目的は、ストレージノードの倒れることが防止できる半導体装置のコンタクト形成方法を提供することである。
【０００７】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、半導体基板上に層間絶縁膜を形成する段階と、半導体基板の一部が露出されるときまで、層間絶縁膜をエッチングして層間絶縁膜内にコンタクトホールを形成する段階と、コンタクトホール下部の半導体基板と接触され、層間絶縁間の上部表面より相対的に低い上部表面を有するコンタクトプラグを形成する段階と、コンタクトホールのトポロジー（topology）に沿って層間絶縁膜上にコンタクトプラグと電気的に接続されるように第１導電層を形成する段階と、コンタクトホールを物質層として完全に充填する段階と、物質層を含んで第１導電層上に第２導電層を形成する段階と、コンタクト電極形成用マスクを使用して第２導電層及び第１導電層をエッチングしてコンタクト電極を形成する。
【０００８】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、半導体基板上に層間絶縁膜を形成する段階と、半導体基板の一部が露出されるときまで、層間絶縁膜をエッチングして層間絶縁膜内にコンタクトホールを形成する段階と、コンタクトホール下部の半導体基板と接触され、層間絶縁間の上部表面より相対的に低い上部表面を有するコンタクトプラグを形成する段階と、コンタクトホールのトポロジーに沿って層間絶縁膜上にコンタクトプラグと電気的に接続されるように第１導電層を形成する段階と、コンタクトホール両側壁の第１導電層上にコンタクトスペーサーを形成する段階と、コンタクトホールを完全に充填するように第１導電層上に第２導電層を形成する段階と、コンタクト電極形成用マスクを使用して第２導電層及び第１導電層をエッチングしてコンタクト電極を形成する。
【０００９】
図１０及び図１６を参照すると、本発明の実施形態による新たな半導体装置のコンタクト形成方法は、リセスされたコンタクトプラグ（recessed contact plug）が形成された後、コンタクトホールのトポロジーに沿って層間絶縁膜上にコンタクトプラグと電気的に接続される導電層が形成される。コンタクトホールが物質層で充填されたり、コンタクトホール両側壁の導電層上に物質層によるコンタクトスペーサーが形成される。このとき、物質層は、導電層及び後続ストレージノード形成用導電層とエッチング選択比を有する物質で形成される。このような半導体装置の製造方法によって、ストレージノードが誤整列されてもストレージノードの過度なネッキング現象が防止でき、従ってストレージノードの倒れることが防止できる。
【００１０】
【発明の実施の形態】
（実施形態１）
以下図６乃至図１１を参照して、本発明の第１実施形態を詳細に説明する。
図６乃至図１０は、本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順序に示す断面図である。
【００１１】
図６を参照すると、本発明の第１実施形態によるＤＲＡＭセルキャパシタの製造方法は、まず半導体基板１００上に層間絶縁膜１０２が形成される。層間絶縁膜１０２上に形成されたフォトレジストパターン（未図示）等をマスクとして使用して層間絶縁膜１０２がエッチングされる。そうすると、半導体基板１００の一部、例えば不純物領域（未図示）一部の上部表面が露出されるようにコンタクトホール１０３、即ちストレージノードコンタクトホール１０３が形成される。コンタクトホール１０３の一部を充填するようにリセスされたコンタクトプラグ１０４が形成される。
【００１２】
リセスされたコンタクトプラグ１０４は、１００Å乃至５０００Åの範囲内のリセス深さを有するように形成される。
リセスされたコンタクトプラグ１０４は、次の工程を通して形成される。まず、コンタクトホール１０３を充填するように層間絶縁膜１０２上に導電層が形成された後、この導電層がエッチバック（etch back）工程で平坦化エッチングされる。このとき、導電層は、コンタクトプラグ１０４の上部表面が層間絶縁膜１０２の上部表面より相対的に低いレベル（lower level）を有するように、即ちコンタクトプラグ１０４がリセス深さｔを有するように過エッチングされる。結果的にリセスされたコンタウトプラグ１０４が形成される。
【００１３】
又は、まずコンタクトホール１０３を充填するように層間絶縁膜１０２上に導電層が形成された後、層間絶縁膜１０２の上部表面が露出されるときまで導電層がＣＭＰ工程で平坦化エッチングされる。そして乾式エッチング及び湿式エッチングのうち、いずれか１つでコンタクトホール１０３内の導電層の一部をエッチングして結果的にリセスされたコンタクトプラグ１０４が形成される。
【００１４】
リセスされたコンタクトプラグ１０４形成のための導電層は、各々Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。
【００１５】
図７において、コンタクトホール１０３のトポロジーに沿って層間絶縁膜１０２上にリセスされたコンタクトプラグ１０４と電気的に接続される一種のキャッピング層（capping layer）の導電層１０５が形成される。導電層１０５は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。導電層１０５は、１００Å乃至３０００Åの厚さ範囲内に形成される。
【００１６】
図８を参照すると、コンタクトホール１０３が十分に充填するように導電層１０５上に物質層１０６が形成される。物質層１０６は、導電層１０５、そして後続工程で形成されるストレージ電極物質とエッチング選択比を有する物質で形成され、導電物質及び絶縁物質のうち、いずれか１つで形成される。
【００１７】
物質層は、例えばシリコン酸化膜としてＢＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘ（flowable oxide）のうち、ある１つで形成される。物質層は、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いずれか１つで形成される。
【００１８】
図９のように、物質層１０６が、例えば、エッチバック工程でコンタクトホール１０３両側の導電層１０５の上部表面が露出されるときまで平坦化エッチングされ孤立される。そうすると、物質層プラグ１０６ａ、例えばシリコン酸化膜プラグが形成される。物質層プラグ１０６ａを含んで導電層１０５上にストレージノード形成用導電層１０８が形成される。
【００１９】
導電層１０８は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。ここで、リセスされたコンタクトプラグ１０４と導電層１０５、１０８は、望ましくは、全部ポリシリコンで形成され、このとき、物質層プラグ１０６ａは、シリコン酸化膜で形成される。
【００２０】
導電層１０８が、この分野でよく知られたフォトリソグラフィ工程を通してパターニングされると、図１０に図示されたように、ＤＲＡＭセルキャパシタの下部電極であるストレージノード１１０が形成される。ここで、ストレージノード１１０がコンタクトホール１０３に対して誤整列された場合を示している。しかし、誤整列程度が図４に図示された従来ストレージノード４ｂと同程度であっても、物質層プラグ１０６ａが導電層１０５、１０８に対してエッチング選択比を有するため、従来の過度なネッキング現象はない。
【００２１】
図１１は、図１０の平面投影図である。
図１１を参照すると、ストレージノード１１０がコンタクトホール１０３に対して誤整列されているが、導電層１０５と物質層プラグ１０６ａによって維持されることが分かる。このとき、参照番号１１１は、ストレージノード１１０とコンタクトホール１０３との間の連結部位を示す。
【００２２】
ストレージノード１１０とコンタクトホール１０３との間の誤整列マージンとコンタクト抵抗を得るためストレージノード１１０とコンタクトホール１０３との間の接触面積を考慮して物質層プラグ１０６ａの半径を調節するようになる。これは、物質層１０６蒸着前に形成される導電層１０５の厚さを調節することによって可能である。
【００２３】
（実施形態２）
次は、図１２乃至図１９を参照して、本発明の第２実施形態を詳細に説明する。
図１２乃至図１６は、本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順序に示す断面図である。
【００２４】
図１２を参照すると、本発明の第２実施形態によるＤＲＡＭセルキャパシタの製造方法は、まず半導体基板２００上に層間絶縁膜２０２が形成される。層間絶縁膜２０２上に形成されたフォトレジストパターン（未図示）等をマスクとして使用して層間絶縁膜２０２がエッチングされる。そうすると、半導体基板２００の一部、例えば不純物領域（未図示）一部の上部表面が露出されるようにコンタクトホール２０３、即ちストレージノードコンタクトホール２０３が形成される。コンタクトホール２０３の一部が充填されるようにリセスされたコンタクトプラグ２０４が形成される。
【００２５】
リセスされたコンタクトプラグ２０４は、第１実施形態のように、コンタクトホール２０３を充填するように形成された導電層がエッチバック工程で過エッチングされて形成されたり、ＣＭＰ工程で平坦化エッチングされた後、乾式エッチング及び湿式エッチングのうち、いずれか１つでエッチングされて形成される。このとき、リセスされたコンタクトプラグ２０４は、１００Å乃至５０００Å範囲内のリセス深さｔを有するように形成される。
【００２６】
リセスされたコンタクトプラグ２０４形成のための導電層は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。
【００２７】
図１３において、コンタクトホール２０３のトポロジーに沿って層間絶縁膜２０２上にリセスされたコンタクトプラグ２０４と電気的に接続される一種のキャッピング層の導電層２０５が形成される。導電層２０５は、１００Å乃至３０００Åの厚さ範囲内に形成され、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。
【００２８】
図１３を参照すると、コンタクトホール２０３のトポロジに沿って導電層２０５上にエッチング選択比を物質層２０６が形成される。物質層２０６は、後続ストレージノード形成用物質とエッチング選択比を有する物質として、導電物質及び絶縁物質のうち、いずれか１つで形成される。
【００２９】
物質層２０６は、例えばシリコン酸化膜としてＢＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘのうち、いずれか１つで形成されたり、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いずれか１つで形成される。
【００３０】
図１５のように、物質層２０６が、エッチバック工程でエッチングされてコンタクトスペーサー２０６ａ、例えばシリコン酸化膜スペーサーが形成される。コンタクトホール２０３を完全に充填するように導電層２０５上にストレージノード形成用導電層２０８が形成される。
【００３１】
導電層２０８は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。ここで、リセスされたコンタクトプラグ２０４と導電層２０５、２０８は、望ましくは、全部ポリシリコンで形成され、このとき、物質層プラグ２０６ａは、シリコン酸化膜で形成される。
【００３２】
導電層２０８が、この分野でよく知られたフォトリソグラフィ工程を通じてパターニングされると、図１６に図示されたように、ＤＲＡＭセルキャパシタの下部電極であるストレージノード２１０が形成される。ここで、ストレージノード２１０がコンタクトホール２０３に対して誤整列された場合を示している。しかし、コンタクトスペーサー２０６ａが導電層２０５、２０８ａに対してエッチング選択比を有するため、従来の過度なネッキング現象はない。
【００３３】
図１７は、図１６の平面投影図である。
図１７を参照すると、コンタクトスペーサー２０６ａの外部で少しネッキングが発生されることができるが、コンタクトスペーサー２０６ａによってコンタクトスペーサー２０６ａ内部のストレージノード２１０のコンタクトホール２０３との間の接触が完璧に維持される（参照番号２１１）。
【００３４】
一方、図１８のように、導電層パターン２０８ｂ形成時、ストレージノード２１０とコンタクトホール２０３との間の誤整列が著しく発生される場合、図１０のように、コンタクトスペーサー２０６ａ内部でもネッキングが発生される。これによって、コンタクトスペーサー２０６ａ内部でストレージノード２１０とコンタクトホール２０３が接触されなく、コンタクトスペーサー２０６ａ外部の一部のみ接触される（参照番号２１３）。
【００３５】
このような場合が発生されないようにするため、コンタクトスペーサー２０６ａの厚さ及び半径に対する適切な調節が必要である。コンタクトスペーサー２０６ａの半径調節は、導電層２０５の厚さを調節することによって可能で、コンタクトスペーサー２０６ａの厚さ調節は、物質層２０６の厚さを調節することによって可能である。
【００３６】
【発明の効果】
本発明は、コンタクトホールの一部をストレージノードとエッチング選択比を有する物質で充填されたり、その物質でコンタクトホールの両側壁にコンタクトスペーサーを形成することによって、ストレージノードが誤整列されてもストレージノードの過度なネッキング現象が防止でき、従って、ストレージノードの倒れることが防止できる効果がある。
【図面の簡単な説明】
【図１】 従来の半導体装置のストレージノードの製造方法の工程を順序に示す断面図である。
【図２】 従来の半導体装置のストレージノードの製造方法の工程を順序に示す断面図である。
【図３】 図２の平面投影図である。
【図４】 従来の誤整列されたストレージノードを示す断面図である。
【図５】 図４の平面投影図である。
【図６】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図７】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図８】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図９】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１０】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１１】 図１０の平面投影図である。
【図１２】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１３】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１４】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１５】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１６】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１７】 図１６の平面投影図である。
【図１８】 本発明の第２実施形態による誤整列されたストレージノードを示す断面図である。
【図１９】 図１８の平面投影図である。
【符号の説明】
１，１００，２００ 半導体基板
２，１０２，２０２ 層間絶縁膜
３，１０３，２０３ コンタクトホール
４ａ，４ｂ，１１０，２１０ ストレージノード
ｔ リセス深さ
１０４，２０４ リセスされたコンタクトプラグ
１０５，１０８，２０５，２０８ 導電層
１０６，２０６ 物質層
１０６ａ 物質層プラグ
２０６ａ コンタクトプラグ
【発明の属する技術分野】
本発明は、半導体メモリ装置の製造方法に関するものであり、より詳しくはコンタクト形成方法に関するものである。
【０００２】
【従来の技術】
図１及び図２は、従来の半導体メモリ装置のストレージノードの製造方法の工程を順次的に示す断面図である。
図１を参照すると、従来のＤＲＡＭセルキャパシタのストレージノード製造方法は、まず半導体基板１上に多層膜、例えば層間絶縁膜（interlayer insulation films）２が形成される。半導体基板１の一部の上部表面が露出されるときまで、多層膜２がエッチングされてコンタクトホール３、即ちストレージノードコンタクトホール（storage nodecontact hole）３が形成される。コンタクトホール３を十分に充填するように層間絶縁膜２上にストレージノード形成用導電層４、例えばポリシリコン膜が形成される。
【０００３】
ポリシリコン膜４がストレージノード形成用マスクを使用してパターニング（patterning）されると、図２に図示されたように、ストレージノード４ａが形成される。このストレージノード４ａがコンタクトホール３に正確に整列（align）されたことを示す。これに対する平面投影図は、図２のとおりである。
【０００４】
しかし、ストレージノードパターニング工程において、ストレージノード４ｂとコンタクトホール３との間に誤整列（misalign）が発生されると、図４のように、ストレージノードパターニングのための乾式エッチング工程時一般的に行われる過エッチング（overetch）工程によってストレージノード４ｂの首部分が狭くなる「ネッキング（necking）」現象（参照番号５）が発生される。
【０００５】
図５は、図４の平面投影図として、ここで参照番号５は、ストレージノード４ｂとコンタクトホール３の連結部位を示す。このようなネッキング現象が著しい場合、ストジーレノード４ｂが倒れる（fall down）問題が発生される。
【０００６】
【発明が解決しようとする課題】
本発明の第一の目的は、ストレージノードが誤整列されても過度なネッキング現象が防止できる半導体装置のコンタクト形成方法を提供することである。
第二の目的は、ストレージノードの倒れることが防止できる半導体装置のコンタクト形成方法を提供することである。
【０００７】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、半導体基板上に層間絶縁膜を形成する段階と、半導体基板の一部が露出されるときまで、層間絶縁膜をエッチングして層間絶縁膜内にコンタクトホールを形成する段階と、コンタクトホール下部の半導体基板と接触され、層間絶縁間の上部表面より相対的に低い上部表面を有するコンタクトプラグを形成する段階と、コンタクトホールのトポロジー（topology）に沿って層間絶縁膜上にコンタクトプラグと電気的に接続されるように第１導電層を形成する段階と、コンタクトホールを物質層として完全に充填する段階と、物質層を含んで第１導電層上に第２導電層を形成する段階と、コンタクト電極形成用マスクを使用して第２導電層及び第１導電層をエッチングしてコンタクト電極を形成する。
【０００８】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、半導体基板上に層間絶縁膜を形成する段階と、半導体基板の一部が露出されるときまで、層間絶縁膜をエッチングして層間絶縁膜内にコンタクトホールを形成する段階と、コンタクトホール下部の半導体基板と接触され、層間絶縁間の上部表面より相対的に低い上部表面を有するコンタクトプラグを形成する段階と、コンタクトホールのトポロジーに沿って層間絶縁膜上にコンタクトプラグと電気的に接続されるように第１導電層を形成する段階と、コンタクトホール両側壁の第１導電層上にコンタクトスペーサーを形成する段階と、コンタクトホールを完全に充填するように第１導電層上に第２導電層を形成する段階と、コンタクト電極形成用マスクを使用して第２導電層及び第１導電層をエッチングしてコンタクト電極を形成する。
【０００９】
図１０及び図１６を参照すると、本発明の実施形態による新たな半導体装置のコンタクト形成方法は、リセスされたコンタクトプラグ（recessed contact plug）が形成された後、コンタクトホールのトポロジーに沿って層間絶縁膜上にコンタクトプラグと電気的に接続される導電層が形成される。コンタクトホールが物質層で充填されたり、コンタクトホール両側壁の導電層上に物質層によるコンタクトスペーサーが形成される。このとき、物質層は、導電層及び後続ストレージノード形成用導電層とエッチング選択比を有する物質で形成される。このような半導体装置の製造方法によって、ストレージノードが誤整列されてもストレージノードの過度なネッキング現象が防止でき、従ってストレージノードの倒れることが防止できる。
【００１０】
【発明の実施の形態】
（実施形態１）
以下図６乃至図１１を参照して、本発明の第１実施形態を詳細に説明する。
図６乃至図１０は、本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順序に示す断面図である。
【００１１】
図６を参照すると、本発明の第１実施形態によるＤＲＡＭセルキャパシタの製造方法は、まず半導体基板１００上に層間絶縁膜１０２が形成される。層間絶縁膜１０２上に形成されたフォトレジストパターン（未図示）等をマスクとして使用して層間絶縁膜１０２がエッチングされる。そうすると、半導体基板１００の一部、例えば不純物領域（未図示）一部の上部表面が露出されるようにコンタクトホール１０３、即ちストレージノードコンタクトホール１０３が形成される。コンタクトホール１０３の一部を充填するようにリセスされたコンタクトプラグ１０４が形成される。
【００１２】
リセスされたコンタクトプラグ１０４は、１００Å乃至５０００Åの範囲内のリセス深さを有するように形成される。
リセスされたコンタクトプラグ１０４は、次の工程を通して形成される。まず、コンタクトホール１０３を充填するように層間絶縁膜１０２上に導電層が形成された後、この導電層がエッチバック（etch back）工程で平坦化エッチングされる。このとき、導電層は、コンタクトプラグ１０４の上部表面が層間絶縁膜１０２の上部表面より相対的に低いレベル（lower level）を有するように、即ちコンタクトプラグ１０４がリセス深さｔを有するように過エッチングされる。結果的にリセスされたコンタウトプラグ１０４が形成される。
【００１３】
又は、まずコンタクトホール１０３を充填するように層間絶縁膜１０２上に導電層が形成された後、層間絶縁膜１０２の上部表面が露出されるときまで導電層がＣＭＰ工程で平坦化エッチングされる。そして乾式エッチング及び湿式エッチングのうち、いずれか１つでコンタクトホール１０３内の導電層の一部をエッチングして結果的にリセスされたコンタクトプラグ１０４が形成される。
【００１４】
リセスされたコンタクトプラグ１０４形成のための導電層は、各々Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。
【００１５】
図７において、コンタクトホール１０３のトポロジーに沿って層間絶縁膜１０２上にリセスされたコンタクトプラグ１０４と電気的に接続される一種のキャッピング層（capping layer）の導電層１０５が形成される。導電層１０５は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。導電層１０５は、１００Å乃至３０００Åの厚さ範囲内に形成される。
【００１６】
図８を参照すると、コンタクトホール１０３が十分に充填するように導電層１０５上に物質層１０６が形成される。物質層１０６は、導電層１０５、そして後続工程で形成されるストレージ電極物質とエッチング選択比を有する物質で形成され、導電物質及び絶縁物質のうち、いずれか１つで形成される。
【００１７】
物質層は、例えばシリコン酸化膜としてＢＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘ（flowable oxide）のうち、ある１つで形成される。物質層は、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いずれか１つで形成される。
【００１８】
図９のように、物質層１０６が、例えば、エッチバック工程でコンタクトホール１０３両側の導電層１０５の上部表面が露出されるときまで平坦化エッチングされ孤立される。そうすると、物質層プラグ１０６ａ、例えばシリコン酸化膜プラグが形成される。物質層プラグ１０６ａを含んで導電層１０５上にストレージノード形成用導電層１０８が形成される。
【００１９】
導電層１０８は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。ここで、リセスされたコンタクトプラグ１０４と導電層１０５、１０８は、望ましくは、全部ポリシリコンで形成され、このとき、物質層プラグ１０６ａは、シリコン酸化膜で形成される。
【００２０】
導電層１０８が、この分野でよく知られたフォトリソグラフィ工程を通してパターニングされると、図１０に図示されたように、ＤＲＡＭセルキャパシタの下部電極であるストレージノード１１０が形成される。ここで、ストレージノード１１０がコンタクトホール１０３に対して誤整列された場合を示している。しかし、誤整列程度が図４に図示された従来ストレージノード４ｂと同程度であっても、物質層プラグ１０６ａが導電層１０５、１０８に対してエッチング選択比を有するため、従来の過度なネッキング現象はない。
【００２１】
図１１は、図１０の平面投影図である。
図１１を参照すると、ストレージノード１１０がコンタクトホール１０３に対して誤整列されているが、導電層１０５と物質層プラグ１０６ａによって維持されることが分かる。このとき、参照番号１１１は、ストレージノード１１０とコンタクトホール１０３との間の連結部位を示す。
【００２２】
ストレージノード１１０とコンタクトホール１０３との間の誤整列マージンとコンタクト抵抗を得るためストレージノード１１０とコンタクトホール１０３との間の接触面積を考慮して物質層プラグ１０６ａの半径を調節するようになる。これは、物質層１０６蒸着前に形成される導電層１０５の厚さを調節することによって可能である。
【００２３】
（実施形態２）
次は、図１２乃至図１９を参照して、本発明の第２実施形態を詳細に説明する。
図１２乃至図１６は、本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順序に示す断面図である。
【００２４】
図１２を参照すると、本発明の第２実施形態によるＤＲＡＭセルキャパシタの製造方法は、まず半導体基板２００上に層間絶縁膜２０２が形成される。層間絶縁膜２０２上に形成されたフォトレジストパターン（未図示）等をマスクとして使用して層間絶縁膜２０２がエッチングされる。そうすると、半導体基板２００の一部、例えば不純物領域（未図示）一部の上部表面が露出されるようにコンタクトホール２０３、即ちストレージノードコンタクトホール２０３が形成される。コンタクトホール２０３の一部が充填されるようにリセスされたコンタクトプラグ２０４が形成される。
【００２５】
リセスされたコンタクトプラグ２０４は、第１実施形態のように、コンタクトホール２０３を充填するように形成された導電層がエッチバック工程で過エッチングされて形成されたり、ＣＭＰ工程で平坦化エッチングされた後、乾式エッチング及び湿式エッチングのうち、いずれか１つでエッチングされて形成される。このとき、リセスされたコンタクトプラグ２０４は、１００Å乃至５０００Å範囲内のリセス深さｔを有するように形成される。
【００２６】
リセスされたコンタクトプラグ２０４形成のための導電層は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。
【００２７】
図１３において、コンタクトホール２０３のトポロジーに沿って層間絶縁膜２０２上にリセスされたコンタクトプラグ２０４と電気的に接続される一種のキャッピング層の導電層２０５が形成される。導電層２０５は、１００Å乃至３０００Åの厚さ範囲内に形成され、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。
【００２８】
図１３を参照すると、コンタクトホール２０３のトポロジに沿って導電層２０５上にエッチング選択比を物質層２０６が形成される。物質層２０６は、後続ストレージノード形成用物質とエッチング選択比を有する物質として、導電物質及び絶縁物質のうち、いずれか１つで形成される。
【００２９】
物質層２０６は、例えばシリコン酸化膜としてＢＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘのうち、いずれか１つで形成されたり、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いずれか１つで形成される。
【００３０】
図１５のように、物質層２０６が、エッチバック工程でエッチングされてコンタクトスペーサー２０６ａ、例えばシリコン酸化膜スペーサーが形成される。コンタクトホール２０３を完全に充填するように導電層２０５上にストレージノード形成用導電層２０８が形成される。
【００３１】
導電層２０８は、Ｓｉ（poly−Ｓｉ）、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成される。ここで、リセスされたコンタクトプラグ２０４と導電層２０５、２０８は、望ましくは、全部ポリシリコンで形成され、このとき、物質層プラグ２０６ａは、シリコン酸化膜で形成される。
【００３２】
導電層２０８が、この分野でよく知られたフォトリソグラフィ工程を通じてパターニングされると、図１６に図示されたように、ＤＲＡＭセルキャパシタの下部電極であるストレージノード２１０が形成される。ここで、ストレージノード２１０がコンタクトホール２０３に対して誤整列された場合を示している。しかし、コンタクトスペーサー２０６ａが導電層２０５、２０８ａに対してエッチング選択比を有するため、従来の過度なネッキング現象はない。
【００３３】
図１７は、図１６の平面投影図である。
図１７を参照すると、コンタクトスペーサー２０６ａの外部で少しネッキングが発生されることができるが、コンタクトスペーサー２０６ａによってコンタクトスペーサー２０６ａ内部のストレージノード２１０のコンタクトホール２０３との間の接触が完璧に維持される（参照番号２１１）。
【００３４】
一方、図１８のように、導電層パターン２０８ｂ形成時、ストレージノード２１０とコンタクトホール２０３との間の誤整列が著しく発生される場合、図１０のように、コンタクトスペーサー２０６ａ内部でもネッキングが発生される。これによって、コンタクトスペーサー２０６ａ内部でストレージノード２１０とコンタクトホール２０３が接触されなく、コンタクトスペーサー２０６ａ外部の一部のみ接触される（参照番号２１３）。
【００３５】
このような場合が発生されないようにするため、コンタクトスペーサー２０６ａの厚さ及び半径に対する適切な調節が必要である。コンタクトスペーサー２０６ａの半径調節は、導電層２０５の厚さを調節することによって可能で、コンタクトスペーサー２０６ａの厚さ調節は、物質層２０６の厚さを調節することによって可能である。
【００３６】
【発明の効果】
本発明は、コンタクトホールの一部をストレージノードとエッチング選択比を有する物質で充填されたり、その物質でコンタクトホールの両側壁にコンタクトスペーサーを形成することによって、ストレージノードが誤整列されてもストレージノードの過度なネッキング現象が防止でき、従って、ストレージノードの倒れることが防止できる効果がある。
【図面の簡単な説明】
【図１】 従来の半導体装置のストレージノードの製造方法の工程を順序に示す断面図である。
【図２】 従来の半導体装置のストレージノードの製造方法の工程を順序に示す断面図である。
【図３】 図２の平面投影図である。
【図４】 従来の誤整列されたストレージノードを示す断面図である。
【図５】 図４の平面投影図である。
【図６】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図７】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図８】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図９】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１０】 本発明の第１実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１１】 図１０の平面投影図である。
【図１２】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１３】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１４】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１５】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１６】 本発明の第２実施形態による半導体装置のコンタクト形成方法の工程を順次的に示す断面図である。
【図１７】 図１６の平面投影図である。
【図１８】 本発明の第２実施形態による誤整列されたストレージノードを示す断面図である。
【図１９】 図１８の平面投影図である。
【符号の説明】
１，１００，２００ 半導体基板
２，１０２，２０２ 層間絶縁膜
３，１０３，２０３ コンタクトホール
４ａ，４ｂ，１１０，２１０ ストレージノード
ｔ リセス深さ
１０４，２０４ リセスされたコンタクトプラグ
１０５，１０８，２０５，２０８ 導電層
１０６，２０６ 物質層
１０６ａ 物質層プラグ
２０６ａ コンタクトプラグ
Claims (16)
- 半導体基板上に層間絶縁膜を形成する段階と、
前記半導体基板の一部が露出されるときまで、前記層間絶縁膜をエッチングして層間絶縁膜内にコンタクトホールを形成する段階と、
前記コンタクトホール下部の半導体基板と接続され、前記層間絶縁間の上部表面より相対的に低い上部表面を有するコンタクトプラグを形成する段階と、
コンタクトホールの凹みに対応する凹みが残るように、前記層間絶縁膜上及び前記コンタクトホール内に前記コンタクトプラグと電気的に接続される第１導電層を形成する段階と、
前記コンタクトホールを物質層として完全に充填する段階と、前記物質層を含んで第１導電層上に第２導電層を形成する段階と、
コンタクト電極形成用マスクを使用して前記第２導電層及び第１導電層をエッチングしてコンタクト電極を形成する段階とを含むことを特徴とする半導体装置のコンタクト形成方法。 - 前記コンタクトプラグ形成段階は、前記コンタクトホールを充填するように層間絶縁膜上に導電層を形成する段階と、前記導電層をエッチバック工程でエッチングし、過エッチングしてリセスされたコンタクトプラグを形成する段階とを含むことを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
- 前記リセスされたコンタクトプラグは、１００Å乃至５０００Åの範囲内のリセス深さを有するように形成されることを特徴とする請求項２に記載の半導体装置のコンタクト形成方法。
- 前記コンタクトプラグ形成段階は、前記コンタクトホールを充填するように層間絶縁膜上に導電層を形成する段階と、前記層間絶縁膜の上部表面が露出されるときまで導電層をＣＭＰ工程で平坦化エッチングする段階と、乾式エッチング及び湿式エッチングのうち、いずれか１つで前記導電層の一部をエッチングしてリセスされたコンタクトプラグを形成する段階とを含むことを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
- 前記リセスされたコンタクトプラグは、１００Å乃至５０００Åの範囲内のリセス深さを有するように形成されることを特徴とする請求項４に記載の半導体装置のコンタクト形成方法。
- 前記第１導電層は、１００Å乃至３０００Åの厚さ範囲内に形成されることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
- 前記物質層は、第１及び第２導電層とのエッチング選択比を有する導電物質及び絶縁物質のうち、いずれか１つで形成されることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
- 前記絶縁物質は、シリコン酸化膜で形成されることを特徴とする請求項７に記載の半導体装置のコンタクト形成方法。
- 前記絶縁物質は、ＢＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘのうち、いずれか１つで形成されることを特徴とする請求項７に記載の半導体装置のコンタクト形成方法。
- 前記物質層は、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いずれか１つで形成されることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
- 前記コンタクトプラグは、第１導電層、そして第２導電層は、各々Ｓｉ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、そしてこれらの複合膜のうち、いずれか１つで形成されることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
- 半導体基板上に層間絶縁膜を形成する段階と、
前記半導体基板の一部が露出されるときまで、前記層間絶縁膜をエッチングして層間絶縁膜内にコンタクトホールを形成する段階と、
前記コンタクトホール下部の半導体基板と接続され、前記層間絶縁間の上部表面より相対的に低い上部表面を有するコンタクトプラグを形成する段階と、
コンタクトホールの凹みに対応する凹みが残るように、前記層間絶縁膜上及び前記コンタクトホール内に前記コンタクトプラグと電気的に接続される第１導電層を形成する段階と、
前記コンタクトホール両側壁の第１導電層上にコンタクトスペーサーを形成する段階と、前記コンタクトホールを完全に充填するように第１導電層上に第２導電層を形成する段階と、
コンタクト電極形成用マスクを使用して前記第２導電層及び第１導電層をエッチングしてコンタクト電極を形成する段階とを含むことを特徴とする半導体装置のコンタクト形成方法。 - 前記コンタクトスペーサーは、第１及び第２導電層とエッチング選択比を有する導電物質及び絶縁物質のうち、いずれか１つで形成されることを特徴とする請求項１２に記載の半導体装置のコンタクト形成方法。
- 前記絶縁物質は、シリコン酸化膜で形成されることを特徴とする請求項１３に記載の半導体装置のコンタクト形成方法。
- 前記絶縁物質は、ＢＰＳＧ、ＰＳＧ、ＳｉＯ2、そしてＦｏｘのうち、いずれか１つで形成されることを特徴とする請求項１３に記載の半導体装置のコンタクト形成方法。
- 前記コンタクトスペーサーは、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｎ、Ｓｉ−Ｎ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｂ−Ｎ、Ｔｉ−Ｎ、Ｗ−Ｓｉ、そしてＷ−Ｎのうち、いずれか１つで形成されることを特徴とする請求項１２に記載の半導体装置のコンタクト形成方法。
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