KR100281897B1 - 도전층을 갖는 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명의 도전층을 갖는 반도체 장치의 제조 방법에 따르면, 반도체 기판 상에 예비막을 도포한다. 그리고 예비막을 패터닝하여 예비막 패턴을 형성하되, 예비막 패턴과 반도체 기판의 수평면이 이루는 외각이 90°이상이 되도록 형성한다. 다음에, 반도체 기판 및 예비막 패턴 상에 층간 절연막을 도포하고, 예비막 패턴이 노출되도록 층간 절연막을 에치백한다. 다음에, 예비막 패턴을 제거하여 홀을 형성하되, 홀의 측면과 반도체 기판의 수평면이 이루는 외각이 90°이상이 되도록 형성한다. 그리고 홀에 도전 물질을 증착하여 반도체 기판의 수평면과 측면이 이루는 외각이 90°이상인 도전층을 형성한다.

Description

도전층을 갖는 반도체 장치의 제조 방법{Semiconductor device having conduction layer and fabrication method thereof}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 도전층을 갖는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 장치를 제조하는데 있어서, 건식법을 사용하여 도전층 형성을 위한 홀을 갖는 절연막 패턴을 형성하는 경우, 형성된 절연막 패턴의 측면과 하부 기판의 수평면이 이루는 외각은 90°보다 크게 된다. 이와 같은 절연막 패턴을 이용한 다마신 공정을 수행하여 도전층을 형성하는 경우에, 형성되는 도전층의 측면과 하부 기판의 수평면이 이루는 외각은 90°보다 작게 된다. 이와 같이 측면 기울기가 90°보다 작은 도전층을 형성한 후에, 후속 공정으로 인접한 다른 도전층을 형성할 경우, 인접한 두 도전층 사이의 미스얼라인 마진(misalign margin)이 감소하게 되며, 경우에 따라서는 두 도전층 사이가 단락될 수도 있다. 더욱이, 배선을 위한 절연막 패턴의 측면과 하부 기판의 수평면이 이루는 외각이 수직이 되도록 식각 공정을 수행하더라도, 금속 배선을 형성하기 전에 수행되는 세정 작업, 예컨대 RF 식각 공정이 이루어진 후에는 절연막 패턴의 측면과 하부 기판의 수평면이 이루는 외각이 90°보다 크게 되어 앞서 설명한 바와 같은 문제점이 여전히 발생된다.
이를 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1e는 다마신 공정을 이용한 종래의 도전층을 갖는 반도체 장치의 제조 방법을 단계별 공정에 따라 나타내 보인 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 형성된 제1 절연막(110) 사이에 폴리실리콘 등과 같은 도전성 물질로 이루어진 플러그(120)를 형성한 후에, 제1 절연막(110) 및 플러그(120) 상에 제2 절연막(130)을 도포한다. 그리고, 도 1b에 도시된 바와 같이, 통상의 리소그라피법을 사용한 노광 및 현상을 수행하여 포토레지스트 패턴(140)을 제2 절연막(130)상에 형성한다. 다음에, 도 1c에 도시된 바와 같이, 플러그(120)가 노출되도록 포토레지스트 패턴(140)을 마스크로 하여 제2 절연막(130)을 식각한다. 그러면, 제2 절연막 패턴(130')이 형성되며, 제2 절연막 패턴(130')을 형성한 후에는 포토레지스트 패턴(140)을 제거하고, RF 식각법을 이용한 세정 작업을 수행한다. 일반적으로 제2 절연막 패턴(130')은 드라이 식각법을 사용하여 형성하며, 이 경우에 형성된 제2 절연막 패턴(130')의 측면과 기판의 수평면이 이루는 외각(α)은 90°를 넘게 되어, 제2 절연막 패턴(130') 사이의 홀의 측벽 기울기(β)는 기판의 수평면에 대해 90°보다 작게 된다.
다음에, 도 1d에 도시된 바와 같이, 제2 절연막 패턴(130') 사이에 폴리실리콘 또는 금속과 같은 도전성 물질(150)을 증착한다. 다음에, 도 1e에 도시된 바와 같이, 도전성 물질(150)이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 CMP)를 수행하여 평탄화 작업을 수행하면 도전층이 완성된다.
그런데, 도 1e에 도시된 종래의 도전층을 갖는 반도체 장치에 있어서, 도전층의 구조가 그 측면과 수평면이 이루는 외각(γ)이 90°보다 작은 구조가 되므로 후속 공정에 따라 다음과 같은 문제가 발생될 수 있다.
즉, 후속 공정이 콘택 형성 공정 시에는 미스얼라인 마진이 줄어들며, 심하게는 인접 도전층과의 단락이 발생될 수도 있다. 예컨대, 디램(DRAM; Dynamic Random Access Memory)에서의 비트 라인 두께(D; 단위는 Å)와 비트 라인 패턴의 측면이 수평면과 이루는 외각(γ; 단위는 °)과의 관계에 따른 미스얼라인 마진의 감소량(단위는 ㎚)을 아래의 표 1에 나타내었다.
D γ 1000 1500 2000 2500
90 0 0 0 0
88 3.5 5.2 7.0 8.7
86 7.0 10.5 14.0 17.5
상기 표 1에서 나타난 바와 같이, 두께(D)가 1000Å이고, 그 측면이 수평면과 이루는 외각(γ)이 88°인 경우의 일반적인 비트 라인에서도 미스얼라인 마진이 상대적으로 큰 양인 3.5㎚나 감소되어 금속 배선 사이의 단락 가능성이 커진다.
본 발명의 목적은 상기 도전층을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래의 도전층을 갖는 반도체 장치의 제조 방법을 단계별 공정에 따라 나타내 보인 단면도들이다.
도 2는 본 발명에 따른 도전층을 갖는 반도체 장치의 제조 방법에 의해 제조된 결과물을 개략적으로 나타내 보인 단면도이다.
도 3a 내지 도 3h는 본 발명에 따른 도전층을 갖는 반도체 장치의 제조 방법을 단계별 공정에 따라 나타내 보인 단면도들이다.
도 4a 내지 도 4d는 본 발명에 따른 도전층을 갖는 반도체 장치의 제조 방법의 다른 실시예를 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 도전층을 갖는 반도체 장치의 제조 방법은 다음과 같은 단계들을 포함한다. 즉, 반도체 기판 상에 예비막을 도포한다. 그리고 상기 예비막을 패터닝하여 예비막 패턴을 형성하되, 상기 예비막 패턴의 측면과 상기 반도체 기판의 수평면이 90°이상이 되도록 형성한다. 다음에, 상기 반도체 기판 및 예비막 패턴 상에 층간 절연막을 도포하고, 상기 예비막 패턴이 노출되도록 상기 층간 절연막을 에치백한다. 다음에, 상기 예비막 패턴을 제거하여 홀을 형성하되, 상기 홀과 상기 반도체 기판의 수평면이 이루는 외각이 90°이상이 되도록 형성한다. 그리고 상기 홀에 도전 물질을 증착하여 반도체 기판의 수평면과 측면이 이루는 외각이 90°이상인 도전층을 형성한다.
여기서, 상기 예비막은 질화실리콘 또는 폴리실리콘을 사용하여 형성하는 것이 바람직하며, 이 경우에 상기 예비막 패턴을 제거하는 단계는, 상기 예비막이 질화실리콘으로 이루어진 경우에는 인산을 이용한 습식법을 사용하여 수행하고, 상기 예비막이 폴리실리콘인 경우에는 건식법을 사용하여 수행한다.
그리고, 상기 층간 절연막은 SOG 또는 FOX를 사용하여 형성하는 것이 바람직하며, 상기 층간 절연막을 에치백하는 단계는 화학 기계적 연마법을 사용하여 수행하는 것이 바람직하다.
또한, 상기 층간 절연막에 절연막을 형성하는 단계와, 상기 절연막을 평탄화하는 단계, 및 상기 예비막 패턴이 노출되도록 상기 층간 절연막 및 절연막을 에치백하는 단계를 더 포함하는 것이 바람직하다.
이 경우에, 상기 층간 절연막은 USG, PE-TEOS, BPSG 또는 HDP 산화물을 사용하여 형성하고, 상기 절연막은 SOG 또는 FOX를 사용하여 형성하는 것이 바람직하다. 그리고, 상기 층간 절연막 및 절연막을 에치백하는 단계는, 상기 층간 절연막 및 절연막의 식각 선택비를 1:1로 하여 수행하는 것이 바람직하다. 또한, 상기 제1 및 제2 층간 절연막을 에치백하는 단계는 화학 기계적 연마법을 사용하여 수행하는 것이 바람직하다.
이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다.
본 명세서에서 말하는 층 또는 막들은 넓은 의미로 사용되고 있으며, 한 개의 층 또는 막만을 한정하는 것은 아니다. 따라서 본 발명은 그 사상 및 필수의 특정 사항에서 이탈되지 않고 다른 방식으로 실시할 수 있다. 또한, 본 명세서에 첨부된 도면들은 이해를 보다 용이하게 하기 위해 과장되게 그려졌다. 예를 들면, 형성된 패턴 측면이 기운 정도는 사실상 육안으로 구별하기 힘들지만 이해를 쉽게 하기 위해 과장되게 그려졌다.
도 2는 본 발명에 따른 도전층을 갖는 반도체 장치의 제조 방법에 의해 제조된 결과물인 도전층을 갖는 반도체 장치를 개략적으로 나타내 보인 단면도이다. 도 2를 참조하면, 상기 도전층을 갖는 반도체 장치는, 반도체 기판(200), 층간 절연막 패턴(210) 및 도전층(220)을 포함한다.
반도체 기판(200)과 도전층(220) 사이에는 폴리실리콘 등과 같은 도전성 물질로 이루어진 플러그(미도시)가 더 형성될 수 있다.
층간 절연막 패턴(210)은 반도체 기판(200) 상에 형성되며, 그 측면과 반도체 기판의 수평면 사이의 외각이 90°이하가 되도록 패터닝된다. 층간 절연막 패턴(210)을 이루는 물질로는 SOG(Silicate On Glass) 또는 유동성 산화물(Flowable Oxide; 이하 FOX) 등과 같이 플로우(flow)가 잘 되는 물질을 사용할 수도 있고, 도핑되지 않은 실리콘 유리(Undoped Silicate Glass; 이하 USG), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma; 이하 HDP) 산화물 등과 같이 플로우가 잘 되지 않는 물질을 사용할 수도 있다.
도전층 패턴(220)은 상기 층간 절연막 패턴(210) 사이에 형성되며, 따라서 그 측면 기울기와 기판의 수평면 사이의 외각(A)은 90°이상인 구조를 갖는다. 이 도전층 패턴(220)을 이루는 물질로는 도핑된 폴리실리콘, W, WSi, Cu, Ti, TiN, Al, Pt, Ir 또는 Ru를 사용할 수 있다.
상기 도전층(220)이 반도체 메모리 소자, 예컨대 DRAM의 비트 라인으로 사용되는 경우에, 도전층(220)은 후속 공정인 콘택 홀 형성 공정에서 미스얼라인 마진이 증가되어 상기 콘택 홀을 채우는 스토리지 전극과의 단락 위험이 줄어든다.
한편, 도전층(220)이 반도체 메모리 장치에 있어서, 예컨대 커패시터의 스토리지 노드로 사용되는 경우에는, Pt 등과 같은 금속 물질이 사용된다. 이 경우에, 스토리지 노드가 90° 이상의 포지티브형 측벽 기울기를 가지므로 후속 공정인 CVD법에 의해 형성되는 고유전 BST(Barium Strontium Titanate)막과 같은 유전체막의 스텝 커버리지가 향상된다.
그러면, 첨부된 도면들을 참조하면서 상기와 같은 도전층을 갖는 반도체 장치의 제조 방법을 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 도전층을 갖는 반도체 장치의 제조 방법의 제1 실시예를 단계별 공정에 따라 개략적으로 나타내 보인 단면도들이다.
먼저, 도 3a를 참조하면, 도전층을 형성하고자 하는 반도체 기판(300) 상에 예비막(310)을 도포한다. 예비막(310)으로는 질화실리콘막 또는 폴리실리콘막을 사용할 수도 있다. 예컨대, 반도체 기판(300) 상에 도전성 물질로 이루어진 플러그(미도시)가 노출되어 있고, 이 플러그에 콘택하도록 도전층을 형성하고자 하는 경우, 플러그를 이루는 물질이 금속인 경우(예컨대 텅스텐)에는 폴리실리콘을 사용하여 예비막(310)을 형성하고, 플러그를 이루는 물질이 폴리실리콘인 경우에는 질화실리콘을 사용하여 예비막(310)을 형성한다.
다음에, 도 3b에 도시된 바와 같이, 예비막(310) 상에 포토레지스트 패턴(320)을 형성한다. 이를 위하여, 예비막(310) 상에 포토레지스트막을 도포하고, 통상의 리소그라피법에 의한 노광 및 현상 공정을 수행하여 포토레지스트 패턴(320)을 형성한다.
다음에, 도 3c에 도시된 바와 같이, 포토레지스트 패턴(320)을 식각 마스크로 사용하여 예비막(310)을 식각한 후에 포토레지스트 패턴(320)을 제거한다. 식각법으로는 건식법을 사용하며, 식각 공정이 종료되어 형성된 예비막 패턴(310')의 측면과 반도체 기판(300)의 수평면이 이루는 외각(B)은 이론적으로는 90°가 되어야 하지만(즉, 도면에서 점선으로 나타낸 부분까지 식각이 이루어져야 되지만), 실제적으로는 90°이상이 된다. 포토레지스트 패턴(320)을 제거한 후에는 RF 식각법을 이용한 세정 작업을 수행할 수도 있다.
다음에, 도 3d에 도시된 바와 같이, 반도체 기판(300)의 노출 부분 및 예비막 패턴(310')상에 층간 절연막(330)을 도포한다. 층간 절연막(330)을 이루는 물질로는 SOG(Silicate On Glass) 또는 유동성 산화물(Flowable Oxide; 이하 FOX), USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass) 또는 HDP(High Density Plasma) 산화물 등의 물질을 사용할 수 있다.
층간 절연막(330)을 이루는 물질로서 SOG 또는 FOX를 사용하는 경우에는, 도 3e에 도시된 바와 같이, 예비막 패턴(310')이 노출되도록 층간 절연막(330)에 에치백(etch-back) 공정을 수행한다. SOG 또는 FOX는 플로우가 잘 되는 물질이므로 평탄화 공정을 별도로 수행하지 않고 에치백 공정을 수행해도 평탄도가 크게 감소하지 않는다.
다음에, 도 3f에 도시된 바와 같이, 예비막 패턴(310')을 제거하여 반도체 기판(300)의 수평면과 그 측벽이 이루는 외각(C)이 90°이상인 홀(340)을 형성한다. 예비막 패턴(310')이 질화실리콘막 패턴인 경우에는 인산을 이용한 습식법을 사용하여 제거한다. 그리고 예비막 패턴(310')이 폴리실리콘막 패턴인 경우에는 건식법을 사용하여 제거한다. 이때 반도체 기판(300)의 수평면과 그 측벽이 이루는 외각(D)이 90°이하인 층간 절연막 패턴(330')이 형성된다.
다음에, 도 3g에 도시된 바와 같이, 홀(340) 및 층간 절연막(330)에 금속막 또는 폴리실리콘막과 같은 도전막(350)을 증착한다.
다음에, 도 3h에 도시된 바와 같이, 화학 기계적 연마법를 사용하여 금속막 또는 폴리실리콘막과 같은 도전막(350)이 노출되도록 평탄화 공정을 수행한다. 그러면, 그 측면과 수평면과의 외각(A)이 90°이상인 구조의 도전층(350')이 완성된다.
도 4a 내지 도 4d는 본 발명에 따른 도전층을 갖는 반도체 장치의 제조 방법의 제2 실시예를 설명하기 위한 단면도들이다. 본 발명의 제2 실시예에서는 층간 절연막(330)이 플로우가 잘 되지 않는 물질을 사용하는 형성하는 경우로서, 상기 도 3a 내지 도 3d에 의해 나타낸 공정을 수행한 뒤에 도 4a 내지 도 4d에 따른 공정을 수행한다. 이를 구체적으로 설명하면 다음과 같다.
플로우가 잘 되지 않는 물질을 사용하여 상기 반도체 기판(300) 및 예비막 패턴(310')상에 층간 절연막(330)을 도포한 후에, 도 4a에 도시된 바와 같이, 플로우가 잘 되는 물질, 예컨대 SOG막 또는 FOX막(360)을 도포한다.
다음에, 도 4b에 도시된 바와 같이, SOG막 또는 FOX막(360)을 화학 기계적 연마(CMP)법을 사용하여 평탄화시킨다.
그리고 도 4c에 도시된 바와 같이, 예비막 패턴(310')이 노출되도록 플로우성 절연막(360) 및 층간 절연막(330)에 에치백(etch-back) 공정을 수행한다. 이때 플로우성 절연막(360)과 층간 절연막(330)과의 식각 선택비는 1:1이 되도록 한다.
다음에, 도 4d에 도시된 바와 같이, 예비막 패턴(310')이 질화실리콘막 패턴인 경우에는 인산을 이용한 습식법을 사용하여 예비막 패턴(310')을 제거하고, 폴리실리콘막 패턴인 경우에는 건식법을 사용하여 예비막 패턴(310')을 제거하여 홀(340) 및 층간 절연막 패턴(330')을 형성한다. 이후의 공정은 앞서 설명한 바와 같다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상의 설명에서와 같이, 본 발명에 따른 도전층을 갖는 반도체 장치의 제조 방법에 의하면, 도전층의 측면과 수평면과의 외각이 90°이상이 되므로, 후속 공정인 콘택 홀 형성 공정 시에 미스얼라인 마진을 증가시켜 홀에 형성되는 도전층과의 단락 발생을 억제하고, 특히 도전층이 커패시터의 스토리지 노드로 사용될 경우에는 후속 공정인 CVD법에 의한 유전체막 형성 공정에서 유전체막의 스텝 커버리지가 향상된다는 이점이 있다.

Claims (11)

  1. 반도체 기판 상에 예비막을 도포하는 단계;
    상기 예비막을 패터닝하여 예비막 패턴을 형성하되, 상기 예비막 패턴의 측면과 상기 반도체 기판의 수평면이 이루는 외각이 90°이상이 되도록 하는 단계;
    상기 반도체 기판 및 예비막 패턴 상에 층간 절연막을 도포하는 단계;
    상기 예비막 패턴이 노출되도록 상기 층간 절연막을 에치백하는 단계;
    상기 예비막 패턴을 제거하여 홀을 형성하되, 상기 홀의 측면과 상기 반도체 기판의 수평면이 이루는 외각이 90°이상이 되도록 하는 단계; 및
    상기 콘택 홀에 금속 물질을 증착하여 상기 반도체 기판의 수평면과 측면이 이루는 외각이 90°이상인 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 예비막은 질화실리콘 또는 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 예비막 패턴을 제거하는 단계는, 상기 예비막이 질화실리콘으로 이루어진 경우에는 인산을 이용한 습식법을 사용하여 수행하고, 상기 예비막이 폴리실리콘인 경우에는 건식법을 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 층간 절연막은 SOG 또는 FOX를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 층간 절연막을 에치백하는 단계는, 화학 기계적 연마법을 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 층간 절연막 상에 절연막을 형성하는 단계;
    상기 절연막을 평탄화하는 단계; 및
    상기 예비막 패턴이 노출되도록 상기 층간 절연막 및 절연막을 에치백하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 층간 절연막은 USG, PE-TEOS, BPSG 또는 HDP 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 절연막은 SOG 또는 FOX를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 층간 절연막 및 절연막을 에치백하는 단계는, 상기 층간 절연막과 절연막의 식각 선택비를 1:1로 하여 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 층간 절연막 및 절연막을 에치백하는 단계는, 화학 기계적 연마법을 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 도전층은 도핑된 폴리실리콘, W, WSi, Cu, Ti, TiN, Al, Pt, Ir 또는 Ru로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
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